JP4435170B2 - シリアルリンクトランスミッタにおける節電 - Google Patents

Description

本発明は、シリアルリンクトランスミッタにおける節電に関する。

デジタルデータの高速伝送を実行および実現する能力が、今日のコンピューティング環境において期待されている。多くの場合、より長距離上でのデジタルデータの伝送は、コンピュータ通信を扱うように設計された通信リンクを介し、高速シリアル形式で（すなわち、単一ビットを連続して）データを送ることによって実現される。このようにして、たとえコンピュータシステムが地理的に遠隔にあっても、あるコンピュータから他のコンピュータへデータを転送することができる。

高速シリアル伝送を発生させるために、コンピュータ内部からのデジタルデータ信号は、シリアル通信リンク上でのデータの伝送に先立って、パラレル形式からシリアル形式へ変換されなければならない。この変換は、一般的に、シリアルリンクトランスミッタまたは「シリアライザ」として知られるコンピュータ装置を通じて、コンピュータの内部データ信号を処理することによって実現される。シリアライザの機能は、パラレルデータストリームを入力として受信し、当該パラレルデータストリームを処理することによって、適切な通信リンク上を高速伝送できるようなシリアル形式のデータを出力することにある。シリアル化されたデータが所望の宛先に到達すると、「デシリアライザ」として知られるコンピュータ装置が使用されて、宛先コンピュータシステム内での使用のために、入力データをシリアル形式からパラレル形式へ変換する。

高速シリアライザ／デシリアライザ（ＨＳＳ）トランスミッタでは、トランスミッタの振幅を調整する機能が、望まれている特徴である。原則として、差分トランスミッタの出力に向けられた電流量は、トランスミッタの振幅を調整するように制御されればよい。しかしながら、トランスミッタの設計の際には、最大電流状況を考慮し、それに従ってトランスミッタ装置の大きさを調整して、最大電流の場合に対処するようにしなければならない。残念ながら、そのような簡易な取り組みでは、振幅がより低い場合には電力が無駄になってしまう。

したがって、シリアルリンクトランスミッタの設計に関して、トランスミッタの振幅の調整可能性を維持しながら節電を確保する必要性が存在する。本発明は、そのような必要性に対処するものである。

シリアルリンクトランスミッタにおける節電の局面を説明する。局面は、セグメントのパラレル配列を設けることを含み、各セグメントは、シリアルリンクトランスミッタのプレバッファと出力段回路とを備え、各セグメントは、独立にイネーブルされて、シリアルリンクトランスミッタの信号路における実質的に一定の伝搬遅延を維持しながら、複数の電力レベルと、プリエンファシス（ｐｒｅ―ｅｍｐｈａｓｉｓ）の複数のレベルとを実現する。さらなる局面は、セグメントにおける制御可能なアイドル状態を実施するためのプレバッファ段回路におけるバイパス路と、スルー（ｓｌｅｗ）レート制御機能のためのセクション化された部分として、プレバッファ回路における末尾電流および抵抗負荷要素とを設けることを含む。トランスミッタ信号路におけるプリエンファシス遅延回路を有する制御要素を設けて、プリエンファシス遅延回路の最終遅延化ビットの反転を可能にして、プリエンファシスの重みの極性変更を実現することも含まれる。

本発明によれば、複数のセグメントを備える回路が提供される。各セグメントは、プレバッファと、複数の電流源を含む、シリアルリンクトランスミッタの出力段回路とを備え、プレバッファと複数の電流源はそれぞれイネーブル化のための制御信号の入力部を有する。また、複数のセグメントの一部は、差分データ入力信号を入力する入力部を有し、他のセグメントは、遅延かつ反転された差分データ入力信号を入力する入力部を有し、複数のセグメントは各々の差分データ出力信号が足し合わされるように並列に結合される。当該構成により、各セグメントは、独立にイネーブルされて、シリアルリンクトランスミッタの信号路における実質的に一定の伝搬遅延を維持しながら、複数の電力レベルと、プリエンファシスの複数のレベルとを実現することが可能である。

本発明を他の局面から見ると、トランスミッタ信号路の部分をパラレルセグメントとして設けることと、各パラレルセグメントを独立にイネーブルにして出力信号振幅を制御することとを含む方法が提供される。

本発明をさらに他の局面から見ると、差分入力信号と、差分入力信号を送信するための並行に結合された複数のセグメントとを備えるシステムが提供される。複数のセグメントが独立にイネーブルされることによって、差分データ信号の信号路における実質的に一定の伝搬遅延を維持しながら、複数の電力レベルと、プリエンファシスの複数のレベルとが提供される。

本発明のセグメント化されたプレバッファおよび出力段回路の実施によって、電力消費に適応性がありかつノイズの影響を受けない設計が実現される。さらに、トランスミッタの振幅レベルは、一定のタイミングで調整可能である。これらおよび他の利点は、以下の詳細な説明および添付の図面から容易に明らかになるであろう。

本発明の好ましい実施形態を、単に一例として、添付の図面を参照して説明する。

本発明は、シリアルリンクトランスミッタにおける節電に関する。以下の説明は、本発明の実施例を当業者が作製および使用できるように提示され、特許出願およびその要件との関連で提供される。本明細書において説明される好ましい実施形態に対する様々な修正ならびに一般的な原理および特徴は、当業者にとって容易に明らかであろう。よって、本発明は、示された実施形態に限定しようとするものではなく、本明細書に記載の原理および特徴に合致する最も広い範囲に従うものである。

本発明によれば、ＨＳＳ設計についての節電は、セグメント化されたトランスミッタで実現される。当該セグメント化されたトランスミッタでは、トランスミッタ信号路の重要な部分（すなわち、プレバッファおよび出力段）が、独立にイネーブルされるパラレルセグメントに分割されている。このようにして、以下の図面の説明においてより詳細に説明するように、実質的に一定の伝搬遅延を維持しながら、複数の電力レベルと、プリエンファシスの複数のレベルとが利用可能となる。

図１を参照すると、セグメント化されたトランスミッタの一実施形態例の回路図が提示されている。図示の例において、４つの互いに異なる出力電力レベルが、調整可能なプリエンファシス量で実現できる。図１に示すように、差分データ入力信号ＤＡＴＡ＿ＩＮが、セグメント１０および１２を介して、差分データ出力信号ＤＡＴＡ＿ＯＵＴとして送信され、その振幅は、出力信号線上で終端抵抗１４および１６へ送信される電流に基づいて決定される。ＤＡＴＡ＿ＩＮ信号は、各セグメント１０に直接入力され、遅延要素１８を介して遅延され、反転されてセグメント１２へ入力される。好ましくは、セグメント１０および１２は、それぞれ、図２を参照してより詳細に説明するように、等価回路構造を備える。さらに、実施形態例は４つの（非遅延化）セグメント１０および１つの（遅延化）セグメント１２を（すなわち、４：１の割合で）含むが、これは例示であり、含まれうるセグメント数（または割合）を限定するものではない。

セグメント１０および１２の回路詳細の図を示す図２を参照すると、各セグメントは、プレバッファ２２に結合されたタイミング要素２０（例えば、ラッチまたはマルチプレクサ）を含み、プレバッファ２２の各出力（Ｑ＿Ｎ，Ｑ＿Ｐ）は、トランジスタ２４，２６に結合され、そこから出力信号ＯＵＴ＿Ｎ，ＯＵＴ＿Ｐが生じる。トランジスタ２４および２６に結合されるのは、電流源２８，３０，３２，３４，および３６である。ＥＮＡＢＬＥ信号の状態によって、タイミング要素２０、プレバッファ２２、および電流源２８（例えば、１つの電流部を設け、１つの電流部は、例えば、３７５個のマイクロ増幅器を表わす）のイネーブル化が制御される。Ｃ０，Ｃ１，Ｃ２，およびＣ３へ入力される制御信号の状態によって、電流源３０（例えば、１つの電流部），３２（例えば、２つの電流部），３４（例えば、４つの電流部），および３６（例えば、８つの電流部）のイネーブル化がそれぞれ制御される。

トランスミッタの振幅およびプリエンファシスの量の制御は、Ｃ０，Ｃ１，Ｃ２，およびＣ３へ入力されるＥＮＡＢＬＥおよび電流イネーブル信号を介してセグメント１０および１２を選択的にイネーブルすることによって、調整可能である。例として、全電力および最大（５０％）プリエンファシスを実現するために、遅延化セグメント１２に入力されるすべての電流イネーブル信号が、イネーブル状態となって全電流の４分の１を提供し、非遅延化セグメント１０に入力される電流イネーブル信号の１つを除くすべてが、イネーブル状態となって（例えば、Ｃ２は各セグメント１０についてディスエーブル状態となる）全電流の４分の３を提供する。一方、全電力および８分の１のエンファシスを実現するためには、セグメントの電流部の２分の１が、遅延されたセグメント１２についてイネーブルされる（例えば、Ｃ３はディスエーブル状態）のに対して、８分の７の電流部が、遅延化されていないセグメント１０についてイネーブルされる（例えば、Ｃ１はディスエーブル状態）。このようにして、パラレルセグメントの調整可能性によって、プリエンファシスの所望の程度によってバランスが取られる電流ステアリングが実現されて、セグメント間の全体的に一定のピーク振幅を維持する。

本発明のさらなる局面において、プレバッファ２２は、図３に示すプレバッファ２２の回路図を参照した提示からわかるように、帯域外周波信号方式の要件と、スルーレート制御との両方に対応している。プレバッファ２２内では、トランジスタ４０および４２が、（図２のタイミング要素２０から）Ｄ＿ＮおよびＤ＿Ｐという入力信号を受信する。各トランジスタは、抵抗負荷路に結合され、抵抗負荷路は、抵抗４４，４６，４８，および５０を含む。そこから、プレバッファ２２の出力信号Ｑ＿ＮおよびＱ＿Ｐが生じる。プレバッファ２２は、帯域外周波信号方式／制御可能なアイドル状態に対応するために、バイパストランジスタ５２をさらに含む。バイパストランジスタ５２を（制御信号ＯＢＳ＿Ｎを介して）作動させることによって、末尾電流の多くはそこを流れる。このため、抵抗負荷路またはトランジスタの差分対を通じて電流が流れることはなく、よって、プレバッファ２２の出力Ｑ＿ＰおよびＱ＿Ｎは、共にＨＩＧＨとなる。したがって、差分出力信号はゼロに下がる一方で、出力共通モードレベルは維持されて、トランスミッタ出力において所望の制御可能なアイドル状態が実現される。よって、バイパス路トランジスタ５２を含ませることで、単に電流をオフして差分出力をゼロに下げるという遅くて不安定なやり方の使用を効果的に回避する。

スルーレート制御の必要性のために、プレバッファ２２は、低速の出力遷移モードを実現して半分のレートの動作モードに対応するための回路をも含む。プレバッファモードは、末尾電流源５４および６０と、制御トランジスタ５６および５８とともに、負荷要素４４および５０にそれぞれ結合されたトランジスタ６２および６４とを含ませることによって実施される。プレバッファの通常（高速）モード動作においては、末尾電流セクションは共に「オン」であり、トランジスタ６２および６４は共に「オン」であって、ＢＩＡＳ，ＳＬＥＷ＿Ｎ，およびＳＬＥＷ＿Ｐについての適切な制御信号レベルを介して、抵抗４４および５０を抵抗４６および４８に対して並行に接続する。（トランジスタ６６は、基本的には常に「オン」である。）その結果生じる動作は、セクション化されていないプレバッファと同一である。低速モードにおいては、電流源セクションの２分の１は、抵抗負荷（抵抗要素４４および５０）の２分の１が非接続の状態で、すなわち、ＳＬＥＷ＿ＰがＨＩＧＨとなることによって、「オフ」にされる。セグメント（すなわち、図２のトランジスタ２４および２６ならびに電流源２８，３０，３２，３４，および３６）の出力段によって生じる容量負荷は変化しないので、プレバッファの出力遷移時間は、このような状況下で著しく増加する、すなわち、スルーレートは所望どおりに半分のレートの動作について減少する。

本発明によって提供されるスルーレート制御に加えて、さらなる局面は、図４の回路図を参照した記載からわかるように、プリエンファシスの極性制御を含む。プリエンファシス機能は、３段有限インパルス応答（ＦＩＲ）デジタルフィルタとして実施されることが多い。当該ＦＩＲデジタルフィルタにおいては、各ビット時間に送信される信号振幅は、現在および過去２つのデータビットの重み付けされた組み合わせとなる。２つの遅延されたデータビットの重みは、通常、負であるが、第２番目の遅延された重みについての正の値が、特定のチャンネルについてプリエンファシスを最適なものに近くなるように改善するために時には有用であることが、本発明の発明者らによって見出された。図４を参照すると、遅延要素は、当該技術には当然のことであるが、直列のＤフリップフロップ７０，７２，および７４によって形成されたシフトレジスタとして表される。（当然のことながら、直列のフリップフロップ７０および７２は、図１の遅延要素１８によって表される１つ分の遅延出力を生じさせることができる。）図４の回路の２つ分の遅延出力について極性を調整するために、本発明では、１つの入力におけるフリップフロップ７４からの出力と、第２番目の入力における極性制御信号とを受信する極性制御要素である排他的論理和（ＸＯＲ）ゲート７６を追加している。極性制御信号のレベルを制御することによって、第２番目の遅延化ビットの値を、ＸＯＲゲート７６を介して反転させることもでき、これは、プリエンファシスの重みの極性変更と機能的に等価である。

以上から、数多くの変形物および修正が、本発明の新規の概念の精神および範囲から逸脱することなく生じてもよいことがわかるだろう。本明細書に示す特定の方法および装置に対する制限は全く意図されておらず、示唆されるものでもないことは当然である。当然ながら、添付の請求項によって、そのような修正のすべてが請求項の範囲内に入るように包含されることが意図されている。

本発明に係るセグメント化されたトランスミッタの一実施形態例の回路図を示す。 図１のセグメントの回路詳細の図を示す。 図２のプレバッファの回路図を示す。 本発明の局面に係るプリエンファシス極性制御のための回路図を示す。

Claims (20)

1. セグメントのパラレル配列を備える回路であって、各セグメントは、プレバッファと、出力段回路とを備えており、各セグメントは、独立にイネーブルされて、シリアルリンクトランスミッタの信号路における実質的に一定の伝搬遅延を維持しながら、複数の電力レベルと、複数のプリエンファシス量とを実現する、前記回路。
2. 複数の入力信号が、所望の振幅およびトランスミッタ信号路におけるプリエンファシスの必要性のバランスをとるために、パラレルセグメントを選択的にイネーブルする、請求項１に記載の回路。
3. 前記パラレルセグメントは、トランスミッタ信号路におけるプリエンファシスの所望の量によってバランスが取られる電流ステアリングを該プリエンファシス量でバランスを取るための、非遅延化セグメントと、遅延化セグメントとをさらに備える、請求項２に記載の回路。
4. 前記セグメントにおける制御可能なアイドル状態を実施するために、プレバッファ段回路の回路においてバイパス路をさらに備えている、請求項１に記載の回路。
5. 前記バイパス路は、前記プレバッファ段回路においてバイパストランジスタをさらに備えている、請求項４に記載の回路。
6. プレバッファ回路において、スルーレート制御機能のためのセクション化された部分として、末尾電流および抵抗負荷要素をさらに備えている、請求項１に記載の回路。
7. トランスミッタ信号路におけるプリエンファシス遅延回路を有する制御要素であって、プリエンファシス遅延回路の最終遅延化ビットの反転を可能にして、プリエンファシスの重みの極性変更を実現する制御要素をさらに備えている、請求項１に記載の回路。
8. トランスミッタ信号路の部分がパラレルセグメントである回路において、トランスミッタ信号路におけるプリエンファシス量によってバランスが取られる電流ステアリングを該プリエンファシス量でバランスを取る方法であって、前記回路がパラレルセグメント非遅延化セグメントと、遅延化セグメントとをさらに備えており、前記方法が、各パラレルセグメントを独立にイネーブルして出力信号振幅を制御するステップを含む、前記方法。
9. 前記パラレルセグメントは、プレバッファと、出力段回路とを備えている、請求項８に記載の方法。
10. 前記各パラレルセグメントを独立にイネーブルするステップは、所望の振幅およびトランスミッタ信号路におけるプリエンファシスの必要性のバランスを取るために、前記パラレルセグメントを選択的にイネーブルするパラレルセグメント用の複数の入力信号を使用することをさらに含む、請求項８に記載の方法。
11. 前記回路は、セグメントにおける制御可能なアイドル状態を実施するために、プレバッファ段回路の回路におけるバイパス路をさらに備えている、請求項９に記載の方法。
12. 前記回路は、スルーレート制御機能のためのセクション化された部分として、プレバッファ回路において末尾電流および抵抗負荷要素をさらに備えている、請求項９に記載の方法。
13. 前記回路は、トランスミッタ信号路におけるプリエンファシス遅延回路を有する制御要素をさらに備えており、前記制御要素は、プリエンファシス遅延回路の最終遅延化ビットの反転を可能にして、プリエンファシスの重みの極性変更を実現する、請求項８に記載の方法
14. 差分入力信号と、差分入力信号を送信するための並列に結合された複数のセグメントとを備えているシステムであって、
    差分データ信号の信号路における実質的に一定の伝搬遅延を維持しながら、複数のセグメントを独立にイネーブルさせることによって、複数の電力レベルと、複数のプリエンファシス量とを提供する、前記システム。
15. 前記複数のセグメントは、差分データ信号を遅延させることなく受信する第１の数のセグメントと、差分データ信号を遅延させて受信する第２の数のセグメントとをさらに備えている、請求項１４に記載のシステム。
16. 前記複数のセグメントは、それぞれ、プレバッファ回路と、出力段回路とをさらに備えている、請求項１４に記載のシステム。
17. 前記プレバッファ回路は、セグメントにおいて制御可能なアイドル状態を実施するためのバイパス路をさらに備えている、請求項１６に記載のシステム。
18. 前記バイパス路は、バイパストランジスタをさらに備えている、請求項１７に記載のシステム。
19. 前記プレバッファ段回路は、スルーレート制御機能のためのセクション化された部分として、末尾電流および抵抗負荷要素をさらに備えている、請求項１６に記載のシステム。
20. 信号路におけるプリエンファシス遅延回路を有する制御要素であって、前記プリエンファシス遅延回路の最終遅延化ビットの反転を可能にする制御要素をさらに備えている、請求項１４に記載のシステム。

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