CN115374037A - 一种编码器、芯片、高速串行传输接口及电子设备 - Google Patents

一种编码器、芯片、高速串行传输接口及电子设备 Download PDF

Info

Publication number
CN115374037A
CN115374037A CN202211034362.3A CN202211034362A CN115374037A CN 115374037 A CN115374037 A CN 115374037A CN 202211034362 A CN202211034362 A CN 202211034362A CN 115374037 A CN115374037 A CN 115374037A
Authority
CN
China
Prior art keywords
signal
bit
input
decision unit
encoder
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202211034362.3A
Other languages
English (en)
Inventor
莫善岳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Chengdu Haiguang Integrated Circuit Design Co Ltd
Original Assignee
Chengdu Haiguang Integrated Circuit Design Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Chengdu Haiguang Integrated Circuit Design Co Ltd filed Critical Chengdu Haiguang Integrated Circuit Design Co Ltd
Priority to CN202211034362.3A priority Critical patent/CN115374037A/zh
Publication of CN115374037A publication Critical patent/CN115374037A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G06F13/4072—Drivers or receivers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0002—Serial port, e.g. RS232C

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Dc Digital Transmission (AREA)

Abstract

本申请涉及一种编码器、芯片、高速串行传输接口及电子设备，属于电子电路技术领域。所述编码器，用于将并行输入的N位PRBS信号编码成并行的N位上拉驱动信号和并行的N位下拉驱动信号输出，N为大于等于2的偶数。由于本申请所示的编码器可以将并行输入的N位PRBS信号编码成并行的N位上拉驱动信号和并行的N位下拉驱动信号输出，使得该编码器可以位于并串转换电路之前，由于串行传输的数据速率要比并行传输的数据速率要快，而将编码器置于并串转换电路之前后，可以大幅降低编码器对高频时钟的要求，进而降低时钟上所消耗的功耗。

Description

一种编码器、芯片、高速串行传输接口及电子设备
技术领域
本申请属于电子电路技术领域，具体涉及一种编码器、芯片、高速串行传输接口及电子设备。
背景技术
高速串行传输接口的原理图如图1所示，包含发送端和接收端。与传统源同步并行传输接口的区别是：发送端在向接收端传输数据的同时不需要传输同步时钟。传统源同步并行接口发送端在向接收端传输数据的同时需要传输同步时钟。发送端包含：锁相环(Phase Lock Loop，PLL)、并串转换电路、编码器以及驱动器。并串转换电路，用于根据锁相环输出的时钟信号(Txclk)将并行输入的N位PRBS(Pseudo Random Binary Sequence，伪随机二进制序列)数据转换为1路PRBS串行数据信号输出；编码器把并串转换电路输出的1路PRBS串行数据信号编码成上拉驱动信号(Pux)和下拉驱动信号(PD)，并输出给驱动器，以得到满足PAM3(3Pulse Amplitude Modulation，三相位幅度调制)通信协议的L信号、H信号、M信号。L信号代表信号0；M信号可以代表信号0也可以代表信号1，具体根据前一笔数据的编码决定，如前一笔数据的编码为L，则M位信号0，若前一笔数据的编码为H，则M位信号1；H信号代表信号1。
现有编码器的原理如图2所示，由于编码器的时钟工作频率是数据速率的两倍(1Hz＝2bps)，例如，TxDat的数据速率是6.4Gbps，触发器(D Flip Flop，DFF)需要的时钟是6.4GHz，触发器所需要的时钟会随着输入数据的数据速率的增加而增加，这样会导致对DFF的时序要求变高，使得时钟上的功耗会非常大。
发明内容
鉴于此，本申请的目的在于提供一种编码器、芯片、高速串行传输接口及电子设备，以改善现有编码器对高频时钟的要求高，导致功耗会非常大的问题。
本申请的实施例是这样实现的：
第一方面，本申请实施例提供了一种编码器，所述编码器，用于将并行输入的N位PRBS信号编码成并行的N位上拉驱动信号和并行的N位下拉驱动信号输出，N为大于等于2的偶数。
在本申请实施例中，由于本申请所示的编码器可以将并行输入的N位PRBS信号编码成并行的N位上拉驱动信号和并行的N位下拉驱动信号输出，使得该编码器可以位于并串转换电路之前，由于串行传输的数据速率要比并行传输的数据速率要快，而将编码器置于并串转换电路之前后，可以大幅降低编码器对高频时钟的要求，进而降低时钟上所消耗的功耗。
结合第一方面实施例的一种可能的实施方式，所述编码器包括：N路编码电路、第一触发器、第二触发器；每一路所述编码电路，用于根据输入自身的输入信号，编码得到对应的一位上拉驱动信号和一位下拉驱动信号；第一触发器其输入为所述N位PRBS信号中的最后一位信号；第二触发器其输入为所述N路编码电路中的第N路编码电路的内部信号；i依次取1至N，针对所述N路编码电路中的第i路编码电路，当i＝1时，输入所述第i路编码电路的输入信号包括：所述N位PRBS信号中的第一位信号、所述N位PRBS信号中的第一位信号的反相信号、所述第一触发器的输出信号以及所述第二触发器的输出信号；当i大于1时，输入所述第i路编码电路的输入信号包括：所述N位PRBS信号中的第i-1位信号、第i位信号、所述N位PRBS信号中的第i位信号的反相信号以及第i-1路编码电路的内部信号。
本申请实施例中，通过采用上述的2个触发器以及N路编码电路的结构，使得本申请所示的编码器可以将并行输入的N位PRBS信号编码成并行的N位上拉驱动信号和并行的N位下拉驱动信号输出，使得该编码器可以位于并串转换电路之前，由于串行传输的数据速率要比并行传输的数据速率要快，而将编码器置于并串转换电路之前后，可以大幅降低编码器对高频时钟的要求，进而降低时钟上所消耗的功耗。
结合第一方面实施例的一种可能的实施方式，所述第i路编码电路包括：输入判决单元、内部判决单元、输出判决单元；输入判决单元，用于将输入所述输入判决单元的输入信号进行同或操作，其中，当i＝1时，输入所述输入判决单元的输入信号为所述N位PRBS信号中的第1位信号、所述第一触发器的输出信号，当i大于1时，输入所述输入判决单元的输入信号为所述N位PRBS信号中的第i-1位信号、第i位信号；内部判决单元，用于根据所述输入判决单元的输出结果和指定信号，得到所述第i路编码电路的内部信号，当i＝1时，所述指定信号为所述第二触发器的输出信号，当i大于1时，所述指定信号为所述第i-1路编码电路的内部信号；输出判决单元用于根据所述内部判决单元输出的内部信号和所述N位PRBS信号中的第i位信号的反相信号，得到所述N位上拉驱动信号中的第i位信号、所述N位下拉驱动信号中的第i位信号。
本申请实施例中，每一路编码电路包括：输入判决单元、内部判决单元、输出判决单元，通过这三个单元的相互配合，从而实现根据输入自身的输入信号，编码得到对应的一位上拉驱动信号和一位下拉驱动信号输出，从而完成编码功能。
结合第一方面实施例的一种可能的实施方式，所述输入判决单元包括同或门，或者，异或非门。
在本申请实施例中，采用同或门，或者，异或非门这样的硬件电路来实现其功能，在实现其发明目的的同时，可以避免采用软件方式实现相同功能所带来的问题，如软件存在容易出现运行出错，以及需要额外的编程等缺陷。
结合第一方面实施例的一种可能的实施方式，所述内部判决单元包括：或非门，所述或非门的第一输入端与所述输入判决单元的输出端连接，所述或非门的第二输入端用于接收所述指定信号。
在本申请实施例中，采用或非门这样的硬件电路来实现其功能，在实现其发明目的的同时，可以避免采用软件方式实现相同功能所带来的问题，如软件存在容易出现运行出错，以及需要额外的编程等缺陷。
结合第一方面实施例的一种可能的实施方式，所述内部判决单元包括：选择器，所述选择器的第一输入端与所述输入判决单元的输出端连接，所述选择器的第二输入端用于接收第一预设固定电平，所述选择器的选择端用于接收所述指定信号。
结合第一方面实施例的一种可能的实施方式，所述输出判决单元，包括：或门、或非门；所述或门的第一输入端与所述内部判决单元的输出端连接，所述或门的第二输入端用于接收所述N位PRBS信号中的第i位信号的反相信号；所述或非门的第一输入端与所述内部判决单元的输出端连接，所述或非门的第二输入端用于接收所述N位PRBS信号中的第i位信号的反相信号。
结合第一方面实施例的一种可能的实施方式，所述输出判决单元，包括：第一选择器、第二选择器；所述第一选择器的第一输入端用于接收所述N位PRBS信号中的第i位信号的反相信号，所述第一选择器的第二输入端用于接收第一预设固定电平，所述第一选择器的选择端与所述内部判决单元的输出端连接；所述第二选择器的第一输入端用于接收所述N位PRBS信号中的第i位信号的反相信号，所述第一选择器的第二输入端用于接收第二预设固定电平，所述第二选择器的选择端与所述内部判决单元的输出端连接；其中，所述第一预设固定电平与所述第二预设固定电平相反。
第二方面，本申请实施例还提供了一种芯片，包括：并串转换电路如上述第一方面实施例和/或结合第一方面实施例的任一种可能的实施方式提供的所述的编码器；所述并串转换电路的输入端与所述编码器的输出端连接，所述并串转换电路，用于将N位的上拉驱动信号和N位下拉驱动信号分别转换为串行的上拉驱动信号和下拉驱动信号。
第三方面，本申请实施例还提供了一种高速串行传输接口，包括：数据发送端和数据接收端；所述数据发送端包括如上述第二方面实施例提供的所述的芯片。
第四方面，本申请实施例还提供了一种电子设备，包括本体和上述第二方面实施例提供的所述的芯片，或者，如上述第三方面实施例提供的所述的高速串行传输接口。
本申请的其他特征和优点将在随后的说明书阐述。本申请的目的和其他优点可通过在所写的说明书以及附图中所特别指出的结构来实现和获得。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。通过附图所示，本申请的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本申请的主旨。
图1为现有的高速串行传输接口的原理示意图。
图2为现有的编码器的电路原理示意图。
图3示出了本申请实施例提供的一种编码器的结构示意图。
图4示出了本申请实施例提供的又一种编码器的结构示意图。
图5示出了本申请实施例提供的一种编码器的电路原理示意图。
图6示出了本申请实施例提供的又一种编码器的电路原理示意图。
图7示出了本申请实施例提供的并串转换电路的原理示意图。
图8示出了本申请实施例提供的编码器的编码原理示意图。
图9示出了本申请实施例提供的一种驱动器的电路原理示意图。
图10示出了本申请实施例提供的一种芯片的结构示意图。
图11示出了本申请实施例提供的一种高速串行传输接口的原理示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本申请的描述中诸如“第一”、“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、物品或者设备中还存在另外的相同要素。
再者，本申请中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。
鉴于当高速串行传输接口中的发送端与接收端之间的数据传输速率为6.4Gbps时，其发送端对高频时钟的要求会很高，需要的时钟频率为6.4GHz，进而导致功耗会非常大。本申请发明人在经过仔细研究后发现，由于串行传输的数据速率要比并行传输的数据速率要快，如图1中，4路并行传输的数据速率为1.6Gbps，而串行传输的数据速率为6.4Gbps；而将编码器置于并串转换电路之后，大大提升了编码器的工作频率。随着串行数据的数据速率的提高，会进一步增大发送端中的编码器以及锁相环所需要的时钟频率，导致发送端对高频时钟的要求变高，进而导致时钟所消耗的功耗会非常大。
本申请发明人发现，将编码器的位置从位于并串转换电路之后，移动到并串转换电路之前，将高速的串行数据编码变为低速的并行数据编码，可以大幅降低发送端对高频时钟的要求，降低编码器以及锁相环的工作频率，进而降低时钟上所消耗的功耗。
需要强调的是，针对以上方案所存在的缺陷，均是发明人在经过实践并仔细研究后得出的结果，因此，上述问题的发现过程以及下文中本发明实施例针对上述问题所提出的解决方案，都应该是发明人在本发明过程中对本发明做出的贡献。
随着编码器的输入数据从高速的串行数据编码变为低速的并行数据后，现有的结构已经无法适用，本申请发明人经过反复研究后，提出了一种全新的编码器，其结构示意图如图3所示。本申请实施例提供的编码器，用于将并行输入的N位PRBS信号(可表示为D<N:1>)编码成并行的N位上拉驱动信号(可表示为Pux<N:1>)和并行的N位下拉驱动信号(如表示为PD<N:1>)输出，N为大于等于2的偶数。需要说明的是，不能将图3所示的包含4路编码电路的特殊情形理解成是对本申请的限制，也即N的取值并不限于4。N的取值除了可以为4外，还可以为2、6、8、10等大于等于2的偶数。
其中，并行的N位上拉驱动信号和并行的N位下拉驱动信号经过并串转换电路之后，得到串行的上拉驱动信号和下拉驱动信号，之后将得到上拉驱动信号(如用Pux表示)和下拉驱动信号(如用PD表示)传输给驱动器，从而得到满足PAM3(3Pulse AmplitudeModulation，三相位幅度调制)通信协议的L信号、H信号、M信号。
本申请实施例提供的编码器包括：N路编码电路、第一触发器、第二触发器。第一触发器的输入为N位PRBS(Pseudo Random Binary Sequence，伪随机二进制序列)信号中的最后一位信号(如用Dn表示)，第二触发器的输入为N路编码电路中的第N路编码电路的内部信号。以N＝4为例，则4位PRBS信号分别为D1、D2、D 3、D4，第一触发器的输入为D4，第二触发器的输入为第4路编码电路(编码电路4)的内部信号。
其中，第一触发器和第二触发器可以是D触发器，或者也可以采用与D触发器实现相同时钟采样逻辑功能的其他触发器，如电平采样触发器(latch)等。
N路编码电路中的每一路编码电路均具有4个输入端和3个输出端。每一路编码电路用于根据输入自身的输入信号，编码得到对应的一位上拉驱动信号和一位下拉驱动信号。
i依次取1至N，针对N路编码电路中的第i路编码电路，当i＝1时，第i路编码电路，用于根据输入的N位PRBS信号中的第一位信号(D1)、N位PRBS信号中的第一位信号(如用D1表示)的反相信号(如用！D1表示)、第一触发器的输出信号以及第二触发器的输出信号，编码得到N位上拉驱动信号中的第一位信号(如用Pux1表示)、N位下拉驱动信号中的第一位信号(如用PD1表示)。此时，输入第i路编码电路的输入信号包括：N位PRBS信号中的第一位信号、N位PRBS信号中的第一位信号的反相信号、第一触发器的输出信号以及第二触发器的输出信号。
当i大于1时，第i路编码电路，用于根据输入的N位PRBS信号中的第i-1位信号、第i位信号、N位PRBS信号中的第i位信号的反相信号以及第i-1路编码电路的内部信号，编码得到N位上拉驱动信号中的第i位信号、N位下拉驱动信号中的第i位信号。此时，输入第i路编码电路的输入信号包括：N位PRBS信号中的第i-1位信号、第i位信号、N位PRBS信号中的第i位信号的反相信号以及第i-1路编码电路的内部信号。
每一路编码电路除了输出上拉驱动信号和下拉驱动信号外，还会输出内部信号。例如，第1路编码电路(编码电路1)，用于将输入的N位PRBS信号中的第一位信号、第一触发器的输出信号进行同或操作，并基于同或操作结果(如用XNOR1表示)和第二触发器的输出信号，得到第1路编码电路的内部信号(如用T1表示)，之后基于第1路编码电路的内部信号和N位PRBS信号中的第1位信号的反相信号，得到N位上拉驱动信号中的第1位信号、N位下拉驱动信号中的第1位信号。
当i大于1时，第i路编码电路，用于将输入的N位PRBS信号中的第i-1位信号、第i位信号进行同或操作，并基于同或操作结果和第i-1路编码电路的内部信号，得到第i路编码电路的内部信号(如用Ti表示)，之后基于第i路编码电路的内部信号和N位PRBS信号中的第i位信号的反相信号，得到N位上拉驱动信号中的第i位信号、N位下拉驱动信号中的第i位信号。
其中，第i路编码电路包括：输入判决单元、内部判决单元、输出判决单元，如图4所示。
输入判决单元，用于将输入自身的输入信号进行同或操作，其中，当i＝1时，输入自身的输入信号为所N位PRBS信号中的第1位信号、第一触发器的输出信号，当i大于1时，输入自身的输入信号为N位PRBS信号中的第i-1位信号、第i位信号。
一种实施方式下，输入判决单元可以是软件功能模块，此时，采用软件方式来实现上述功能；又一种实施方式下，输入判决单元为硬件电路，此时，输入判决单元包括同或门或者异或非门。
内部判决单元，用于根据输入判决单元的输出结果和指定信号，得到第i路编码电路的内部信号，当i＝1时，指定信号为第二触发器的输出信号，当i大于1时，指定信号为第i-1路编码电路的内部信号。
一种实施方式下，内部判决单元可以是软件功能模块，此时，采用软件方式来实现上述功能；又一种实施方式下，内部判决单元为硬件电路。
当内部判决单元为硬件电路时，一种实施方式下，内部判决单元包括：选择器，选择器的第一输入端与输入判决单元的输出端连接，选择器的第二输入端用于接收第一预设固定电平(如为低电平，可用1'b0表示)，选择器的选择端用于接收指定信号。又一种实施方式下，内部判决单元包括：或非门，或非门的第一输入端与输入判决单元的输出端连接，或非门的第二输入端用于接收指定信号。
输出判决单元，用于根据内部判决单元输出的内部信号和N位PRBS信号中的第i位信号的反相信号，得到N位上拉驱动信号中的第i位信号、N位下拉驱动信号中的第i位信号。
一种实施方式下，输出判决单元可以是软件功能模块，此时，采用软件方式来实现上述功能；又一种实施方式下，输出判决单元为硬件电路。
当输出判决单元为硬件电路时，一种实施方式下，输出判决单元包括：或门以及或非门；或门的第一输入端与内部判决单元的输出端连接，或门的第二输入端用于接收N位PRBS信号中的第i位信号的反相信号；或非门，或非门的第一输入端与内部判决单元的输出端连接，或非门的第二输入端用于接收N位PRBS信号中的第i位信号的反相信号。
当输出判决单元为硬件电路时，又一种实施方式下，输出判决单元，包括：第一选择器和第二选择器；第一选择器的第一输入端用于接收N位PRBS信号中的第i位信号的反相信号，第一选择器的第二输入端用于接收第一预设固定电平，第一选择器的选择端与内部判决单元的输出端连接；第二选择器的第一输入端用于接收N位PRBS信号中的第i位信号的反相信号，第一选择器的第二输入端用于接收第二预设固定电平(如为高电平，可用1'b1表示)，第二选择器的选择端与内部判决单元的输出端连接。其中，第一预设固定电平与第二预设固定电平相反。
为了更好的理解编码器的原理，本申请示出了编码器的电路原理图，如图5、图6所示。图5、图6中所示的并行传输的D1至D4信号中，D1是第一位数据，D4是最后一位数据。
需要说明的是，图5、图6所示的电路原理图仅为本申请众多实施例中的一种，可以将图5、图6中的内部判决单元以及输出判决单元相互进行组合，从而得到不同的电路原理图，例如，将图6中的内部判决单元和图5中的内部判决单元相互置换，或者，将图6中的输出判决单元和图5中的输出判决单元相互置换，又可以得到2种完全不同的电路原理图。
第一触发器(图6中用U1表示)的输入为D4，第一触发器的输出结果与D1经过同或门后，输出XNOR1，第二触发器(图6中用U2表示)输出的信号作为内部判决单元中选择器的选择信号，以控制该选择器的输出，若第二触发器(图6中用U2表示)输出的信号为高电平，则选择器输出低电平，若第二触发器输出的信号为低电平，则选择器输出的信号为XNOR1，此时，第一路编码电路的内部信号T1＝XNOR1。当T1为高电平时，pux1为低电平，PD1为高电平，当T1为低电平时，pux1＝！D1，PD1＝！D1。
对于第二路编码电路，各个关键节点的表达式为：XNOR2＝！(D2^D1)、T2＝！(T1+XNOR2)、PD2＝T2+！D2、Pux2＝！(T2+！D2)，其中，表达式中的“^”表示异或操作，“！”表示取反或反相的意思，“+”表示或操作。上述表达式对应的真值表如表1所示。其余路编码电路中各个关键节点表达式与第二路编码电路中各个关键节点的表达式的原理类似。
表1
D1 D2 XNOR2 T1 T2 Pux2 PD2 PAD
0 0 1 1 0 1 1 L
0 0 1 0 1 0 1 M
0 1 0 0/1 0 0 0 L
1 0 0 0/1 0 1 1 M
1 1 1 1 0 0 0 H
1 1 1 0 1 0 1 M
其中，表1中的PAD为驱动器的输出信号。编码器输出的N位上拉驱动信号(如Pux<4:1>)和N位下拉驱动信号(如PD<4:1>)经过并串转换电路之后，得到串行的上拉驱动信号(如Pux)和下拉驱动信号(如PD)，并传输给驱动器，从而得到满足PAM3通信协议的L信号、H信号、M信号，即得到表1中的PAD信号。其中，并串转换电路的原理如图7所示。
将编码器输出的PD<4:1>和Pux<4:1>的并行数据通过4：1的并串转换器，再送到驱动器就能得到满足PAM3协议的传输信号。表1中列出了当前数据D2和前一个数据D1存在的所有可能情况；真值表第1行、第2行，当前数据是0，前一个数据也是0时，根据编码器内部状态，最终输出的PAD信号可以是L也可以是M，所以当输入的数据是3个及以上连续的0时，PAD信号会在L和M之间来回切换；真值表第3行，当前数据是1，前一个数据是0，根据编码器内部状态，最终输出的PAD信号为H；真值表第4行，当前数据是0，前一个数据是1，根据编码器内部状态，最终输出的PAD信号为L；真值表第5行，第6行，当前数据是1，前一个数据也是1，根据编码器内部状态，最终输出的PAD信号可以是H也可以是M，所以当输入的数据是三个及以上的连续1时，PAD信号会在H和M之间来回切换。
其中，编码器的编码原理如图8所示。输入信号可以按照时钟信号CLK进行数据的传输，每逢CLK的跳变沿，均可以传输一个数据。编码电路可以将数据0转换为低电平状态L，将数据1转换为高电平状态H，并且在当前数据的电平状态与前一数据的电平状态一致时，将当前数据的电平状态确定为中间电平状态M。若输入信号连续出现三个及以上相同的数据0，则编码数据会在L和M之间来回切换，若连续出现三个及以上相同的数据1，则编码数据会在H和M之间来回切换。以图8中的3个连续0为例，对于第1个0，由于与前一个数据的电平不一样，因此，对应的编码数据为L，对于第2个0，由于与前一个数据的电平一样，因此，对应的编码数据为M，对于第3个0，虽然与前一个数据的电平一样，但是由于连续出现3个连续0，则对应的编码数据会变为L。若输入信号连续出现4相同的数据0，则对于第4个0，则对应的编码数据又变为M。对于连续的4个0，对应的编码数据依次为L、M、L、M，编码数据会在L和M之间来回切换。同理，若输入信号连续出现三个及以上相同的数据1，则编码数据会在H和M之间来回切换。
一种实施方式下，驱动器的电路原理图如图9所示。驱动上拉信号用于控制开关k1的导通与关闭，驱动下拉信号用于控制开关k2的导通与关闭。若开关k1闭合、开关k2断开，则驱动器输出的是高电平H；若开关k1、开关k2均闭合，则驱动器输出的是中间电平M；若开关k1断开、开关k2闭合，则驱动器输出的是低电平L。
本申请实施例中，通过将编码器的位置从位于并串转换电路之后，移动到并串转换电路之前，将高速的串行数据编码变为低速的并行数据编码，使得大幅降低发送端对高频时钟的要求，降低编码器以及锁相环的工作频率，进而降低时钟上所消耗的功耗。例如，通过比对现有编码器的原理图和本申请所示的编码器的原理图可知。对于发送端向接收端传输同样数据速率的数据而言，如数据速率为6.4Gbps，现有的编码器所需的时钟频率为6.4GHz，而采用本申请所示编码器，其发送端的数据速率仍然为6.4Gbps，但是仅需要1.6GHz的时钟频率，进而大幅降低发送端对高频时钟的要求，降低编码器以及锁相环的工作频率，进而降低时钟上所消耗的功耗。
基于同样的发明构思，本申请实施例还提供了一种芯片，如图10所示，该芯片包括并串转换电路和如上述的编码器。并串转换电路的输入端与编码器的输出端连接，并串转换电路，用于将并行输入的N位的上拉驱动信号和N位下拉驱动信号分别转换为串行的上拉驱动信号(如用Pux表示)和下拉驱动信号(如用PD表示)。
芯片实施例所提供的编码器，其实现原理及产生的技术效果和前述编码器实施例相同，为简要描述，芯片实施例部分未提及之处，可参考前述编码器实施例中相应内容。
基于同样的发明构思，本申请实施例还提供了一种高速串行传输接口，如图11所示。该高速串行传输接口包括：数据发送端和数据接收端；数据发送端包括上述的芯片。该高速串行传输接口可以用于两个芯片之间的数据传输。
高速串行传输接口实施例所提供的芯片，其实现原理及产生的技术效果和前述芯片实施例相同，为简要描述，高速串行传输接口实施例部分未提及之处，可参考前述芯片实施例中相应内容。
基于同样的发明构思，本申请实施例还提供了一种电子设备。该电子设备包括本体和上述的芯片，或者，如上述的高速串行传输接口。该电子设备可以是手机、平板、电脑等电子设备。
需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应所述以权利要求的保护范围为准。

Claims (11)

1.一种编码器，其特征在于，所述编码器，用于将并行输入的N位PRBS信号编码成并行的N位上拉驱动信号和并行的N位下拉驱动信号输出，N为大于等于2的偶数。
2.根据权利要求1所述的编码器，其特征在于，所述编码器包括：
N路编码电路，每一路所述编码电路，用于根据输入自身的输入信号，编码得到对应的一位上拉驱动信号和一位下拉驱动信号；
第一触发器，其输入为所述N位PRBS信号中的最后一位信号；
第二触发器，其输入为所述N路编码电路中的第N路编码电路的内部信号；
i依次取1至N，针对所述N路编码电路中的第i路编码电路，当i＝1时，输入所述第i路编码电路的输入信号包括：所述N位PRBS信号中的第一位信号、所述N位PRBS信号中的第一位信号的反相信号、所述第一触发器的输出信号以及所述第二触发器的输出信号；
当i大于1时，输入所述第i路编码电路的输入信号包括：所述N位PRBS信号中的第i-1位信号、第i位信号、所述N位PRBS信号中的第i位信号的反相信号以及第i-1路编码电路的内部信号。
3.根据权利要求2所述的编码器，其特征在于，所述第i路编码电路包括：
输入判决单元，用于将输入所述输入判决单元的输入信号进行同或操作，其中，当i＝1时，输入所述输入判决单元的输入信号为所述N位PRBS信号中的第1位信号、所述第一触发器的输出信号，当i大于1时，输入所述输入判决单元的输入信号为所述N位PRBS信号中的第i-1位信号、第i位信号；
内部判决单元，用于根据所述输入判决单元的输出结果和指定信号，得到所述第i路编码电路的内部信号，当i＝1时，所述指定信号为所述第二触发器的输出信号，当i大于1时，所述指定信号为所述第i-1路编码电路的内部信号；
输出判决单元，用于根据所述内部判决单元输出的内部信号和所述N位PRBS信号中的第i位信号的反相信号，得到所述N位上拉驱动信号中的第i位信号、所述N位下拉驱动信号中的第i位信号。
4.根据权利要求3所述的编码器，其特征在于，所述输入判决单元包括同或门，或者，异或非门。
5.根据权利要求3所述的编码器，其特征在于，所述内部判决单元包括：
或非门，所述或非门的第一输入端与所述输入判决单元的输出端连接，所述或非门的第二输入端用于接收所述指定信号。
6.根据权利要求3所述的编码器，其特征在于，所述内部判决单元包括：
选择器，所述选择器的第一输入端与所述输入判决单元的输出端连接，所述选择器的第二输入端用于接收第一预设固定电平，所述选择器的选择端用于接收所述指定信号。
7.根据权利要求3所述的编码器，其特征在于，所述输出判决单元，包括：
或门，所述或门的第一输入端与所述内部判决单元的输出端连接，所述或门的第二输入端用于接收所述N位PRBS信号中的第i位信号的反相信号；
或非门，所述或非门的第一输入端与所述内部判决单元的输出端连接，所述或非门的第二输入端用于接收所述N位PRBS信号中的第i位信号的反相信号。
8.根据权利要求3所述的编码器，其特征在于，所述输出判决单元，包括：
第一选择器，所述第一选择器的第一输入端用于接收所述N位PRBS信号中的第i位信号的反相信号，所述第一选择器的第二输入端用于接收第一预设固定电平，所述第一选择器的选择端与所述内部判决单元的输出端连接；
第二选择器，所述第二选择器的第一输入端用于接收所述N位PRBS信号中的第i位信号的反相信号，所述第一选择器的第二输入端用于接收第二预设固定电平，所述第二选择器的选择端与所述内部判决单元的输出端连接；
其中，所述第一预设固定电平与所述第二预设固定电平相反。
9.一种芯片，其特征在于，包括：并串转换电路如权利要求1-8任一项所述的编码器；
所述并串转换电路的输入端与所述编码器的输出端连接，所述并串转换电路，用于将N位的上拉驱动信号和N位下拉驱动信号分别转换为串行的上拉驱动信号和下拉驱动信号。
10.一种高速串行传输接口，其特征在于，包括：数据发送端和数据接收端；所述数据发送端包括如权利要求9所述的芯片。
11.一种电子设备，其特征在于，包括本体和如权利要求10所述的芯片，或者，如权利要求10所述的高速串行传输接口。
CN202211034362.3A 2022-08-26 2022-08-26 一种编码器、芯片、高速串行传输接口及电子设备 Pending CN115374037A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202211034362.3A CN115374037A (zh) 2022-08-26 2022-08-26 一种编码器、芯片、高速串行传输接口及电子设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202211034362.3A CN115374037A (zh) 2022-08-26 2022-08-26 一种编码器、芯片、高速串行传输接口及电子设备

Publications (1)

Publication Number Publication Date
CN115374037A true CN115374037A (zh) 2022-11-22

Family

ID=84068639

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211034362.3A Pending CN115374037A (zh) 2022-08-26 2022-08-26 一种编码器、芯片、高速串行传输接口及电子设备

Country Status (1)

Country Link
CN (1) CN115374037A (zh)

Similar Documents

Publication Publication Date Title
US7864084B2 (en) Serializer architecture for serial communications
US7957497B2 (en) Clock and data recovery circuits using random edge sampling and recovery method therefor
CN102447554B (zh) 过采样并行数据恢复方法和装置
Natesan et al. Shift invert coding (SINV) for low power VLSI
CN102497249B (zh) 编码方法、编码装置、解码方法、解码装置、数据传送装置及数据接收装置
US6961402B1 (en) High-speed synchronous counters with reduced logic complexity
US20090323731A1 (en) Low power deserializer and demultiplexing method
CN101674089B (zh) 一种高速8b/10b编码器和解码器及其对错误输入的处理方法
CN114968179A (zh) 一种基于时钟抖动和亚稳态的真随机数产生电路
US6801143B2 (en) Method and apparatus for generating gray code for any even count value to enable efficient pointer exchange mechanisms in asynchronous FIFO&#39;S
CN105591645B (zh) 一种多级串并转换电路
US8867694B1 (en) Modular gray code counter
US7342520B1 (en) Method and system for multilevel serializer/deserializer
WO2003058861A1 (en) Digital-to-phase converter with extended frequency range
CN115374037A (zh) 一种编码器、芯片、高速串行传输接口及电子设备
García-Ortiz et al. Optimization of interconnect architectures through coding: A review
CN112416848B (zh) 源芯片、目的芯片、数据传输方法及处理器系统
CN1770635B (zh) 预置值流水线结构相位累加器
US7660364B2 (en) Method of transmitting serial bit-stream and electronic transmitter for transmitting a serial bit-stream
Saha et al. A survey on interconnect encoding for reducing power consumption, delay, and crosstalk
Mukim et al. Multiwire phase encoding: A signaling strategy for high-bandwidth, low-power data movement
CN115543879A (zh) 一种解码器、芯片、高速串行传输接口及电子设备
Bhat et al. Universal rotate invert bus encoding for low power VLSI
KR102063790B1 (ko) 데이터 전송을 위한 도선의 수를 감소시키기 위한 데이터 전송 장치 및 그 방법
US11962301B2 (en) Ring oscillator using multi-phase signal reassembly

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination