CN115549649A - 一种应用于门控型时间域adc的脉冲生成电路 - Google Patents

Abstract

本发明公开了一种应用于门控型时间域ADC的脉冲生成电路，包括：第一短时延电路，用于根据第一输入信号生成第一短时延信号；第二短时延电路，用于根据第二输入信号生成第二短时延信号；第一长时延电路，用于根据第一输入信号生成第一长时延信号；第二长时延电路，用于根据第二输入信号生成第二长时延信号；第一逻辑门电路，用于根据第一短时延信号和第二长时延信号生成第一脉冲信号；第二逻辑门电路，用于根据第二短时延信号和第一长时延信号生成第二脉冲信号；宽脉冲选择电路，用于从第一脉冲信号和第二脉冲信号中选择出最终的输出脉冲信号。本发明大幅提升了脉冲生成电路的线性度。

Description

一种应用于门控型时间域ADC的脉冲生成电路

技术领域

本发明属于混合信号集成电路处理技术领域，具体涉及一种应用于门控型时间域ADC的脉冲生成电路。

背景技术

门控型时间域模数转换器(Analog-to-Digital Converter，简称ADC)是实现超高能效ADC的一种新型结构，其转换速度较快、功耗较低，而脉冲生成电路作为其中的关键单元，其线性度直接决定了整体门控ADC的性能好坏。由于器件存在传输延时，传统的脉冲生成电路在输入信号时间差较小时存在生成死区，无法产生有效脉宽，这严重影响了输出脉宽的线性度。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种应用于门控型时间域ADC的脉冲生成电路。本发明要解决的技术问题通过以下技术方案实现：

本发明实施例提供了一种应用于门控型时间域ADC的脉冲生成电路，包括：

第一短时延电路，用于根据第一输入信号生成第一短时延信号；

第二短时延电路，用于根据第二输入信号生成第二短时延信号；

第一长时延电路，用于根据所述第一输入信号生成第一长时延信号；

第二长时延电路，用于根据所述第二输入信号生成第二长时延信号；

第一逻辑门电路，用于根据所述第一短时延信号和所述第二长时延信号生成第一脉冲信号；

第二逻辑门电路，用于根据所述第二短时延信号和所述第一长时延信号生成第二脉冲信号；

宽脉冲选择电路，用于从所述第一脉冲信号和所述第二脉冲信号中选择出最终的输出脉冲信号。

在本发明的一个实施例中，所述第一短时延电路与所述第二短时延电路采用相同的电路结构；所述第一短时延电路包括M₁个依次连接的反相器，M₁为大于1的偶数，以及与最后一个反相器的控制端连接的一开关；其中，所述开关的关断与开启受控于一同步时钟信号。

在本发明的一个实施例中，所述第一长时延电路与所述第二长时延电路采用相同的电路结构；所述第二长时延电路包括N₁个依次连接的反相器，N₁为大于1的偶数，N₁>M₁，以及与最后一个反相器连接的一开关；其中，所述开关的关断与开启受控于所述同步时钟信号。

在本发明的一个实施例中，所述第一逻辑门电路实现的是所述第一短时延信号和所述第二长时延信号的逻辑异或操作；所述第二逻辑门电路实现的是所述第二短时延信号和所述第一长时延信号的逻辑异或操作。

在本发明的一个实施例中，所述第一逻辑门电路与所述第二逻辑门电路采用相同的电路结构；所述第一逻辑门电路包括晶体管P₁₁～P₁₄、晶体管M₁₁～M₁₄、反相器INT₁～INT₂，其中，

所述反相器INT₁的输入端与所述第一短时延电路、所述晶体管P₁₁的栅极、所述晶体管M₁₂的栅极连接，所述反相器INT₁的输出端与所述晶体管P₁₄的栅极、所述晶体管M₁₁的栅极连接，所述反相器INT₂的输入端与所述第二长时延电路、所述晶体管P₁₂的栅极、所述晶体管M₁₄的栅极连接，所述反相器INT₂的输出端与所述晶体管P₁₃的栅极、所述晶体管M₁₃的栅极连接，所述晶体管P₁₁的源极、所述晶体管P₁₂的源极接VDD，所述晶体管P₁₁的漏极与所述晶体管P₁₃的源极连接，所述晶体管P₁₂的漏极与所述晶体管P₁₄的源极连接，所述晶体管P₁₃的漏极与所述晶体管M₁₁的漏极、所述晶体管P₁₄的漏极、所述晶体管M₁₂的漏极、所述第一逻辑门电路连接，所述晶体管M₁₁的源极与所述晶体管M₁₃的漏极连接，所述晶体管M₁₂的源极与所述晶体管M₁₄的漏极连接，所述晶体管M₁₃的源极、晶体管M₁₄的源极接地。

在本发明的一个实施例中，所述第一短时延电路与所述第二短时延电路采用相同的电路结构；所述第一短时延电路包括M₂个依次连接的反相器，M₂为大于1的偶数。

在本发明的一个实施例中，所述第一长时延电路与所述第二长时延电路采用相同的电路结构；所述第二长时延电路包括N₂个依次连接的反相器，N₂为大于1的奇数，N₂>M₂。

在本发明的一个实施例中，所述第一逻辑门电路实现的是所述第一短时延信号和所述第二长时延信号的逻辑与操作；所述第二逻辑门电路实现的是所述第二短时延信号和所述第一长时延信号的逻辑与操作。

在本发明的一个实施例中，所述第一逻辑门电路与所述第二逻辑门电路采用相同的电路结构；所述第一逻辑门电路包括晶体管P₂₁～P₂₃、晶体管M₂₁～M₂₃，其中，

所述晶体管P₂₁的栅极、所述晶体管M₂₁的栅极与所述第二长时延电路连接，所述晶体管P₂₁的源极、所述晶体管P₂₂的源极、所述晶体管P₂₃的源极接VDD，所述晶体管P₂₁的漏极与所述晶体管P₂₂的漏极、晶体管M₂₁的漏极、所述晶体管P₂₃的栅极、所述晶体管M₂₃的栅极连接，所述晶体管P₂₂的栅极与所述晶体管M₂₂的栅极、所述第一短时延电路连接，所述晶体管P₂₃的漏极与所述晶体管M₂₃的漏极、所述第一逻辑门电路连接，所述晶体管M₂₁的源极与所述晶体管M₂₂的漏极连接，所述晶体管M₂₂的源极、所述晶体管M₂₃的源极接地。

在本发明的一个实施例中，所述宽脉冲选择电路包括晶体管P₃₁～P₃₃、晶体管M₃₁～M₃₃，其中，

所述晶体管P₃₁的栅极、所述晶体管M₃₁的栅极与所述第一逻辑门电路连接，所述晶体管P₃₁的源极、所述晶体管P₃₃的源极接VDD，所述晶体管P₃₁的漏极与所述晶体管P₃₂的源极连接，所述晶体管P₃₂的栅极、所述晶体管M₃₂的栅极与所述第二逻辑门电路连接，所述晶体管P₃₂的漏极与所述晶体管M₃₁的漏极、所述晶体管M₃₂的漏极、所述晶体管M₃₃的栅极、所述晶体管P₃₃的栅极连接，所述晶体管P₃₃的漏极与所述晶体管M₃₃的漏极、信号输出端连接，所述晶体管M₃₁的源极、所述晶体管M₃₂的源极、晶体管M₃₃的源极接地。

本发明的有益效果：

本发明提出的应用于门控型时间域ADC的脉冲生成电路，采用了一种新型的死区消除技术，短延时电路与长延时电路的插入使得即使在输入时间差为零的情况下，最终生成的脉冲也具有一个确定的最小宽度(长延时电路与短延时电路的延时差)，因而使得输入时间差转换为脉宽时有效避开了脉冲生成死区，进而可以实现高线性度脉冲生成。同时，考虑到脉冲生成死区至线性区存在一段非线性过渡区，通过调整短延时电路、长延时电路的延时差使最小脉宽覆盖该非线性区，可以实现输入时间差至脉宽的完全线性转换。另外，由于该延时差在设计中是一个确定的值，因此零输入时间差的最小脉宽也是确定的，在后级门控量化中表现为确定的数字码偏移，而该偏移量可以简单地在数字域进行消除，对整体门控型时间域ADC的量化性能不会产生影响。

以下将结合附图及实施例对本发明做进一步详细说明。

附图说明

图1是本发明实施例提供的一种应用于门控型时间域ADC的脉冲生成电路的结构示意图；

图2是本发明实施例提供的应用于门控型时间域ADC的脉冲生成电路中的一种第一短延时电路的结构示意图；

图3是本发明实施例提供的应用于门控型时间域ADC的脉冲生成电路中的一种第二长延时电路的结构示意图；

图4是本发明实施例提供的应用于门控型时间域ADC的脉冲生成电路中的一种第一逻辑门电路的结构示意图；

图5是本发明实施例提供的应用于门控型时间域ADC的脉冲生成电路中的另一种第一短延时电路的结构示意图；

图6是本发明实施例提供的应用于门控型时间域ADC的脉冲生成电路中的另一种第二长延时电路的结构示意图；

图7是本发明实施例提供的应用于门控型时间域ADC的脉冲生成电路中的另一种第一逻辑门电路的结构示意图；

图8是本发明实施例提供的应用于门控型时间域ADC的脉冲生成电路中宽脉冲选择电路的结构示意图；

图9(a)～图9(b)是本发明实施例提供的传统脉冲生成电路、本发明脉冲生成电路与理想脉冲生成电路的传输特性曲线对比结果示意图；

图10是本发明实施例提供的一种第一逻辑门电路、第二逻辑门电路和宽脉冲选择电路的传输特性曲线对比结果示意图；

图11是本发明实施例提供的一种脉冲生成电路中各电路阶段对应的时序输出情况示意图；

图12是本发明实施例提供的另一种第一逻辑门电路、第二逻辑门电路和宽脉冲选择电路的传输特性曲线对比结果示意图；

图13是本发明实施例提供的另一种脉冲生成电路中各电路阶段对应的时序输出情况示意图。

具体实施方式

下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。

为了有效提升脉冲生成电路的线性度，请参见图1，本发明实施例提供了一种应用于门控型时间域ADC的脉冲生成电路，包括：

第一短时延电路，用于根据第一输入信号T_{in_p}生成第一短时延信号T_{p_q}；

第二短时延电路，用于根据第二输入信号T_{in_n}生成第二短时延信号T_{n_q}；

第一长时延电路，用于根据第一输入信号T_{in_p}生成第一长时延信号T_{p_s}；

第二长时延电路，用于根据第二输入信号T_{in_n}生成第二长时延信号T_{n_s}；

第一逻辑门电路，用于根据第一短时延信号T_{p_q}和第二长时延信号T_{n_s}生成第一脉冲信号CLK₁；

第二逻辑门电路，用于根据第二短时延信号T_{n_q}和第一长时延信号T_{p_s}生成第二脉冲信号CLK₂；

宽脉冲选择电路，用于从第一脉冲信号CLK₁和第二脉冲信号CLK₂中选择出最终的输出脉冲信号CLK。

本发明实施例提供的应用于门控型时间域ADC的脉冲生成电路，采用了一种新型的死区消除技术，短延时电路与长延时电路的插入使得即使在输入时间差为零的情况下，最终生成的脉冲也具有一个确定的最小宽度(长延时电路与短延时电路的延时差)，因而使得输入时间差转换为脉宽时有效避开了脉冲生成死区，进而可以实现高线性度脉冲生成。同时，考虑到脉冲生成死区至线性区存在一段非线性过渡区，通过调整短延时电路、长延时电路的延时差使最小脉宽覆盖该非线性区，可以实现输入时间差至脉宽的完全线性转换。另外，由于该延时差在设计中是一个确定的值，因此零输入时间差的最小脉宽也是确定的，在后级门控量化中表现为确定的数字码偏移，而该偏移量可以简单地在数字域进行消除，对整体门控型时间域ADC的量化性能不会产生影响。

接下来，本发明实施例对第一短时延电路、第二短时延电路、第一长时延电路、第二长时延电路、第一逻辑门电路、第二逻辑门电路和宽脉冲选择电路的实现分别进行详细的说明。

本发明实施例提供了一种可选方案，第一短时延电路与第二短时延电路采用相同的电路结构；第一短时延电路的输入端与第一输入信号T_{in_p}的输入端连接，第一短时延电路的输出端(T_{p_q})与第一逻辑门电路连接，第二短时延电路的输入端与第二输入信号T_{in_n}的输入端连接，第二短时延电路的输出端(T_{n_q})与第二逻辑门电路连接。如图2所示第一短时延电路包括M₁个依次连接的反相器，M₁为大于1的偶数，比如图2示意的2个依次连接的反相器，以及与最后一个反相器的控制端连接的一开关K₁，开关K₁的另一端接地；其中，开关K₁的关断与开启受控于一同步时钟信号SYNC；开关K₁可以为一MOS晶体管，也可以为其他开关结构，在此不限于具体结构，只需要达到开关效果。

对应的，第一长时延电路与第二长时延电路采用相同的电路结构；第一长时延电路的输入端与第一输入信号T_{in_p}的输入端连接，第一长时延电路的输出端(T_{p_s})与第二逻辑门电路连接，第二长时延电路的输入端与第二输入信号T_{in_n}的输入端连接，第二长时延电路的输出端(T_{n_s})与第一逻辑门电路连接；如图3所示第二长时延电路包括N₁个依次连接的反相器，N₁为大于1的偶数，N₁>M₁，比如图2示意的4个依次连接的反相器，以及与最后一个反相器连接的一开关K₂，开关K₂的另一端接地；其中，开关K₂的关断与开启受控于同步时钟信号SYNC；开关K₂同开关K₁，起到开关效果的结构均可以，不限于具体结构。

这里，第一输入信号T_{in_p}和第二输入信号T_{in_n}在时域表现可以为上升沿时刻不同的两个输入信号。

对应的，第一逻辑门电路实现的是第一短时延信号T_{p_q}和第二长时延信号T_{n_s}的逻辑异或操作；第二逻辑门电路实现的是第二短时延信号T_{n_q}和第一长时延信号T_{p_s}的逻辑异或操作。本发明实施例提供了一种可选方案，第一逻辑门电路与第二逻辑门电路采用相同的电路结构；如图4所示第一逻辑门电路包括晶体管P₁₁～P₁₄、晶体管M₁₁～M₁₄、反相器INT₁～INT₂，其中，

反相器INT₁的输入端与第一短时延电路(T_{p_q})、晶体管P₁₁的栅极、晶体管M₁₂的栅极连接，反相器INT₁的输出端与晶体管P₁₄的栅极、晶体管M₁₁的栅极连接，反相器INT₂的输入端与第二长时延电路(T_{n_s})、晶体管P₁₂的栅极、晶体管M₁₄的栅极连接，反相器INT₂的输出端与晶体管P₁₃的栅极、晶体管M₁₃的栅极连接，晶体管P₁₁的源极、晶体管P₁₂的源极接VDD，晶体管P₁₁的漏极与晶体管P₁₃的源极连接，晶体管P₁₂的漏极与晶体管P₁₄的源极连接，晶体管P₁₃的漏极与晶体管M₁₁的漏极、晶体管P₁₄的漏极、晶体管M₁₂的漏极、第一逻辑门电路连接，晶体管M₁₁的源极与晶体管M₁₃的漏极连接，晶体管M₁₂的源极与晶体管M₁₄的漏极连接，晶体管M₁₃的源极、晶体管M₁₄的源极接地。

类似的，对于第二逻辑门电路包括晶体管P₁₁～P₁₄、晶体管M₁₁～M₁₄、反相器INT₁～INT₂，反相器INT₁的输入端与第二短时延电路(T_{n_q})、晶体管P₁₁的栅极、晶体管M₁₂的栅极连接，反相器INT₂的输入端与第一长时延电路(T_{p_s})、晶体管P₁₂的栅极、晶体管M₁₄的栅极连接，其他连接方式与第一逻辑门电路相同，在此不再赘述。

本发明实施例提供了另一种可选方案，第一短时延电路与第二短时延电路采用相同的电路结构；如图5所示第一短时延电路包括M₂个依次连接的反相器，M₂为大于1的偶数，比如图5中示意2个依次连接的反相器。

对应的，第一长时延电路与第二长时延电路采用相同的电路结构；如图6所示第二长时延电路包括N₂个依次连接的反相器，N₂为大于1的奇数，N₂>M₂，比如图6中示意5个依次连接的反相器。

对应的，第一逻辑门电路实现的是第一短时延信号T_{p_q}和第二长时延信号T_{n_s}的逻辑与操作；第二逻辑门电路实现的是第二短时延信号T_{n_q}和第一长时延信号T_{p_s}的逻辑与操作。本发明实施例提供了一种可选方案，第一逻辑门电路与第二逻辑门电路采用相同的电路结构；如图7所示第一逻辑门电路包括晶体管P₂₁～P₂₃、晶体管M₂₁～M₂₃，其中，

晶体管P₂₁的栅极、晶体管M₂₁的栅极与第二长时延电路(T_{n_s})连接，晶体管P₂₁的源极、晶体管P₂₂的源极、晶体管P₂₃的源极接VDD，晶体管P₂₁的漏极与晶体管P₂₂的漏极、晶体管M₂₁的漏极、晶体管P₂₃的栅极、晶体管M₂₃的栅极连接，晶体管P₂₂的栅极与晶体管M₂₂的栅极、第一短时延电路(T_{p_q})连接，晶体管P₂₃的漏极与晶体管M₂₃的漏极、第一逻辑门电路连接，晶体管M₂₁的源极与晶体管M₂₂的漏极连接，晶体管M₂₂的源极、晶体管M₂₃的源极接地。

类似的，对于第二逻辑门电路包括晶体管P₂₁～P₂₃、晶体管M₂₁～M₂₃，晶体管P₂₁的栅极、晶体管M₂₁的栅极与第一长时延电路(T_{p_s})连接，晶体管P₂₂的栅极与晶体管M₂₂的栅极、第二短时延电路(T_{n_q})连接，其他连接方式与第一逻辑门电路相同，在此不再赘述。

不管是基于图2、图3、图4组成的电路，还是基于图5、图6、图7组成的电路，最终第一逻辑门电路、第二逻辑门电路均与宽脉冲选择电路连接，本发明实施例提供了一种宽脉冲选择电路的可选方案，如图8所示宽脉冲选择电路包括晶体管P₃₁～P₃₃、晶体管M₃₁～M₃₃，其中，

晶体管P₃₁的栅极、晶体管M₃₁的栅极与第一逻辑门电路(CLK₁)连接，晶体管P₃₁的源极、晶体管P₃₃的源极接VDD，晶体管P₃₁的漏极与晶体管P₃₂的源极连接，晶体管P₃₂的栅极、晶体管M₃₂的栅极与第二逻辑门电路(CLK₂)连接，晶体管P₃₂的漏极与晶体管M₃₁的漏极、晶体管M₃₂的漏极、晶体管M₃₃的栅极、晶体管P₃₃的栅极连接，晶体管P₃₃的漏极与晶体管M₃₃的漏极、信号输出端(CLK)连接，晶体管M₃₁的源极、晶体管M₃₂的源极、晶体管M₃₃的源极接地。

可见，本发明实施例第一输入信号T_{in_p}经过第一长延时电路和第一短延时电路分别产生第一长时延信号T_{p_s}和第一短时延信号T_{p_q}，第二输入信号T_{in_n}经过第二长延时电路和第二短延时电路分别产生第二长时延信号T_{n_s}和第二短时延信号T_{n_q}，之后，第一短时延信号T_{p_q}与第二长时延信号T_{n_s}通过第一逻辑门电路生成第一脉冲信号CLK₁(第一脉冲信号CLK₁的脉宽等于第一短时延信号T_{p_q}与第二长时延信号T_{n_s}的时间差)，同理，第一长时延信号T_{p_s}与第二短时延信号T_{n_q}通过第二逻辑门电路生成第二脉冲信号CLK₂(第二脉冲信号CLK₂的脉宽等于第一长时延信号T_{p_s}与第二短时延信号T_{n_q}的时间差)，最后，第一脉冲信号CLK₁与第二脉冲信号CLK₂通过宽脉冲选择电路生成输出脉冲信号CLK(输出脉冲信号CLK的宽度等于第一脉冲信号CLK₁和第二脉冲信号CLK₂中较大脉宽)。

假设第一输入信号T_{in_p}与第二输入信号T_{in_n}的上升沿/下降沿时刻分别为T_p和T_n，第一长时延电路和第二长时延电路的延时为T_s，第一短时延电路和第二短时延电路的延时为T_q，则第一短时延电路生成的第一短时延信号T_{p_q}、第一长时延电路生成的第一长时延信号T_{p_s}、第二短时延电路生成的第二短时延信号T_{n_q}、第二长时延电路生成的第二长时延信号T_{n_s}的上升沿/下降沿时刻分别为T_p+T_q、T_p+T_s、T_n+T_q、T_n+T_s，那么第一逻辑门电路生成的第一脉冲信号CLK₁和第二逻辑门电路生成的第二脉冲信号CLK₂的宽度分别为|T_p+T_q-T_n-T_s|和|T_p+T_s-T_n-T_q|，最终的输出脉冲信号CLK宽度为|T_p-T_n|+T_s-T_q。可以看到，即使第一输入信号T_{in_p}与第二输入信号T_{in_n}的输入时间差|T_p-T_n|为零，输出脉冲信号CLK仍具有一固定的最小脉宽(T_s-T_q)，记该固定脉宽为T_os。

传统脉冲生成电路、本发明脉冲生成电路与理想脉冲生成电路的输入输出传输特性曲线如图9(a)～图9(b)所示，可以看出：传统脉冲生成电路的输入输出传输特性曲线由于存在脉冲生成死区，因而当输入时间差较小时存在严重的非线性；而本发明实施例提出的脉冲生成电路通过引入一最小固定脉宽并将该脉宽设计得足够大，可以有效填补输入死区和非线性区，进而实现输入时间差至输出脉冲信号CLK的高度线性转换(近似于理想曲线的线性度)，而其传输特性曲线与理想传输特性曲线的区别仅在于引入了一个初始的输出固定脉宽，该脉宽的宽度等于长延时电路与短延时电路的延时差，即第一长时延电路的延时T_s与第一短时延电路的延时T_q之间的延时差，以及第二长时延电路的延时T_s与第一短时延电路的延时T_q之间的延时差，其可以设计为一确定的值，因此在后续处理中可以很容易进行消除该初始固定脉宽的影响。

基于图1，本发明实施例提出了上述两种具体电路的实现方式，由图2、图3、图4、图8形成的脉冲生成电路，以及图5、图6、图7、图8形成的另一种脉冲生成电路，具体地：

图2、图3分别给出了本发明实施例中一种第一短延时电路、第二长延时电路实例，第二长延时电路和第一短延时电路由反相器链构成，同样第一长延时电路和第二短延时电路由反相器链构成，它们的输出下降沿由统一的同步时钟SYNC实现同步；图4给出了本发明实施例中一种第一逻辑门电路实例，同样第二逻辑门电路采用如图4所示的电路结构，它们实现的都是异或功能，目的是：第一逻辑门电路将输入其的第一短时延信号T_{p_q}与第二长时延信号T_{n_s}之间的时间差转换为第一脉冲信号CLK₁，类似地，第二逻辑门电路将输入其的第二短时延信号T_{n_q}与第一长时延信号T_{p_s}之间的时间差转换为第二脉冲信号CLK₂；图8给出了本发明实施例中一种宽脉冲选择电路实例，它实现的是或功能，目的是使得输出脉宽CLK等于第一脉冲信号CLK₁和第二脉冲信号CLK₂两输入中较大的脉宽。本发明实施例考虑到实际应用中通常仅需对输入一个边沿(上升沿或下降沿)的时间差进行转换，因此在第二长延时电路和第一短延时电路，以及第一长延时电路和第二短延时电路中可以使用动态延时方式对无需转换的边沿用额外的同步信号SYNC进行同步，以避免生成额外的输出脉冲宽度。以对输入上升沿时间差进行转换的情况为例，图10给出了由图2、图3、图4、图8形成的脉冲生成电路相对应的具体的第一脉冲信号CLK₁、第二脉冲信号CLK₂和输出脉冲CLK的输入输出传输特性曲线，尽管第一脉冲信号CLK₁、第二脉冲信号CLK₂仍存在脉冲生成死区，但输出脉冲CLK的宽度由第一脉冲信号CLK₁、第二脉冲信号CLK₂中的较大脉宽决定，因而有效消除了死区和非线性。图11给出了由图2、图3、图4、图8形成的脉冲生成电路的输入信号时间分别在T_p<T_n，T_p＝T_n，T_p>T_n三种情况下对应的信号具体时序。

图5、图6分别给出了本发明实施例中另一种第一短延时电路与第二长延时电路实例，第二长延时电路和第一短延时电路由反相器链构成，同样第一长延时电路和第二短延时电路由反相器链构成；图7给出了本发明实施例中另一种第一逻辑门电路实例，同样第二逻辑门电路采用如图7所示的电路结构，它们实现的都是逻辑与操作，其输入经过反相处理，之后同样也是将时间差对应转换为第一脉冲信号CLK₁和第二脉冲信号CLK₂；最后通过图8给出的宽脉冲选择电路实例从第一脉冲信号CLK₁和第二脉冲信号CLK₂两输入中选择较大的脉宽。本发明实施例图12给出了由图5、图6、图7、图8形成的脉冲生成电路相对应的具体的第一脉冲信号CLK₁、第二脉冲信号CLK₂和输出脉冲CLK的输入输出传输特性曲线，图13给出了由图5、图6、图7、图8形成的脉冲生成电路的输入信号时间分别在T_p<T_n，T_p＝T_n，T_p>T_n三种情况下对应的信号具体时序，与图10、图11相比，由图5、图6、图7、图8形成的脉冲生成电路结构相比于由图2、图3、图4、图8形成的脉冲生成电路的好处在于，图7示例的第一逻辑门电路和第二逻辑门电路几乎仅在一半的输入时间范围内工作，因此有效降低了转换功耗，且无需额外的同步时钟SYNC控制。

在本发明的描述中，需要理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

尽管在此结合各实施例对本发明进行了描述，然而，在实施所要求保护的本发明过程中，本领域技术人员通过查看说明书及其附图，可理解并实现所述公开实施例的其他变化。在说明书中，“包括”(comprising)一词不排除其他组成部分或步骤，“一”或“一个”不排除多个的情况。相互不同的实施例中记载了某些措施，但这并不表示这些措施不能组合起来产生良好的效果。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (10)

1.一种应用于门控型时间域ADC的脉冲生成电路，其特征在于，包括：

第一短时延电路，用于根据第一输入信号生成第一短时延信号；

第二短时延电路，用于根据第二输入信号生成第二短时延信号；

第一长时延电路，用于根据所述第一输入信号生成第一长时延信号；

第二长时延电路，用于根据所述第二输入信号生成第二长时延信号；

第一逻辑门电路，用于根据所述第一短时延信号和所述第二长时延信号生成第一脉冲信号；

第二逻辑门电路，用于根据所述第二短时延信号和所述第一长时延信号生成第二脉冲信号；

宽脉冲选择电路，用于从所述第一脉冲信号和所述第二脉冲信号中选择出最终的输出脉冲信号。

2.根据权利要求1所述的应用于门控型时间域ADC的脉冲生成电路，其特征在于，所述第一短时延电路与所述第二短时延电路采用相同的电路结构；所述第一短时延电路包括M₁个依次连接的反相器，M₁为大于1的偶数，以及与最后一个反相器的控制端连接的一开关；其中，所述开关的关断与开启受控于一同步时钟信号。

3.根据权利要求2所述的应用于门控型时间域ADC的脉冲生成电路，其特征在于，所述第一长时延电路与所述第二长时延电路采用相同的电路结构；所述；所述第二长时延电路包括N₁个依次连接的反相器，N₁为大于1的偶数，N₁>M₁，以及与最后一个反相器连接的一开关；其中，所述开关的关断与开启受控于所述同步时钟信号。

4.根据权利要求3所述的应用于门控型时间域ADC的脉冲生成电路，其特征在于，所述第一逻辑门电路实现的是所述第一短时延信号和所述第二长时延信号的逻辑异或操作；所述第二逻辑门电路实现的是所述第二短时延信号和所述第一长时延信号的逻辑异或操作。

5.根据权利要求4所述的应用于门控型时间域ADC的脉冲生成电路，其特征在于，所述第一逻辑门电路与所述第二逻辑门电路采用相同的电路结构；所述第一逻辑门电路包括晶体管P₁₁～P₁₄、晶体管M₁₁～M₁₄、反相器INT₁～INT₂，其中，

所述反相器INT₁的输入端与所述第一短时延电路、所述晶体管P₁₁的栅极、所述晶体管M₁₂的栅极连接，所述反相器INT₁的输出端与所述晶体管P₁₄的栅极、所述晶体管M₁₁的栅极连接，所述反相器INT₂的输入端与所述第二长时延电路、所述晶体管P₁₂的栅极、所述晶体管M₁₄的栅极连接，所述反相器INT₂的输出端与所述晶体管P₁₃的栅极、所述晶体管M₁₃的栅极连接，所述晶体管P₁₁的源极、所述晶体管P₁₂的源极接VDD，所述晶体管P₁₁的漏极与所述晶体管P₁₃的源极连接，所述晶体管P₁₂的漏极与所述晶体管P₁₄的源极连接，所述晶体管P₁₃的漏极与所述晶体管M₁₁的漏极、所述晶体管P₁₄的漏极、所述晶体管M₁₂的漏极、所述第一逻辑门电路连接，所述晶体管M₁₁的源极与所述晶体管M₁₃的漏极连接，所述晶体管M₁₂的源极与所述晶体管M₁₄的漏极连接，所述晶体管M₁₃的源极、晶体管M₁₄的源极接地。

6.根据权利要求1所述的应用于门控型时间域ADC的脉冲生成电路，其特征在于，所述第一短时延电路与所述第二短时延电路采用相同的电路结构；所述第一短时延电路包括M₂个依次连接的反相器，M₂为大于1的偶数。

7.根据权利要求6所述的应用于门控型时间域ADC的脉冲生成电路，其特征在于，所述第一长时延电路与所述第二长时延电路采用相同的电路结构；所述第二长时延电路包括N₂个依次连接的反相器，N₂为大于1的奇数，N₂>M₂。

8.根据权利要求7所述的应用于门控型时间域ADC的脉冲生成电路，其特征在于，所述第一逻辑门电路实现的是所述第一短时延信号和所述第二长时延信号的逻辑与操作；所述第二逻辑门电路实现的是所述第二短时延信号和所述第一长时延信号的逻辑与操作。

9.根据权利要求8所述的应用于门控型时间域ADC的脉冲生成电路，其特征在于，所述第一逻辑门电路与所述第二逻辑门电路采用相同的电路结构；所述第一逻辑门电路包括晶体管P₂₁～P₂₃、晶体管M₂₁～M₂₃，其中，

所述晶体管P₂₁的栅极、所述晶体管M₂₁的栅极与所述第二长时延电路连接，所述晶体管P₂₁的源极、所述晶体管P₂₂的源极、所述晶体管P₂₃的源极接VDD，所述晶体管P₂₁的漏极与所述晶体管P₂₂的漏极、晶体管M₂₁的漏极、所述晶体管P₂₃的栅极、所述晶体管M₂₃的栅极连接，所述晶体管P₂₂的栅极与所述晶体管M₂₂的栅极、所述第一短时延电路连接，所述晶体管P₂₃的漏极与所述晶体管M₂₃的漏极、所述第一逻辑门电路连接，所述晶体管M₂₁的源极与所述晶体管M₂₂的漏极连接，所述晶体管M₂₂的源极、所述晶体管M₂₃的源极接地。

10.根据权利要求5或9所述的应用于门控型时间域ADC的脉冲生成电路，其特征在于，所述宽脉冲选择电路包括晶体管P₃₁～P₃₃、晶体管M₃₁～M₃₃，其中，

所述晶体管P₃₁的栅极、所述晶体管M₃₁的栅极与所述第一逻辑门电路连接，所述晶体管P₃₁的源极、所述晶体管P₃₃的源极接VDD，所述晶体管P₃₁的漏极与所述晶体管P₃₂的源极连接，所述晶体管P₃₂的栅极、所述晶体管M₃₂的栅极与所述第二逻辑门电路连接，所述晶体管P₃₂的漏极与所述晶体管M₃₁的漏极、所述晶体管M₃₂的漏极、所述晶体管M₃₃的栅极、所述晶体管P₃₃的栅极连接，所述晶体管P₃₃的漏极与所述晶体管M₃₃的漏极、信号输出端连接，所述晶体管M₃₁的源极、所述晶体管M₃₂的源极、晶体管M₃₃的源极接地。

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