CN111742493A - 整数模式数字锁相环的摆动减少 - Google Patents

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Abstract

电路包括时间‑数字转换器(TDC)(102)，以产生输出信号，该输出信号是到TDC(102)的第一输入时钟和到TDC(102)的第二输入时钟之间的时间差的函数。第一延迟线(502)将时间延迟加到第三时钟以产生第一输入时钟。伪随机二进制序列发生器(504)生成伪随机二进制位序列(PRBS)，以改变由第一延迟线加到第三时钟的时间延迟量。

Description

整数模式数字锁相环的摆动减少
背景技术
数字锁相环(DPLL)通常包括时间-数字转换器(TDC)，以确定输入参考时钟和反馈时钟之间的相位差。来自TDC的输出用于控制电压或电流控制振荡器(VCO)，以保持DPLL的输出时钟相对于输入参考时钟处于锁相状态。
发明内容
在一个示例中，电路包括时间数字转换器(TDC)，以产生输出信号，该输出信号是到TDC的第一输入时钟和到TDC的第二输入时钟之间的时间差的函数。还包括第一延迟线以将时间延迟加到第三时钟以产生第一输入时钟。伪随机二进制序列发生器生成伪随机二进制位序列，该伪随机二进制位序列用于改变由第一延迟线加到第三时钟的时间延迟量。
附图说明
图1说明了根据一个示例的包括时间数字转换器(TDC)的数字锁相环。
图2示出了TDC的示例电路实施方式。
图3说明了输入参考时钟和反馈时钟之间的相位差。
图4说明了相位差随时间的摆动。
图5示出了将伪随机时间延迟加入输入参考时钟的示例。
图6示出了包括伪随机二进制序列发生器的示例电路。
图7示出了向输入参考时钟引入伪随机延迟的电路的示例实施方式。
图8是与图7的示例电路相对应的时序图。
图9说明了向输入参考时钟引入伪随机延迟的优势。
图10说明了将伪随机延迟引入到输入参考时钟和反馈时钟二者。
具体实施方式
TDC具有有限分辨率(例如，100ps)。在VCO输出时钟频率和参考时钟之间存在整数关系并假定相位锁定的情况下，输入时钟边沿和反馈时钟边沿始终对齐。由于TDC的分辨率受到限制，并且TDC不能确定小于TDC分辨率值的相位差，因此“死区”存在于TDC的分辨率内。由于死区，输出相位可能在TDC分辨率边界之间反弹(摆动)。对于100ps的TDC分辨率，输出相位可能在100ps和0ps之间摆动，因为100ps TDC无法区分任何更细的相位梯度。这种摆动会引起抖动、漂移和低频噪声的增加，从而对TDC、使用TDC的任何DPLL以及依赖DPLL精度的任何系统的性能产生不利影响。
本文描述的示例改变参考和/或输入时钟边沿。总延迟变化大于相应TDC的分辨率。例如，对于100ps TDC，延迟可以是150ps。在一些示例中，增加的延迟量是伪随机的。作为增加的延迟的结果，来自TDC的输出信号包括噪声，该噪声被平均到接近0的值，从而消除或至少减少任何摆动。伪随机延迟可以使用由多位伪随机数发生器控制的延迟线来实现。还可以使用MASHΣΔ噪声整形电路代替伪随机数发生器来执行伪随机延迟的附加整形。
图1提供了在数字锁相环(DPLL)100中使用TDC电路的一个示例。图1的示例DPLL100包括延迟101、TDC电路102、数字滤波器103、模拟锁相环(APLL)105和分频器107。来自APLL的输出信号(OUT)106是由APLL 105生成并与输入参考时钟(REFCLK)相位对准的周期信号。因此，APLL 105是压控振荡器(VCO)。OUT 106的频率可以是比REFCLK更高的频率，因此包括分频器107以对频率进行下分频以匹配输入参考时钟的频率。来自分频器107的输出信号是反馈时钟(FBCLK)。TDC电路102用于确定输入参考时钟的对应边沿与来自分频器107的FBCLK之间的时间。数字滤波器103对TDC的输出计数值进行滤波以生成频率控制信号104，以通过APLL105调整OUT 106的频率和/或相位。APLL 105的OUT 106也被用作高速时钟(HSCLK)，以对输入参考时钟和FBCLK进行采样。术语“高速”不应解释为赋予HSCLK任何特定的频率，除非其频率通常大于输入参考时钟或反馈时钟的频率。延迟101向REFCLK引入延迟。下文提供延迟101的实施方式和优势。
图2示出了TDC电路102的示例。公开的TDC电路102包括TDC触发电路(TDC_TRIG)110和115、触发器120和125、逻辑门130、同步电路133、纹波计数器150、TDC计算电路155和停止信号生成电路180。TDC电路102确定输入参考时钟(REFCLK)和反馈时钟(FBCLK)两者的对应边沿之间的时间差。REFCLK被提供给TDC触发电路110的输入并且FBCLK被提供给TDC触发电路115的输入。TDC触发电路110、115中的每一个的另一输入是高速时钟(HSCLK)。每个TDC触发电路110、115将其输入信号(REFCLK或FBCLK)与HSCLK的边沿同步。当REFCLK高并且HSCLK从低转换到高时，来自TDC触发电路110的输出信号111被指定为REF触发且从低转换到高(或者反之亦然，取决于哪个被认为是有效沿)。也就是说，REFCLK从低转换到高会在HSCLK的下一个有效沿上引起REF触发中的对应转换。类似地，当FBCLK高并且HSCLK从低转换到高时，来自TDC触发电路115的输出信号116被指定为反馈触发且从低转换到高。也就是说，FBCLK从低转换到高会在HSCLK的下一个有效沿上引起反馈触发中的对应转换。
逻辑门130在图1的示例中被示出为异或门(且在本文中被称为异或门130)，但是可以被实现为其他逻辑门或逻辑门的组合。异或门130的输入包括REF触发信号111和反馈触发信号116。异或门130的输出被提供给同步电路133。当REF触发以及反馈触发信号111和116中的一者而非两者为逻辑高时，即，当出现REFCLK或FBCLK的最早上升沿时，异或门130的输出为逻辑高。
同步电路133包括D触发器138和与门140。D触发器138包括数据输入(D)、时钟输入和时钟输出(Q)。来自异或门130的输出信号被提供给触发器138的D输入。HSCLK被提供给D触发器的时钟输入，并且输出Q耦合到与门140的输入。与门140的另一输入还接收HSCLK。当接收到REF触发111或反馈触发116的首个有效沿时，异或门130的输出变为逻辑高。在HSCLK的下一个有效沿上，触发器138的D输入上的逻辑高被锁存到触发器的输出Q，并且HSCLK仍然为高引起与门140的同步输出信号141为高。与门140的输出表示为纹波计数器150的输入。
在一些示例中，纹波计数器150被实现为包括多个串联连接的触发器的异步计数器，其中输入触发器由外部时钟进行计时，且每个后续触发器由前一个触发器的输出进行计时。对纹波计数器150的输入触发器进行计时的外部时钟是来自与门140的同步输出信号141。纹波计数器150的计数输出151作为输入被提供为TDC计算电路155。
TDC计算电路包括数字计数器158、触发器160、165、170、175、二进制补码电路174和多路复用器176。数字计数器158对来自纹波计数器150的输出151的有效沿进行计数，并提供输出计数值159。纹波计数器150和数字计数器158的组合表示计数器电路。
仍然参考图2的示例，停止信号生成电路180包括与门182、延迟元件184和D触发器186。与门182的输入包括分别来自TDC触发电路110和115的REF触发信号111和反馈触发信号116。当REF触发信号111和反馈触发信号116二者都为高时，与门182的输出变为逻辑高。REF触发信号111和反馈触发信号116二者都为高表示计数过程应当停止时的停止条件。在出现HSCLK的下一个有效沿时，与门182的输出被锁存到D触发器186中。D触发器186的Q输出表示STOP信号187，并且被提供给TDC计算电路155并用于对触发器160和170进行计时。当出现STOP信号187的有效沿时，触发器160锁存来自数字计数器158的计数值159。然后，使用FBCLK信号以通过触发器165锁存触发器160的计数输出，从而使计数值与FBCLK同步。
延迟元件184延迟与门182的输出以提供CLEAR信号189。CLEAR信号189基本上是具有足够的延迟的STOP信号187的延迟版本，以确保在数字计数器158的计数值已通过触发器160和170完全锁存时，CLEAR信号189被断言为高。CLEAR信号189提供给触发器138、纹波计数器150、数字计数器158以及触发器120和125的清除输入。CLEAR信号189重置这些组件以准备从纹波计数器150和数字计数器158生成新的计数值。
图3示出了输入参考时钟和FBCLK的几个说明性周期。两个时钟之间的相位差在周期之间变化，如图所示。相位差可以小于TDC电路102的分辨率。图4说明了在TDC的分辨率(在该示例中的100ps)和0之间随时间前后摆动。
图5示出了减少或消除相位差的摆动的示例电路。图5的说明性电路包括TDC电路102、可编程延迟线502和多位伪随机二进制序列(PRBS)发生器504。可编程延迟线502和多位PRBS发生器504的组合包括图1的延迟101。多位PRBS发生器504生成二进制序列，该二进制序列在使用确定性算法生成时，表现出与真实随机序列相似的统计行为。图6(下文讨论)提供伪随机PRBS发生器的示例。然后，来自多位PRBS发生器504的二进制序列用于控制延迟线502中的延迟量。延迟线502将输入参考时钟的上升沿和下降沿延迟一个时间量，该时间量基于来自多位PRBS生成器504的二进制序列，以产生延迟的输入参考时钟503。然后TDC电路102确定输入参考时钟(延迟的输入参考时钟503)的延迟的版本和FBCLK之间的相位差。也可以是用于生成用于改变时间延迟量的伪随机值的其它电路。术语“伪随机”足够广泛，可以包括精确随机(例如，基于硬件的真随机数发生器，如基于环形振荡器的真随机数发生器)以及近似随机。
图6示出了多位PRBS发生器504的一个示例。该示例为7位PRBS发生器，其使用由D触发器602、604和606组成的3位移位寄存器。触发器602的Q输出被提供给触发器604的D输入，并且触发器604的Q输出被提供给触发器606的D输入。触发器604和触发器606的Q输出提供给异或门608的输入，异或门608的输出耦合到触发器602的D输入。该示例中的PRBS发生器504生成长度为2N-1的重复二进制序列，其中N是位数(即触发器)。在图6的示例中，N是3，因此图6的PRBS发生器504生成长度为23-1即7的二进制序列。图6的PRBS发生器504可以被缩放以包括所需的附加触发器，从而增加二进制序列的长度。在PRBS发生器的一个示例中，每个序列中彼此相邻的1的最大数量为N，而彼此相邻的0的最大数量为N-1。二进制序列的每一位的持续时间等于对触发器602-606中的每个进行计时的输入参考时钟的周期。
图7示出了将伪随机延迟加到输入参考时钟的一个示例电路。图7的示例电路包括数字模式发生器802、电阻式DAC(RDAC)804、比较器810、D触发器(DFF)812、晶体管开关M1、电流源Icharge(“Icharge”指的是电流源电路和由其产生的电流大小)和电容器Cramp。电流源Icharge在节点811处耦合到Cramp，并耦合到M1的漏极(在本示例中，M1是n型金属氧化物半导体晶体管nMOS设备)。Cramp的另一个端和M1的源极连接在一起并连接到接地节点。M1的栅极由DFF 812的Qbar输出(即Qb输出)驱动。由DFF 812的Qb输出生成的信号被指定为复位斜坡。节点811上的电压被指定为VRAMP。
比较器810包括电压比较器，该电压比较器基于它的正输入(正输入接收VRAMP)和它的负输入(负输入从RDAC 804接收VREF信号)之间的关系产生比较器输出(COMP_OUT)信号。来自比较器810的COMP_OUT提供为TDC 102的延迟输入参考时钟503。COMP_OUT还耦合到DFF 812的清除输入(CLR)，并且当COMP_OUT高时，DFF 812清除强制Qb为逻辑高的DFF。DFF812的D输入接合到VDD，DFF 812的时钟输入接收要延迟的输入参考时钟。COMP_OUT也用于对数字模式发生器802进行计时。在一个示例中，数字模式发生器802向RDAC 804生成多位伪随机二进制序列803。
图7还示出了RDAC 804作为由多位伪随机二进制序列803的每一位操作的一对开关SW1和SW2的一个示例。例如，一个给定的位为高引起SW1闭合，SW2断开；同样，一个给定的位为低，SW1断开，SW2闭合。如图所示，每个开关SW1/SW2耦合到电阻器R，另一个电阻器R将每个SW1/SW2开关对互连到RDAC 804中的相邻开关对。开关SW1连接到VDD，开关SW2接地。RDAC 804是一个动态可配置的电阻网络，在该电阻网络中电阻器的互连由伪随机二进制序列确定。因此，在输出节点805上产生的模拟电压是伪随机二进制序列、电阻器R的电阻和VDD的大小的函数。来自RDAC 804的输出电压(VREF)提供给比较器810的负输入。当VRAMP大于VREF时，比较器的输出将为高，否则比较器输出(COMP_OUT)将为低。
图8包括说明图7的电路的操作的时序图。所描绘的信号包括VREF、VRAMP、输入参考时钟、COMP_OUT和复位斜坡。VREF的电压电平(RDAC804的输出)在852处被示出为对应于数字图案发生器802的当前伪随机二进制序列的电压。在855处出现输入参考时钟的下一上升沿时，DFF 812被计时并且复位斜坡(Qb)被强制低，如在858所示。当复位斜坡为低时，M1闭合，允许Icharge电流进入Cramp的正极板，从而引起VRAMP线性增加，如860所示。VRAMP的斜率是Icharge与Cramp的比值的函数。M1、Icharge和Cramp的组合包括斜坡发生器电路。
当VRAMP低于VREF时，COMP_OUT为低，如862所示。当VRAMP越过VREF并因此大于VREF时，COMP_OUT从低转变为高，如865所示。一旦COMP_OUT变为高，DFF 812(其CLR输入连接到COMP_OUT)被清除，然后强制Qb也为高(如868所示)。COMP_OUT的上升沿865还对数字模式发生器802进行计时，以生成下一个伪随机二进制序列，然后该伪随机二进制序列转变为VREF的不同模拟电压，如870所示。然后该过程在输入参考时钟的下一个上升沿重复。
输入参考时钟的上升沿855和随后的COMP_OUT的上升沿865之间的时间延迟(DLY)是引入到TDC 102的输入参考时钟中的时间延迟。DLY的大小是通过DFF 812的传播延迟、VRAMP(其本身是Icharge/Cramp的函数)的斜率、通过比较器810的传播延迟的函数。
图9说明了向输入参考时钟引入伪随机延迟的效果。图9示出两个曲线图710和720。每幅曲线图都绘制了输入参考时钟和反馈时钟(FBCLK)之间的时间差随时间变化。图710示出没有引入伪随机延迟的时间差。如上所述，测得的时间差在100ps(或TDC的任何分辨率)和0之间摆动。图720示出包括伪随机延迟的时间差。如该示例所示，时间差平均约为-35ps的恒定值。通过在输入参考时钟上引入伪随机延迟，TDC中的摆动已被消除。
在图5和图7中，伪随机延迟被加到输入参考时钟，而不是FBCLK。在图10的示例中，伪随机延迟被加到输入参考时钟和FBCLK二者。输入参考时钟经由延迟线502a延迟，并且FBCLK经由延迟线502b延迟。来自多位PRBS 504的相同二进制序列被用于以相同量改变引入到两个时钟信号的延迟。图10的架构的优势在于通过使用时钟—输入参考时钟和FBCLK的两条延迟线，可以消除通过仅一条路径(图5中的REFCLK)中添加延迟线而引入的噪声。
在本说明书中，术语“耦合”是指间接或直接连接。因此，如果第一设备耦合到第二设备，则该连接可以通过直接连接或通过经由其他设备和连接的间接连接。同样，在本说明书中，叙述“基于”意指“至少部分基于”。因此，如果X是基于Y，那么X可以可随Y和任何数目的其他因素变化。
在权利要求的范围内，描述的实施例可以进行修改，其他实施例也是可以修改的。

Claims (20)

1.一种电路，包括：
时间数字转换器，用于产生在到所述TDC的第一输入时钟和到所述TDC的第二输入时钟之间的时间差的函数的输出信号；
第一延迟线，用于将时间延迟加到第三时钟以产生所述第一输入时钟；以及
伪随机二进制序列发生器，用于生成伪随机二进制位序列，所述伪随机二进制位序列用于改变由所述第一延迟线加到所述第三时钟的所述时间延迟量。
2.根据权利要求1所述的电路，其中，所述第一延迟线包括比较器和斜坡发生器电路。
3.根据权利要求1所述的电路，其中，所述第一延迟线包括电阻式数模转换器、比较器、斜坡发生器电路以及触发器。
4.根据权利要求3所述的电路，其中，所述斜坡发生器电路包括电流源设备、电容器和晶体管开关，所述晶体管并联连接至所述电容器。
5.根据权利要求3所述的电路，其中，所述触发器包括耦合到所述比较器的输出的时钟输入，并且所述触发器还包括经耦合以接收所述第三时钟的数据输入。
6.根据权利要求5所述的电路，其中，所述触发器包括耦合到所述斜坡发生器电路的输出。
7.根据权利要求1所述的电路，其中：
所述第一延迟线包括电阻式数模转换器、比较器和斜坡发生器电路。
所述RDAC耦合到所述比较器的输入；以及
基于所述伪随机二进制位序列，所述RDAC将生成模拟电压。
8.根据权利要求7所述的电路，其中，所述斜坡发生器电路耦合到所述比较器的另一输入，并且所述斜坡发生器将生成响应于所述第三时钟的边沿的斜坡信号。
9.根据权利要求1所述的电路，还包括将延迟加到所述第二时钟的第二延迟线。
10.根据权利要求9所述的电路，其中，来自所述伪随机二进制序列发生器的所述伪随机二进制位序列将用于改变由所述第二延迟线加到所述第二时钟的所述时间延迟量。
11.一种数字锁相环，包括：
模拟锁相环，用于生成输出时钟；
时间数字转换器，用于产生在输入参考时钟与从所述输出时钟得到的时钟之间的时间差的函数的输出信号；
滤波器，所述滤波器耦合到所述TDC以对来自所述TDC的输出信号进行滤波；
第一延迟线，用于将时间延迟添加到第三时钟以产生所述第一输入时钟；以及
伪随机二进制序列发生器，用于生成伪随机二进制位序列，所述伪随机二进制位序列用于改变由所述第一延迟线加到所述第三时钟的所述时间延迟量。
12.根据权利要求11所述的数字锁相环，其中，所述第一延迟线包括比较器和斜坡发生器电路。
13.根据权利要求11所述的电路，其中，所述第一延迟线包括电阻式数模转换器、比较器和斜坡发生器电路以及触发器。
14.根据权利要求13所述的数字锁相环，其中，所述触发器包括耦合到所述比较器的输出的时钟输入，并且所述触发器还包括经耦合以接收所述第三时钟的数据输入。
15.根据权利要求11所述的数字锁相环，其中：
所述第一延迟线包括电阻式数模转换器、比较器和斜坡发生器电路；
所述RDAC耦合到所述比较器的输入；以及
基于所述伪随机二进制位序列，所述RDAC将生成模拟电压。
16.根据权利要求15所述的数字锁相环，其中，所述斜坡发生器电路耦合到所述比较器的另一输入，且所述斜坡发生器将生成响应于所述第三时钟的边沿的斜坡信号。
17.根据权利要求11所述的数字锁相环，还包括将延迟加到所述第二时钟的第二延迟线。
18.根据权利要求17所述的数字锁相环，其中，来自所述伪随机二进制序列发生器的所述伪随机二进制位序列将用于改变由所述第二延迟线加到所述第二时钟的所述时间延迟量。
19.一种电路，包括：
时间数字转换器，用于产生在到所述TDC的第一输入时钟和到所述TDC的第二输入时钟的时间差的函数的输出信号；
第一延迟线，用于将时间延迟加到第三时钟以产生所述第一输入时钟；
第二延迟线，所述第二延迟线将时间延迟加到第四时钟以产生所述第二时钟；以及
生成伪随机值的电路，所述伪随机值用于改变由所述第一延迟线加到所述第三时钟以及由所述第二延迟线加到所述第四时钟的所述时间延迟量。
20.根据权利要求19所述的电路，其中，生成所述伪随机值的所述电路包括多位伪随机二进制序列发生器电路。
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