CN103986461A

CN103986461A - 时间数字转换方法及时间数字转换器

Info

Publication number: CN103986461A
Application number: CN201410238565.3A
Authority: CN
Inventors: 毛懿鸿; 高鹏; 朱年勇
Original assignee: Huawei Technologies Co Ltd
Current assignee: Huawei Technologies Co Ltd
Priority date: 2014-05-30
Filing date: 2014-05-30
Publication date: 2014-08-13
Anticipated expiration: 2034-05-30
Also published as: CN103986461B

Abstract

本发明实施例提供一种时间数字转换方法及时间数字转换器，该方法包括：确定出相位超前信号与相位滞后信号；通过N路路选择信号将相位超前信号转换为N路相位超前子信号，将相位滞后信号转换为N路相位滞后子信号；将N路相位超前子信号分别输入第一延迟链中与该N路相位超前子信号一一对应的N个延迟单元，将N路相位滞后子信号分别输入第二延迟链中与该N路相位滞后子信号一一对应的N个延迟单元；每个测量周期内，判断出相位滞后子信号超前相位超前子信号的延迟单元，将参考时钟与反馈时钟的相位差转换为此前经过的延迟单元的级数j后输出，减小TDC增益的变化幅度，避免各延迟单元之间由于适配而引发的线性度降低和毛刺问题。

Description

时间数字转换方法及时间数字转换器

技术领域

本发明实施例涉及电子技术，尤其涉及一种时间数字转换方法及时间数字转换器。

背景技术

全数字锁相环(All Digital Phase-Locked Loop，ADPLL)中的时间数字转换器(Time-Digital Converter，TDC)，主要用于对高精度参考时钟与反馈时钟的相位进行比较得到相位差，将相位差转换为数字信号输出给环路滤波器并控制数字控制振荡器(Digital-Controlled Oscillator，DCO)的频率，使DCO的振荡频率是参考时钟的N倍，其中，N为N分频器的分频比，反馈时钟例如为DCO或DCO分频后的反馈时钟。TDC的重要指标包括测量精度、测量范围和线性度等。

现有技术中，为获得较大的测量范围、较高的测量精度，TDC多采用环状结构，如游标(Vernier)TDC，具体可参见图1，图1为现有技术中环状Vernier TDC的结构示意图。如图1所示，Vernier TDC包括两条延迟链：慢(Slow)环与快(Fast)环，Slow环包括N个延迟单元，如S₁～S_N，用于传输超前(Lead)信号，Fast环也包括N个延迟单元，如F₁～F_N，用于传输迟滞(Lag)信号，各级延迟单元的输出均与触发器连接。该结构中，采用固定一级作为Lead/Lag的注入点，因此，对于某一固定输入，在TDC链中经过的延迟单元也固定。理想情况下，对于某一输入相位差T_in1＝n×t_res，输出值为n；对于输入相位差T_in2＝T_in1+t_res，输出值为n+1，TDC的增益为其中，t_res为延迟单元的测量精度。

然而，实际实现时，各延迟单元之间存在失配，即各延迟单元的测量精度并不一样。以Vernier结构为例，每级的实际测量精度为ts1，ts2…，tf1，tf2…，其中，t_s1+t_s2+...+t_sN＝N×t_s，t_f1+t_f2+...+t_fN＝N×t_f(t_s为Slow环的平均测量精度、t_f为Fast环的平均测量精度)。此时，第k级的延迟单元的输入相位差输出值为k；第k+1级的输入相位差输出值为即第k+1级的增益取决于该级延迟单元的实际测量精度，TDC的实际增益为其与输入相关，影响TDC的线性度或产生毛刺现象。

发明内容

本发明实施例提供一种时间数字转换方法及时间数字转换器，保证TDC具有较大的测量范围、较高的测量精度的同时，具有较佳的线性度。

第一个方面，本发明实施例提供一种时间数字转换方法，包括：

对参考时钟和反馈时钟进行相位比较以确定出相位超前信号与相位滞后信号；

通过一个伪随机二进制序列的N路选择信号，分别将所述相位超前信号转换为N路相位超前子信号，以及将所述相位滞后信号转换为N路相位滞后子信号，其中，N为伪随机二进制序列的元素的数目，且所述N路相位超前子信号中的第k路相位超前子信号与所述相位超前信号相同，其余各路相位超前子信号为固定电平，所述N路相位滞后子信号中的第k路相位滞后子信号与所述相位滞后信号相同，其余各路相位滞后子信号为固定电平，1≤k≤N，k为整数；

将所述N路相位超前子信号分别输入时间数字转换器TDC的第一延迟链中与所述N路相位超前子信号一一对应的N个延迟单元，以及将所述N路相位滞后子信号分别输入所述TDC的第二延迟链中与所述N路相位滞后子信号一一对应的延迟单元，其中，所述第一延迟链的延迟时间长于所述第二延迟链的延迟时间，且所述第一延迟链中的N个延迟单元相互级联，所述第二延迟链中的N个延迟单元相互级联；

经过j级延迟单元延迟后，判断所述第二延迟链中的相位滞后子信号的相位是否超前所述第一延迟链中的相位超前子信号的相位，其中，j＝N×m+i，m为循环的圈数，i为循环m圈后又经过的延迟单元，m≥0，i≤N；

若经过j级延迟单元后，所述第二延迟链中的相位滞后子信号的相位超前所述第一延迟链中的相位超前子信号的相位，则所述TDC输出所述j，以指示所述相位超前信号与所述相位滞后信号的相位差。

在第一个方面的第一种可能的实现方式中，所述经过j级延迟单元后，判断所述第二延迟链中的相位滞后子信号是否超前所述第一延迟链中的相位超前子信号之后，还包括：

若所述第j级的相位滞后子信号的相位超前所述第j级的相位超前子信号的相位，则生成指示相位比较结束的标识信号。

结合第一个方面或第一个方面的第一种可能的实现方式，在第一个方面的第二种可能的实现方式中，所述通过一个伪随机二进制序列的N路选择信号，分别将所述相位超前信号转换为N路相位超前子信号，以及将所述相位滞后信号转换为N路相位滞后子信号之前，还包括：

采用伪随机比特序列生成所述N路选择信号。

结合第一个方面、第一个方面的第一种或第二种可能的实现方式，在第一个方面的第三种可能的实现方式中，所述第k路相位超前子信号与所述第k路相位滞后子信号，具体为：

若所述N路选择信号中的第k路选择信号为高电平，且所述N路选择信号中除所述第k路选择信号外的其他路选择信号为低电平，则所述第k路相位超前子信号与所述相位超前信号相同，所述第k路相位滞后子信号与所述相位滞后信号相同；或者，

若所述N路选择信号中的第k路选择信号为低电平，且所述N路选择信号中除所述第k路选择信号外的其他路选择信号为高电平，则所述第k路相位超前子信号与所述相位超前信号相同，所述第k路相位滞后子信号与所述相位滞后信号相同。

结合第一个方面、第一个方面的第一种或第二种可能的实现方式，在第一个方面的第四种可能的实现方式中，所述通过N路选择信号将所述相位超前信号转换为N路相位超前子信号，将所述相位滞后信号转换为N路相位滞后子信号，包括：

采用或门电路，通过N路选择信号将所述相位超前信号转换为N路相位超前子信号，将所述相位滞后信号转换为N路相位滞后子信号。

结合第一个方面、第一个方面的第一种或第二种可能的实现方式，在第一个方面的第五种可能的实现方式中，所述经过j级延迟单元后，判断所述第二延迟链中的相位滞后子信号的相位是否超前所述第一延迟链中的相位超前子信号相位，包括：

根据第j级延迟单元中的与门电路，判断所述第j级的相位滞后子信号的相位是否超前所述第j级的相位超前子信号的相位。

第二个方面，本发明实施例提供一种时间数字转换器，包括：

确定模块，用于对参考时钟和反馈时钟进行相位比较以确定出相位超前信号与相位滞后信号；

转换模块，用于通过一个伪随机二进制序列的N路选择信号，分别将所述确定模块确定出的所述相位超前信号转换为N路相位超前子信号，以及将将所述确定模块确定出的所述相位滞后信号转换为N路相位滞后子信号，其中，N为伪随机二进制序列的元素的数目，且所述N路相位超前子信号中的第k路相位超前子信号与所述相位超前信号相同，其余各路相位超前子信号为固定电平，所述N路相位滞后子信号中的第k路相位滞后子信号与所述相位滞后信号相同，其余各路相位滞后子信号为固定电平，1≤k≤N，k为整数；

输入模块，用于将所述转换模块转换得到的所述N路相位超前子信号分别输入时间数字转换器TDC的第一延迟链中与所述N路相位超前子信号一一对应的N个延迟单元，以及将所述转换模块转换得到的所述N路相位滞后子信号分别输入所述TDC的第二延迟链中与所述N路相位滞后子信号一一对应的N个延迟单元，其中，所述第一延迟链的延迟时间长于所述第二延迟链的延迟时间，且所述第一延迟链中的N个延迟单元相互级联，所述第二延迟链中的N个延迟单元相互互联；

判断模块，用于经过j级延迟单元延迟后，判断所述第二延迟链中的相位滞后子信号的相位是否超前所述第一延迟链中的相位超前子信号的相位，其中，j＝N×m+i，m为循环的圈数，i为循环m圈后又经过的延迟单元，m≥0，i≤N；

输出模块，用于当所述判断模块判断出经过j级延迟单元后，所述第二延迟链中的相位滞后子信号的相位超前所述第一延迟链中的相位超前子信号的相位，则输出所述j，以指示所述相位超前信号与所述相位滞后信号的相位差。

在第二个方面的第一种可能的实现方式中，该时间数字转换器还包括：

标识信号生成模块，用于当所述判断模块判断出经过j级延迟单元后，所述第j级的相位滞后子信号的相位超前所述第j级的相位超前子信号的相位时，生成指示相位比较结束的标识信号。

结合第二个方面或第二个方面的第一种可能的实现方式，在第二个方面的第二种可能的实现方式中，该时间数字转换器还包括：

N路选择信号生成模块，用于在所述转换模块通过一个伪随机二进制序列的N路选择信号，分别将所述相位超前信号转换为N路相位超前子信号，以及将所述相位滞后信号转换为N路相位滞后子信号之前，采用伪随机比特序列生成所述N路选择信号。

结合第二个方面、第二个方面的第一种或第二种可能的实现方式，在第二个方面的第三种可能的实现方式中，所述第k路相位超前子信号与所述第k路相位滞后子信号，具体为：

结合第二个方面、第二个方面的第二种或第二种可能的实现方式，在第二个方面的第四种可能的实现方式中，所述转换模块，具体用于采用或门电路，通过N路选择信号将所述相位超前信号转换为N路相位超前子信号，将所述相位滞后信号转换为N路相位滞后子信号。

结合第二个方面、第二个方面的第一种或第二种可能的实现方式，在第二个方面的第五种可能的实现方式中，所述判断模块，具体用于根据第j级延迟单元中的与门电路，判断所述第j级的相位滞后子信号的相位是否超前所述第j级的相位超前子信号的相位。

本发明实施例提供的时间数字转换方法及时间数字转换器，TDC通过相位比较从参考时钟域反馈时钟中确定出相位超前信号与相位滞后信号，并通过N路路选择信号将相位超前信号转换为N路相位超前子信号，将相位滞后信号转换为N路相位滞后子信号，然后将N路相位超前子信号分别输入第一延迟链中与该N路相位超前子信号一一对应的N个延迟单元，将N路相位滞后子信号分别输入第二延迟链中与该N路相位滞后子信号一一对应的N个延迟单元，最后，在每个测量周期内，判断出相位滞后子信号超前相位超前子信号的延迟单元，将参考时钟与反馈时钟的相位差转换为此前经过的延迟单元的级数j后，输出给环路滤波器并控制数字控制振荡器DCO的频率。该过程中，每个测量周期内，TDC通过随机选择输入信号的注入点，将各级延迟单元之间失配的周期打散，使得TDC的增益仅取决于延迟链路的平均延迟，而不再与输入相位差相关，减小了TDC增益的变化幅度，避免各延迟单元之间由于适配而引发的线性度降低和毛刺问题，在一定程度上保证TDC具有较大的测量范围、较高的测量精度的同时，具有较佳的线性度。

附图说明

图1为现有技术中环状Vernier TDC的结构示意图；

图2为本发明时间数字转换方法实施例一的流程图；

图3为本发明时间数字转换器的一个功能结构示意图；

图4为本发明时间数字转换方法中TDC core的结构示意图；

图5A为本发明时间数字转换方法中多路Lead信号产生电路示意图；

图5B为本发明时间数字转换方法中多路Lag信号产生电路示意图；

图6A为本发明时间数字转换方法中延迟单元的产生电路示意图；

图6B为图6A中第1级延迟单元的产生电路示意图；

图7为本发明时间数字转换器实施例一的结构示意图；

图8为本发明时间数字转换器实施例二的结构示意图；

图9为本发明时间数字转换器实施例三的结构示意图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

一般来说，衡量TDC优劣的重要指标包括测量精度、测量范围和线性度等。其中，测量精度指TDC能够分辨出的最小输入时间差，这一性能直接影响ADPLL的带内噪声性能。例如，对于一些高性能应用，如无线局域网协议802.11ac等，要求ADPLL的带内噪声低，因此需要TDC具有较高的策略精度。测量范围是指TDC能够测量出的最大输入时间差，对具有分频器的ADPLL来说，TDC的测量范围应为时钟周期，通常为几十个纳秒(ns)左右。线性度指输出码字与输入时间差的线性关系，如果线性度不佳，则会导致ADPLL的带外噪声折叠到带内，使得噪声性能恶化或输出信号产生毛刺。

上述的各项指标中，线性度一般通过增益来衡量。对于每一级延迟单元来讲，增益即为输出值与输入相位差的比值，各级延迟单元的增益越接近，表示TDC的线性度越好；否则，若各级延迟单元的增益变化越大，表示TDC的线性度越糟糕。现有技术中的Vernier TDC，为获得较大的测量范围、较高的测量精度，通过两条延迟链进行相位差比较，比较过程中，采用固定一级作为Lead/Lag的注入点。然而，由于各级延迟单元之间存在失配，即各延迟单元的测量精度并不一样，使得TDC的增益与输入相位差相关，导致增益变化幅度较大，最终导致TDC的线性度较差。

有鉴于此，本发明实施例提供一种时间数字转换方法，保证TDC具有较大的测量范围、较高的测量精度的同时，具有较佳的线性度。具体的，可参见图2。

图2为本发明时间数字转换方法实施例一的流程图。该方法应用于时间数字转换器。具体的，本实施例包括如下步骤：

101、对参考时钟和反馈时钟进行相位比较以确定出相位超前信号与相位滞后信号。

本步骤中，TDC通过超前/迟滞发生器等，对参考时钟和反馈时钟进行相位比较，从而在参考时钟和反馈时钟中选择相位超前的信号作为相位超前信号以及相位滞后的信号作为相位滞后信号，例如：若参考时钟的相位超前于反馈时钟的相位，则参考时钟为相位超前信号，反馈时钟为相位滞后信号，反之亦然。

102、通过一个伪随机二进制序列的N路选择信号，分别将相位超前信号转换为N路相位超前子信号，以及将相位滞后信号转换为N路相位滞后子信号，其中，N为伪随机二进制序列的元素的数目，且N路相位超前子信号中的第k路相位超前子信号与相位超前信号相同，其余各路相位超前子信号为固定电平，N路相位滞后子信号中的第k路相位滞后子信号与相位滞后信号相同，其余各路相位滞后子信号为固定电平，1≤k≤N，k为整数。

在确定出相位超前信号及相位滞后信号后，TDC通过一个伪随机二进制序列的选择信号将相位超前信号转换为N路相位超前子信号，将相位滞后信号转换为N路相位滞后子信号，其中，N为伪随机二进制序列的元素的数目。该Ｎ路相位超前子信号中的其中之一与相位超前信号相同，即Ｎ路相位超前子信号中只有一路子信号与相位超前信号相同，其他路子信号均为一个固定电平，如均为高电平或均为低电平；同理，该N路相位滞后子信号中的其中之一与所述相位滞后信号相同，即Ｎ路相位滞后子信号中只有一路子信号与相位滞后信号相同，其他路子信号均为一个固定电平，如均为高电平或均为低电平。例如，共有10路子信号，其中，第3路相位超前子信号与相位超前信号相同，其余第1路、第2路、第4～10路相位超前子信号均为高电平，第3路相位滞后子信号与相位滞后信号相同，其余第1路、第2路、第4～10路相位滞后子信号均为高电平。

103、将N路相位超前子信号分别输入时间数字转换器TDC的第一延迟链中与N路相位超前子信号一一对应的N个延迟单元，以及将N路相位滞后子信号分别输入TDC的第二延迟链中与N路相位滞后子信号一一对应的N个延迟单元，其中，第一延迟链的延迟时间长于第二延迟链的延迟时间，且所述第一延迟链中的N个延迟单元相互级联，所述第二延迟链中的N个延迟单元相互级联。

一般来说，TDC一种典型的实现结构为延迟链结构，延迟链中串接的延迟单元的个数，即为延迟单元的级数，例如，若迟延链中有6个延迟单元，则TDC的级数为6级，其中，每个延迟单元可以为缓冲器、反相器或与非门等。本实施例中，TDC具有第一延迟链与第二延迟链，且第一延迟链的延迟时间长于第二延迟链的延迟时间，其中，延迟时间是指一个延迟单元从输入到输出的时间差，例如，对于某一延迟单元，输入信号在t1时刻从0变成1，输出信号在t2时刻从0变成1，那么延迟时间为t2-t1。

本步骤中，TDC将每路相位超前子信号分别输入至第一延迟链的对应级别的延迟单元，例如，将第5路相位超前子信号注入至第一延迟链的第五延迟单元中，将第6路相位超前子信号注入至第一延迟链的第六延迟单元中……，以此类推。同理，TDC将每路相位滞后子信号分别输入至第二延迟链的对应级别的延迟单元中。该过程中，由于步骤102中转换出的N路相位超前子信号中只有一路子信号与相位超前信号相同，N路相位滞后子信号中只有一路子信号与相位滞后信号相同，因此，与相位超前信号相同的相位超前子信号的延迟单元为第一延迟链的注入点，与相位滞后信号相同的相位滞后子信号的延迟单元为第二延迟链的注入点，而N路相位超前子信号中与相位超前信号相同的信号唯一且随机，N路相位滞后子信号中与相位滞后信号相同的信号唯一且随机，使得本步骤中第一延迟链与第二延迟链的注入点随机。

104、经过j级延迟单元延迟后，判断第二延迟链中的相位滞后子信号的相位是否超前第一延迟链中的相位超前子信号的相位，其中，j＝N×m+i，m为循环的圈数，i为循环m圈后又经过的延迟单元，m≥0，i≤N。

本步骤中，每个测量周期内，TDC判断是否存在相位滞后子信号超前相位超前子信号的延迟单元，例如，经过j级第二延迟链的延迟单元传输的相位滞后子信号的相位是否超前经过j级第一延迟链的延迟单元传输的相位超前子信号的相位，若超前，则执行步骤105；否则，若未超前，则继续比较相位滞后子信号经过第二延迟链的第j+1级延迟单元传输后的输出的相位是否超前相位超前子信号经过第一延迟链的第j+1级延迟单元传输后的输出的相位。其中，j＝N×m+i，N表示TDC的延迟单元的级数，m表示在延迟链中循环的圈数，i表示循环m圈后又经过的延迟单元，m≥0，i≤N。

105、若经过j级延迟单元后，第二延迟链中的相位滞后子信号的相位超前第一延迟链中的相位超前子信号的相位，则TDC输出j，以指示相位超前信号与相位滞后信号的相位差。

本步骤中，每个测量周期内，若经过j级延迟单元后，第二延迟链的相位滞后子信号开始超前第一迟链的相位超前子信号，则TDC的输出值为j。具体的，j指示根据第二延迟链中的相位滞后子信号与第一延迟链中相位超前子信号的相位差，例如：假设第一延迟链中的每个延迟单元的相位延迟参数为T_s，第二延迟链中的每个延迟单元的延迟参数为T_f，则(T_f-T_s)为TDC的分辨率(resolution)。当经过j个延迟单元后，第二延迟链中的相位滞后子信号的相位超前第一延迟链中的相位超前子信号的相位，则相位超前子信号和相位滞后子信号之间的相差为j×(T_f-T_s)，由于N路相位超前子信号中只有一路相位超前子信号和相位超前信号相同，以及N路相位滞后子信号中只有一路相位滞后子信号与相位滞后信号相同，因此，j实际就表征了相位超前信号和相位滞后信号的相位差为j个TDC的分辨率，TDC将参考时钟与反馈时钟的相位差转换为数字信号j后输出给环路滤波器并控制数字控制振荡器(Digital-Controlled Oscillator，DCO)的频率。

本发明实施例提供的时间数字转换方法，TDC通过相位比较从参考时钟域反馈时钟中确定出相位超前信号与相位滞后信号，并通过N路路选择信号将相位超前信号转换为N路相位超前子信号，将相位滞后信号转换为N路相位滞后子信号，然后将N路相位超前子信号分别输入第一延迟链中与该N路相位超前子信号一一对应的N个延迟单元，将N路相位滞后子信号分别输入第二延迟链中与该N路相位滞后子信号一一对应的N个延迟单元，最后，在每个测量周期内，判断出相位滞后子信号超前相位超前子信号的延迟单元，将参考时钟与反馈时钟的相位差转换为此前经过的延迟单元的级数j后，输出给环路滤波器并控制数字控制振荡器DCO的频率。该过程中，每个测量周期内，TDC通过随机选择输入信号的注入点，将各级延迟单元之间失配的周期打散，使得TDC的增益仅取决于延迟链路的平均延迟，而不再与输入相位差相关，减小了TDC增益的变化幅度，避免各延迟单元之间由于适配而引发的线性度降低和毛刺问题，在一定程度上保证TDC具有较大的测量范围、较高的测量精度的同时，具有较佳的线性度。

需要说明的是，上述实施例中是以TDC的两条延迟链中均设置有延迟单元为例对本发明进行详细说明的，然而，本发明并不以此为限制，在其他可行的实施方式中，也可以是第一延迟链上设置有延迟单元而第二延迟链上不设置延迟单元，即只有Lead信号需要注入延迟链而Lag信号无需注入延迟链。总之，本发明实施例提供的时间数字转换方法适用于所有基于延迟链结构的TDC。

另外，还需要说明的是，本发明实施例提供的时间数字转换方法，适用于所有环形结构的TDC，而且，若冗余单元足够，也适用于链形结构的TDC，例如，假设链形状结构的TDC本身只需要N级延迟单元，若该TDC具有2×N级延迟单元，则同样适用该时间数字转换方法。下面，以TDC具体为链形结构为例对本发明进行详细说明。

图3为本发明时间数字转换器的一个功能结构示意图。如图3所示，其包括：超前/迟滞发生器(Lead/Lag Generator)、伪随机比特序列(Pseudo-randombit sequence，PRBS)发生器、多路超前/迟滞信号发生器(Multi-Lead/LagGenerator)，TDC核(TDC core)以及数据处理器(Data Processor)等。

请结合图3，首先，TDC通过Lead/Lag Generator，从参考时钟(Fref)与反馈时钟(Fdiv)中确定出相位超前信号Lead_in与相位滞后信号Lag_in。

其次，通过选择(select)信号将原来的Lead_in转换为N路相位超前子信号，以下记为Lead<N：1>，将原来的Lag_in转换为N路相位滞后子信号，以下记为Lag<N：1>，其中，select信号也为N路，其例如可以由PRBS发生器产生。若N路选择信号中的第k路选择信号为高电平，且N路选择信号中除第k路选择信号外的其他路选择信号为低电平，则第k路相位超前子信号与相位超前信号相同，第k路相位滞后子信号与相位滞后信号相同；或者，若N路选择信号中的第k路选择信号为低电平，且N路选择信号中除第k路选择信号外的其他路选择信号为高电平，则第k路相位超前子信号与相位超前信号相同，第k路相位滞后子信号与相位滞后信号相同。

具体的，对于N路选择信号中的第k路选择信号select<k>，当select<k>为高电平，且该N路选择信号中除select<k>外的其他路选择信号为低电平时，即当select<k>等于1而其他位等于0时，第k路相位超前子信号Lead<k>与Lead_in相同，Lag<k>与Lag_in相同；而Lead<1：k-1>、Lead<k+1：N>、Lag<1：k-1>、Lag<k+1：N>均为高电平。例如，假设选择信号共有10路，记为select<1:10>，若第5路选择信号select<5>为高电平，其余select<1：4>、select<6:10>为低电平，则第5路相位超前子信号，即Lead<5>与相位超前信号Lead_in相同，其余Lead<1：4>、Lead<6:10>为高电平；第5路相位滞后子信号Lad<5>与相位滞后信号Lag_in相同，其余Lad<1：4>、Lad<6:10>为高电平。或者，假设选择信号共有10路，记为select<1:10>，若第5路选择信号select<5>为低电平，其余select<1：4>、select<6:10>为高电平，则第5路相位超前子信号，即Lead<5>与相位超前信号Lead_in相同，其余Lead<1：4>、Lead<6:10>为高电平；第5路相位滞后子信号Lad<5>与相位滞后信号Lag_in相同，其余Lad<1：4>、Lad<6:10>为高电平。

接着，TDC将N路相位超前子信号Lead<N：1>与N路相位滞后子信号Lag<N：1>分别输入至TDC core中，TDC core由N级延迟单元组成，具体如图4所示，图4为本发明时间数字转换方法中TDC core的结构示意图该TDC core包括两条延迟链：第一延迟链与第二延迟链，以下为描述方便起见，将第一延迟链称之为Slow环，第二延迟链称之为Fast环。如图4所示，Slow环包括N个延迟单元，如S₁～S_N，Fast环也包括N个延迟单元，如F₁～F_N，各级延迟单元的输出均与触发器连接。TDC将N路相位超前子信号Lead<N：1>分别输入至Slow环的各级延迟单元S₁～S_N中，将N路相位滞后子信号分别输入至Fast环的各级延迟单元中F₁～F_N中。信号输入后，每个测量周期内，TDC core向数据处理器输出每级延迟单元的输出，以下记录为core_out<N：1>。如此一来，每个测量周期内，经过若干级延迟后，原本滞后的信号在第j级超过原本超前的信号，此时，TDC core输出高电平，即core_out<j>＝1。

然后，数据处理器将TDC core输出的core_out转换为二进制码，记为TDC_out，用于表征参考时钟与反馈时钟相位差，将TDC_out输出给环路滤波器并控制DCO的频率。同时，若第j级的相位滞后子信号超前第j级的相位超前子信号，则生成指示相位比较结束的标识信号TDC_ready并上报给PRBS产生器。select信号切换的频率与参考时钟的频率相同，PRBS使用的时钟可采用TDC测量接收的TDC_ready信号。

可选的，上述实施例一中，可采用或门电路，通过N路选择信号将相位超前信号转换为N路相位超前子信号，将相位滞后信号转换为N路相位滞后子信号。具体的，可参见图5A与图5B，图5A为本发明时间数字转换方法中多路Lead信号产生电路示意图，图5B为本发明时间数字转换方法中多路Lag信号产生电路示意图。

请同时参照图3与图5A，对于Slow环的每一级延迟单元，TDC的Multi-Lead/Lag Generator采用或门电路，对Lead_in与该级的选择信号select<N：1>进行“或”运行，得到该级延迟单元的相位超前子信号Lead<N：1>；同理，请同时参照图3与图5B，对于Fast环的每一级延迟单元，TDC的Multi-Lead/Lag Generator采用与门电路，对Lag_in与该级的选择信号select<N：1>进行“或”运行，得到该级延迟单元的相位滞后子信号Lag<N：1>。

可选的，上述实施例一中，每个延迟单元中可具有一个与门电路，对于第j级延迟单元，可根据第j级延迟单元中的与门电路，判断第j级的相位滞后子信号的相位是否超前第j级的相位超前子信号的相位。具体的，可参见图6A与图6B，图6A为本发明时间数字转换方法中延迟单元的产生电路示意图。图6B为图6A中第1级延迟单元的产生电路示意图。

请参照图6A，对于Slow环的第i级延迟单元，对上一级延迟单元的输出S_{out_i-1}与本级的相位超前子信号Lead<i>进行“与”运行，得到该级延迟单元的输出S_{out_i}。当i为1时，请参照图6B，第1个延迟单元的输入为第N个延迟单元的输出S_{out_N}与Lead<1>。

图7为本发明时间数字转换器实施例一的结构示意图。本实施例提供的时间数字转换器是与本发明图2实施例对应的装置实施例，具体实现过程在此不再赘述。具体的，本实施例提供的时间数字转换器100具体包括：

确定模块11，用于对参考时钟和反馈时钟进行相位比较以确定出相位超前信号与相位滞后信号；

转换模块12，用于通过一个伪随机二进制序列的N路选择信号，分别将所述确定模块11确定出的所述相位超前信号转换为N路相位超前子信号，以及将将所述确定模块11确定出的所述相位滞后信号转换为N路相位滞后子信号，其中，N为伪随机二进制序列的元素的数目，且所述N路相位超前子信号中的第k路相位超前子信号与所述相位超前信号相同，其余各路相位超前子信号为固定电平，所述N路相位滞后子信号中的第k路相位滞后子信号与所述相位滞后信号相同，其余各路相位滞后子信号为固定电平，1≤k≤N，k为整数；

输入模块13，用于将所述转换模块12转换得到的所述N路相位超前子信号分别输入时间数字转换器TDC的第一延迟链中与所述N路相位超前子信号一一对应的N个延迟单元，以及将所述转换模块12转换得到的所述N路相位滞后子信号分别输入所述TDC的第二延迟链中与所述N路相位滞后子信号一一对应的N个延迟单元，其中，所述第一延迟链的延迟时间长于所述第二延迟链的延迟时间，且所述第一延迟链中的N个延迟单元相互级联，所述第二延迟链中的N个延迟单元相互互联；

判断模块14，用于经过j级延迟单元延迟后，判断所述第二延迟链中的相位滞后子信号的相位是否超前所述第一延迟链中的相位超前子信号的相位，其中，j＝N×m+i，m为循环的圈数，i为循环m圈后又经过的延迟单元，m≥0，i≤N；

输出模块15，用于当所述判断模块14判断出经过j级延迟单元后，所述第二延迟链中的相位滞后子信号的相位超前所述第一延迟链中的相位超前子信号的相位时，则输出所述j，以指示所述相位超前信号与所述相位滞后信号的相位差。

本发明实施例提供的时间数字转换器，TDC通过相位比较从参考时钟域反馈时钟中确定出相位超前信号与相位滞后信号，并通过N路路选择信号将相位超前信号转换为N路相位超前子信号，将相位滞后信号转换为N路相位滞后子信号，然后将N路相位超前子信号分别输入第一延迟链中与该N路相位超前子信号一一对应的N个延迟单元，将N路相位滞后子信号分别输入第二延迟链中与该N路相位滞后子信号一一对应的N个延迟单元，最后，在每个测量周期内，判断出相位滞后子信号超前相位超前子信号的延迟单元，将参考时钟与反馈时钟的相位差转换为此前经过的延迟单元的级数j后，输出给环路滤波器并控制数字控制振荡器DCO的频率。该过程中，每个测量周期内，TDC通过随机选择输入信号的注入点，将各级延迟单元之间失配的周期打散，使得TDC的增益仅取决于延迟链路的平均延迟，而不再与输入相位差相关，减小了TDC增益的变化幅度，避免各延迟单元之间由于适配而引发的线性度降低和毛刺问题，在一定程度上保证TDC具有较大的测量范围、较高的测量精度的同时，具有较佳的线性度。

图8为本发明时间数字转换器实施例二的结构示意图。如图8所示，本实施例的时间数字转换器100在图7所示结构的基础上，可选的，还包括：

标识信号生成模块16，用于当所述判断模块14判断出经过j级延迟单元后，所述第j级的相位滞后子信号的相位超前所述第j级的相位超前子信号的相位时，生成指示相位比较结束的标识信号。

可选的，再请参照图8，在本发明一实施例中，时间数字转换器100还包括：

N路选择信号生成模块17，用于在转换模块12通过一个伪随机二进制序列的N路选择信号，分别将所述相位超前信号转换为N路相位超前子信号，以及将所述相位滞后信号转换为N路相位滞后子信号之前，采用伪随机比特序列生成所述N路选择信号。

可选的，在本发明一实施例中，所述第k路相位超前子信号与所述第k路相位滞后子信号，具体为：

可选的，在本发明一实施例中，转换模块12，具体用于采用或门电路，通过N路选择信号将所述相位超前信号转换为N路相位超前子信号，将所述相位滞后信号转换为N路相位滞后子信号。

可选的，在本发明一实施例中，判断模块14，具体用于根据第j级延迟单元中的与门电路，判断所述第j级的相位滞后子信号的相位是否超前所述第j级的相位超前子信号的相位。

图9为本发明时间数字转换器实施例三的结构示意图。如图9所示，本实施例提供的时间数字转换器200，包括：处理器21和存储器22。时间数字转换器200还可以包括发射器23、接收器24。发射器23和接收器24可以和处理器21相连。其中，发射器23用于发送数据或信息，接收器24用于接收数据或信息，存储器22存储执行指令，当时间数字转换器200运行时，处理器21与存储器22之间通信，处理器21调用存储器22中的执行指令，用于执行图2所示方法实施例，其实现原理和技术效果类似，此处不再赘述。

本领域普通技术人员可以理解：实现上述各方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成。前述的程序可以存储于一计算机可读取存储介质中。该程序在执行时，执行包括上述各方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims

1.一种时间数字转换方法，其特征在于，包括：

2.根据权利要求1所述的方法，其特征在于，所述经过j级延迟单元后，判断所述第二延迟链中的相位滞后子信号是否超前所述第一延迟链中的相位超前子信号之后，还包括：

3.根据权利要求1或2所述的方法，其特征在于，所述通过一个伪随机二进制序列的N路选择信号，分别将所述相位超前信号转换为N路相位超前子信号，以及将所述相位滞后信号转换为N路相位滞后子信号之前，还包括：

采用伪随机比特序列生成所述N路选择信号。

4.根据权利要求1～3任一项所述的方法，其特征在于，所述第k路相位超前子信号与所述第k路相位滞后子信号，具体为：

5.根据权利要求1～3任一项所述的方法，其特征在于，所述通过N路选择信号将所述相位超前信号转换为N路相位超前子信号，将所述相位滞后信号转换为N路相位滞后子信号，包括：

6.根据权利要求1～3任一项所述的方法，其特征在于，所述经过j级延迟单元后，判断所述第二延迟链中的相位滞后子信号的相位是否超前所述第一延迟链中的相位超前子信号相位，包括：

7.一种时间数字转换器，其特征在于，包括：

输出模块，用于当所述判断模块判断出经过j级延迟单元后，所述第二延迟链中的相位滞后子信号的相位超前所述第一延迟链中的相位超前子信号的相位时，则输出所述j，以指示所述相位超前信号与所述相位滞后信号的相位差。

8.根据权利要求7所述的时间数字转换器，其特征在于，还包括：

9.根据权利要求7或8所述的时间数字转换器，其特征在于，还包括：

10.根据权利要求7～9任一项所述的时间数字转换器，其特征在于，所述第k路相位超前子信号与所述第k路相位滞后子信号，具体为：

11.根据权利要求7～9任一项所述的时间数字转换器，其特征在于，

所述转换模块，具体用于采用或门电路，通过N路选择信号将所述相位超前信号转换为N路相位超前子信号，将所述相位滞后信号转换为N路相位滞后子信号。

12.根据权利要求7～9任一项所述的时间数字转换器，其特征在于，

所述判断模块，具体用于根据第j级延迟单元中的与门电路，判断所述第j级的相位滞后子信号的相位是否超前所述第j级的相位超前子信号的相位。