DE69133424T2 - Hochgeschwindigkeitsmultiplexschaltung zur Multiplexierung von Signalen mit hoher Geschwindigkeit - Google Patents

Description

• Die vorliegende Erfindung bezieht sich auf eine Hochgeschwindigkeitssignalmultiplexschaltung zum Multiplexen eines Signals bei einer hohen Geschwindigkeit.
• Eine derartige Multiplexschaltung wird z. B. in "A Multiplexer Employing Josephson Functional Gates", Yuji Akahori und Yoshichika Ichimiya, IEEE Transactions on Electron Devices, ISSN 0018-9383; ED-32, Nr – 6, S. 1053–1056; 85-06-00 beschrieben.
• Des weiteren wird in "Alternative Latches", Y. Pang et al; Wireless World, Vol. 89 (1983), Nr. 1568, Sheepen Place GB, Seite 63 die Verwendung von "Reserve-Gates" beschrieben, die helfen, die Zahl von integrierten Schaltungen in einem gegebenen Schaltungsentwurf zu reduzieren.
• Ferner wird in FR-A2 573 939 eine Multiplexerschaltung mit vier Eingangsleitungen beschrieben.
• 4 zeigt eine weitere konventionelle Hochgeschwindigkeitssignalmultiplexschaltung.
• Eine Schieberegistersektion 31 inkludiert Flip-Flop-Schaltungen vom D-Typ (hierin nachstehend als D-Flip-Flop-Schaltung bezeichnet) 32₀ , 32₁ , 32₂ und 32₃ , und Selektorschaltungen 34₀ , 34₁ , 34₂ und 34₃ , die jeweils mit Eingangsanschlüssen D der Flip-Flop-Schaltungen 32₀ , 32₁ , 32₂ und 32₃ verbunden sind. Jede der Selektorschaltungen 34₀ , 34₁ , 34₂ und 34₃ umfasst AND-Schaltungen 33₁ und 33₂ und eine OR-Schaltung 33₃ . Die Selektorschaltungen 34₁ , 34₂ und 34₃ wählen entweder Da ten D₁, D₂ und D₃, die jeweils zu Eingangsanschlüssen I₁, I₂ und I₃ zugeführt werden, oder Daten, die von Ausgangsanschlüssen I₁, I₂ und I₃ zugeführt werden oder Daten, die von Ausgangsanschlüssen Q der Flip-Flop-Schaltungen 32₀ , 32₁ und 32₂ zugeführt werden, als Reaktion auf ein Lastsignal LS, das von einer Lastsignal-Generierungssektion 35 (später zu beschreiben) zugeführt wird. Die Selektorschaltung 34₀ wählt entweder Daten D_S, die zu einem Eingangsanschluss I_S zugeführt werden, oder Daten D₀, die zu einem Eingangsanschluss I₀ zugeführt werden, als Reaktion auf ein Lastsignal LS.
• Ein Taktsignal CK wird durch einen Inverter IV invertiert und dann zu Taktsignal-Eingangsanschlüssen CK₀ bis CK₃ der D-Flip-Flop-Schaltungen 32₀ bis 32₃ zugeführt. Daten, die durch die D-Flip-Flop-Schaltungen 32₀ bis 32₃ verriegelt werden, werden fortlaufend als Reaktion auf Taktsignale CK verschoben und durch Ausgangsanschluss D_OUT ausgegeben. Somit werden Daten, die in der Schieberegistersektion 31 verriegelt sind, durch den Ausgangsanschluss D_OUT durch vier Verschiebungsoperationen ausgegeben.
• Die Lastsignal-Generierungssektion 35 generiert ein Lastsignal LS um zu bewirken, dass Daten D_S und D₀ bis D₃, die zu den Eingangsanschlüssen I_S und I₀ bis I₃ zugeführt werden, durch die D-Flip-Flop-Schaltungen 32₀ bis 32₃ durch je vier Verschiebungsoperationen verriegelt werden. Das Lastsignal LS wird durch 1/4-Frequenzteilung des Taktsignals CK erhalten, wie in 5 gezeigt wird.
• Die Lastsignal-Generierungssektion 35 inkludiert D-Flip-Flop-Schaltungen 36 und 37, eine NOR-Schaltung 38 zum Generieren eines Lastsignals von Ausgängen der Flip-Flop-Schaltungen 36 und 37 und eine Selektorschaltung 40, die mit einem Eingangsanschluss D des D-Flip-Flops 36 verbunden ist. Die Selektorschaltung 40 umfasst AND-Schaltungen 39₁ und 39₂ und eine OR- Schaltung 39₃ . Ein Ausgangsanschluss Q₁ der Flip-Flop-Schaltung 36 ist mit einem Ausgangsanschluss SO verbunden.
• Die Selektorschaltung 40 schaltet das Steuersystem der Selektorschaltungen 34₀ bis 34₃ zwischen einem externen synchronen Modus und einem internen synchronen Modus um. Mit anderen Worten wählt die Selektorschaltung 40 entweder ein Signal, das von einem Ausgangsanschluss Q der D-Flip-Flop-Schaltung 37 ausgegeben wird, oder ein 1/4-frequenzgeteiltes Taktsignal SI als Reaktion auf ein Sperrsignal INH. Die Lastsignal-Generierungssektion 35 generiert ein Lastsignal LS als Reaktion auf ein Signal SI, das durch die Selektorschaltung 40 ausgewählt wird, in dem Fall des externen synchronen Modus, und als Reaktion auf ein Ausgangssignal der D-Flip-Flop-Schaltung 37, das durch den Selektor 40 ausgewählt wird, in dem Fall des internen synchronen Modus.
• In der oben beschriebenen konventionellen Hochgeschwindigkeitssignalmultiplexschaltung werden die Selektorschaltungen 34₀ bis 34₃ durch ein Lastsignal LS gesteuert, das asynchron mit Eingangsdaten generiert wird. Um ein Lastsignal LS in dem externen synchronen Modus zu generieren, muss die Hochgeschwindigkeitssignalmultiplexschaltung die Phasen eines Taktsignals CK, eines Signals SI mit einer Frequenz von vier mal der des Taktsignals und Daten D_S, D₀ bis D₃ steuern. Deshalb ist die Schaltungsgestaltung kompliziert und es ist schwierig, den Spielraum des Betriebs der Schaltung zu erhöhen.
• Besonders in einer Schaltung, die durch ein Signal mit einer hohen Frequenz aus einem GHz-Band betrieben wird, ist es, da Signalübertragung durch eine verteilte konstante Schaltung durchgeführt wird und die Auflösung der Phasensteuerung in der Pikosekunden-Größenordnung ist, ziemlich schwierig, die Phase eines Signals extern zu steuern.
• Andererseits ist es, um ein Lastsignal LS in dem internen synchronen Modus zu generieren, nur notwendig, die Phasen des Taktsignals und Daten D_S, D₀ bis D₃ zu steuern, da ein Lastsignal LS aus einem Taktsignal generiert wird, um die Selektorschaltungen 34₀ bis 34₃ steuern. Um in diesem Fall den Betriebsspielraum der gesamten Schaltung zu erhöhen, müssen jedoch die Phasen der Daten, des Lastsignals und des Taktsignals zum Betreiben der Schieberegistersektion 31 gesteuert werden. Deshalb ist die Schaltungsgestaltung kompliziert.
• Somit kann auch in dem Fall zum Steuern einer Phase in dem internen synchronen Modus ein Betrieb eines breiten Spielraums in einem Hochfrequenzband in einem GHz-Band nicht erreicht werden, es sei denn die Schaltung ist mit Definieren eines Signals gestaltet, das phasen-gesteuert sein muss.
• Entsprechend ist es ein Ziel der vorliegenden Erfindung, eine Hochgeschwindigkeitssignalmultiplexschaltung vorzusehen, wobei die Phasen von Signalen einfach gesteuert werden und der Spielraum eines Schaltungsbetriebs in einem Hochfrequenzband erhöht wird, wobei dadurch das Leistungsverhalten in einer Hochfrequenzsignalverarbeitung verbessert wird.
• Das Ziel wird durch eine Hochgeschwindigkeitssignalmultiplexschaltung zum Multiplexen eines Signals bei einer hohen Geschwindigkeit mit den Merkmalen von Anspruch 1 erreicht.
• Wenn sich Daten, die dem Verriegelungsmittel zugeführt werden, von den Daten unterscheiden, die darin verriegelt wurden, veranlasst gemäß der vorliegenden Erfindung das Verriegelungssteuermittel das Verriegelungsmittel, die dazu zugeführten Daten zu verriegeln. Daher wird sichergestellt, dass das Verriegelungsmittel aktualisierte Daten nicht in Synchronismus mit einem Taktsignal verriegelt. Außerdem generiert das Generierungsmittel ein Lesesignal in Synchronismus mit dem Taktsignal, und das Lesesignal veranlasst, dass die Daten, die in dem Verriegelungsmittel verriegelt sind, zu lesen sind. Deshalb ist es einfach, die Zeiteinstellungen zum Verriegeln von Daten und Lesen der verriegelten Daten zu steuern, und der Spielraum des Betriebs wird mit einer einfachen Schaltung erhöht, selbst wenn die Schaltung in einem Hochfrequenzband betrieben wird.
• Diese Erfindung kann aus der folgenden detaillierten Beschreibung vollständiger verstanden werden, wenn in Verbindung mit den begleitenden Zeichnungen aufgenommen, in denen:
• 1 ein Schaltungsdiagramm ist, das eine Ausführungsform der vorliegenden Erfindung zeigt;
• 2 ein Zeiteinstellungsdiagramm zum Erläutern eines Betriebs der Schaltung ist, die in 1 gezeigt wird;
• 3 ein Schaltungsdiagramm ist, das eine Modifikation der in 1 gezeigten Verriegelungsschaltung zeigt;
• 4 ein Schaltungsdiagramm ist, das eine konventionelle Hochgeschwindigkeitssignalmultiplexschaltung zeigt; und
• 5 ein Zeiteinstellungsdiagramm zum Erläutern eines Betriebs der in 4 gezeigten Schaltung ist.
• Es wird eine Ausführungsform der vorliegenden Erfindung mit Bezug auf die begleitenden Zeichnungen beschrieben.
• 1 zeigt eine Hochgeschwindigkeitssignalmultiplexschaltung, umfassend eine Verriegelungssektion 11 und eine Datenlesesektion 12.
• Die Verriegelungssektion 11 verriegelt 4-Bit-Paralleldaten Bit für Bit, die von einer externen Schaltung (nicht gezeigt) zugeführt werden. Die Verriegelungsschaltung 11 besteht aus D-Flip-Flop-Schaltungen 13₀ , 13₁ , 13₂ und 13₃ und exklusiven OR-Schaltungen 14₀ , 14₁ , 14₂ und 14₃ , die jeweils mit den D-Flip-Flop-Schaltungen 13₀ , 13₁ , 13₂ und 13₃ verbunden sind.
• Genauer sind Eingangsanschlüsse D₀ bis D₃ der D-Flip-Flop-Schaltungen 13₀ bis 13₃ jeweils mit Dateneingangsanschlüssen 15₀ bis 15₃ und ersten Eingangsanschlüssen der jeweiligen exklusiven OR-Schaltungen 14₀ bis 14₃ verbunden. Ausgangsanschlüsse Q₀ bis Q₃ der D-Filter-Flop-Schaltungen 13₀ bis 13₃ sind mit zweiten Eingangsanschlüssen der jeweiligen exklusiven OR-Schaltungen 14₀ bis 14₃ verbunden. Die Ausgangsanschlüsse der D-Flip-Flop-Schaltungen 13₀ bis 13₃ sind mit Taktsignaleingangsanschlüssen CK₀ bis CK₃ verbunden.
• In der Verriegelungssektion 11 geben, wenn sich Daten, die den Dateneingangsanschlüssen 15₀ bis 15₃ zugeführt werden, von den Daten unterscheiden, die in den D-Flip-Flop-Schaltungen 13₀ bis 13₃ verriegelt wurden, die exklusiven OR-Schaltungen 14₀ bis 14₃ ein Steuersignal CS vom hohen Pegel aus. Das Steuersignal CS wird den Taktsignaleingangsanschlüssen CK₀ bis CK₃ der D-Flip-Flop-Schaltungen 13₀ bis 13₃ zugeführt. Die D-Flip-Flop-Schaltungen 13₀ bis 13₃ , denen das Steuersignal CS zugeführt wird, verriegeln die Daten, die den Dateneingangsanschlüssen 15₀ bis 15₃ zugeführt werden.
• Wie in 2 gezeigt, werden Daten ID, die den Eingangsanschlüssen 15₀ bis 15₃ zugeführt werden, alle 4 Takten aktualisiert. Mit dem obigen Aufbau werden aktualisierte Daten ohne Verwendung eines Taktsignals anders als in der konventionellen Einrichtung sicher verriegelt.
• Die Datenlesesektion 12 liest Daten, die in den D-Flip-Flop-Schaltungen 13₀ bis 13₃ in der Verriegelungssektion 11 verriegelt wurden, aufeinanderfolgend in Synchronismus mit dem Taktsignal CK. Die Datenlesesektion 12 umfasst D-Flip-Flop-Schaltungen 16 und 17, Inverter 18 und 19, AND-Schaltungen 20₀ bis 20₃ , AND-Schaltungen 21₀ bis 21₃ und eine OR-Schaltung 22. Die D-Flip-Flop-Schaltungen 16 und 17 unterteilen 1/4 Frequenz das Taktsignal CK, wie durch Q₀ und Q₁ in 2 angezeigt. Die Inverterschaltungen 18 und 19 generieren Lesesignale R₀ bis R₃ aus dem durch die D-Flip-Flop-Schaltungen 16 und 17 1/4-Frequenz-geteilten Signal. Die AND-Schaltungen 21₀ bis 21₃ holen aufeinanderfolgend Daten aus den D-Flip-Flop-Schaltungen 13₀ bis 13₃ als Reaktion auf die Lesesignale R₀ bis R₃. Die OR-Schaltung 22 gibt Daten, die durch die AND-Schaltungen 21₀ bis 21₃ abgeholt werden, zu einem Ausgangsanschluss 24.
• Taktsignaleingangsanschlüsse CK₀ und CK₁ der D-Flip-Flop-Schaltungen 16 und 17 sind mit einem Taktsignaleingangsanschluss 23 verbunden. Ein Eingangsanschluss D₀ der D-Flip-Flop-Schaltung 16 ist mit einem Ausgangsanschluss Q der D-Flip-Flop-Schaltung 17 verbunden. Ein Ausgangsanschluss Q₀ der D-Flip-Flop-Schaltung 16 ist mit einem Eingangsanschluss D₁ der D-Flip-Flop-Schaltung 17 und ersten Eingangsanschlüssen der AND-Schaltungen 20₁ und 20₂ verbunden. Der Anschluss Q₀ ist auch mit ersten Eingangsanschlüssen der AND-Schaltungen 20₀ und 20₃ über die Inverterschaltung 18 verbunden.
• Ein Ausgangsanschluss Q₁ der D-Flip-Flop-Schaltung 17 ist mit zweiten Eingangsanschlüssen der AND-Schaltungen 20₂ und 20₃ verbunden. Er ist auch mit zweiten Eingangsanschlüssen der AND-Schaltungen 20₀ und 20₁ über die Inverterschaltung 19 verbunden. Die Ausgangsanschlüsse der AND-Schaltungen 20₀ bis 20₃ sind jeweils mit ersten Eingangsanschlüssen der AND-Schaltungen 21₀ bis 21₃ verbunden. Zweite Eingangsanschlüsse davon sind jeweils mit Ausgangsanschlüssen Q₀ bis Q₃ der D-Flip-Flop-Schaltungen 13₀ bis 13₃ verbunden. Die Ausgangsanschlüsse der AND-Schaltungen 21₀ bis 21₃ sind mit Eingangsanschlüssen zu der OR-Schaltung 22 verbunden, deren Ausgangsanschluss mit dem Ausgangsanschluss 24 verbunden ist.
• Wie in 2 gezeigt wird, generiert die Datenlesesektion 12 Lesesignale R₀ bis R₃ als Reaktion auf ein Taktsignal CK, das zu dem Taktsignaleingangsanschluss 23 zugeführt wird. Die Lesesignale R₀ bis R₃ werden den AND-Schaltungen 21₀ bis 21₃ zugeführt. Die Daten, die durch die AND-Schaltungen 21₀ bis 21₃ von den D-Flip-Flop-Schaltungen 13₀ bis 13₃ aufeinanderfolgend gelesen werden, werden der OR-Schaltung 22 zugeführt, und danach in Folge durch den Ausgangsanschluss 24 ausgegeben.
• Gemäß der obigen Ausführungsform veranlassen, falls sich Daten, die den Eingangsanschlüssen 15₀ bis 15₃ zugeführt werden, von Daten unterscheiden, die in den D-Flip-Flop-Schaltungen 13₀ bis 13₃ verriegelt wurden, die exklusiven OR-Schaltungen 14₀ bis 14₃ die D-Flip-Flop-Schaltungen 13₀ bis 13₃ , die Daten zu verriegeln, die den Eingangsanschlüssen 15₀ bis 15₃ zugeführt werden. Daher werden die aktualisierten Daten ohne Verwendung eines Taktsignals anders als im Stand der Technik sicher verriegelt. Daher wird der breite Spielraum des Betriebs in einem Hochfrequenzband sichergestellt, wobei dadurch die Zuverlässigkeit des Betriebs verbessert wird.
• Da die Verriegelungssektion 11 Daten nicht alle vier Takte verriegeln muss, kann sie bei einer Geschwindigkeit von viermal wie die in der konventionellen Einrichtung arbeiten, ohne eine zusätzliche Operation. Daher hat die Schaltung eine einfachere Gestaltung und verbraucht weniger Energie als die konventionelle Einrichtung.
• Da die Datenlesesektion 12 lediglich ein Lesesignal in Synchronismus mit einem Taktsignal generiert, ist außerdem ihre Schaltungsgestaltung einfach.
• 3 zeigt eine Modifikation der Verriegelungssektion 11. Wie in 3 gezeigt, sind Pufferschaltungen 30₁ und 30₂ mit den Eingangsanschlüssen von jeder der exklusiven OR-Schaltungen 14₀ bis 14₃ verbunden, und eine Pufferschaltung 30₃ ist mit dem Ausgangsanschluss davon verbunden. Auf Grund der Pufferschaltungen 30₁ , 30₂ und 30₃ kann die Verriegelungssektion 11 auf ein Signal eines Niederfrequenzbandes angewendet werden.
• Die Pufferschaltungen müssen nicht für sowohl Eingangsanschlüsse als auch den Ausgangsanschluss von jeder der exklusiven OR-Schaltungen 14₀ bis 14₃ vorgesehen werden, sondern können nur für die Eingangsanschlüsse vorgesehen werden.
• Diese Erfindung ist nicht auf die obigen Ausführungsformen begrenzt, sondern kann auf eine Schaltung zum Verriegeln von aktualisierten Daten durch Verwenden nur der Verriegelungssektion 11 angewendet werden. Ferner kann die Signalmultiplexschaltung der vorliegenden Erfindung im wesentlichen durch ein Paar einer D-Flip-Flop-Schaltung und einer exklusiven OR-Schaltung gebildet werden, um aktualisierte Daten zu verriegeln.
• Des weiteren können verschiedene Modifikationen innerhalb des Bereichs der Erfindung durchgeführt werden.

Claims (5)

1. Hochgeschwindigkeitssignalmultiplexschaltung zum Multiplexen eines Signals bei einer hohen Geschwindigkeit gekennzeichnet dadurch, zu umfassen: a) eine Vielzahl von Verriegelungsmitteln (13₀ –13₃ ) zum Verriegeln von 1-Bit-Daten, wobei jedes der Verriegelungsmittel (13₀ –13₃ ) einen Eingangsanschluss (D), der mit einem entsprechenden Dateneingangsanschluss (15₀ –15₃ ) verbunden ist, einen Ausgangsanschluss (Q) und einen Steuersignaleingangsanschluss (CK) hat; b) Verriegelungssteuermittel (14₀ –14₃ ), vorgesehen für jedes Verriegelungsmittel (13₀ –13₃ ), wobei jedes der Verriegelungssteuermittel (14₀ –14₃ ) ein erstes Eingangsende, das mit dem entsprechenden Dateneingangsanschluss (15₀ –15₃ ) verbunden ist, ein zweites Eingangsende, das mit dem Ausgangsanschluss (D) des entsprechenden Verriegelungsmittels (13₀ –13₃ ) verbunden ist, und ein Ausgangsende, das mit dem Steuersignaleingangsanschluss (CK) des entsprechenden Verriegelungsmittels (13₀ –13₃ ) verbunden ist, hat, jedes der Verriegelungssteuermittel (14₀ –14₃ ) konfiguriert ist, das Verriegelungsmittel (13₀ –13₃ ) zu veranlassen, die zugeführten Daten von dem Dateneingangsanschluss zu verriegeln, wenn sich die zugeführten Daten von den Daten unterscheiden, die in dem Verriegelungsmittel (13₀ –13₃ ) verriegeln wurden; c) Generierungsmittel (16–19, 20₀ –20₃ ) zum Generieren eines Lesesignals für aufeinanderfolgendes Lesen von Daten, die in dem Verriegelungsmittel (13₀ –13₃ ) verriegelt sind, in Synchronismus mit einem Taktsignal; und d) Lesemittel (21₀ –21₃ ) mit einem ersten Eingangsende zum Empfangen des Lesesignals von dem Generierungsmittel und einem zweiten Eingangsende, das mit dem Ausgangsanschluss des entsprechenden Verriegelungsmittels (13₀ –13₃ ) verbunden ist, zum aufeinanderfolgenden Lesen von Daten, die in dem Verriegelungsmittel (13₀ –13₃ ) verriegelt sind, als Reaktion auf das Lesesignal.
2. Schaltung nach Anspruch 1, gekennzeichnet dadurch, dass jedes der Verriegelungsmittel (13₀ –13₃ ) durch eine Flip-Flop-Schaltung (13₀ –13₃ ) gebildet wird.
3. Schaltung nach Anspruch 1, gekennzeichnet dadurch, dass das Verriegelungssteuermittel (14₀ –14₃ ) durch eine exklusive ODER-Schaltung (14₀ –14₃ ) gebildet wird.
4. Schaltung nach Anspruch 1, gekennzeichnet dadurch, dass das Generierungsmittel (16–19, 20₀ –20₃ ) durch erste und zweite Flip-Flop-Schaltungen (16, 17) zum Frequenzteilen eines Taktsignals, erste und zweite Inverterschaltungen (18, 19) zum frequenzgeteilten Invertieren von Signalen durch die ersten und zweiten Flip-Flop-Schaltungen (16, 17) und eine Vielzahl von UND- (20₀ –20₃ ) Schaltungen zum Empfangen von Ausgaben der ersten und zweiten Inverterschaltungen (18, 19) und der ersten und zweiten Flip-Flop-Schaltungen (16, 17) und Generieren eines Lesesignals gebildet wird.
5. Schaltung nach Anspruch 1, gekennzeichnet dadurch, dass das Lesemittel durch eine UND-Schaltung (21₀ –21₃ ) gebildet wird.