FR2573939A1 - Circuit multiplexeur de signaux integre a quatre voies d'entree - Google Patents
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Abstract
CIRCUIT MULTIPLEXEUR DE SIGNAUX, INTEGRE, A QUATRE VOIES D'ENTREE, COMPORTANT UN CIRCUIT GENERATEUR DE PHASE 1 ET 2, UN CIRCUIT DE MISE EN FORME DES PHASES 3 ET UN CIRCUIT DE MISE EN SERIE DES SIGNAUX D'ENTREE 4 CARACTERISE EN CE QUE LE GENERATEUR DE PHASE EST FORME DE DEUX BASCULES 1 ET 2 COMMANDEES PAR UN MEME SIGNAL D'HORLOGE C, DONT LA PREMIERE RECOIT EN ENTREE LES SORTIES REBOUCLEES DE LA
Description
CIRCUIT MULTIPLEXEUR DE SIGNAUX INTEGRE A QUATRE VOIES D 'ENTREE
L'invention concerne un circuit multiplexeur de signaux intégré, à quatre voies d'entrée, comportant un circuit générateur de phase, un circuit de mise en forme des phases et un circuit de mise en série des signaux d'entrée.
L'invention concerne un circuit multiplexeur de signaux intégré, à quatre voies d'entrée, comportant un circuit générateur de phase, un circuit de mise en forme des phases et un circuit de mise en série des signaux d'entrée.
L'invention trouve son application dans la réali- sation de circuits multiplexeurs, monolithiquement intégrés à l'aide de transistors à effet de champ sur un substrat en ar séniure de gallium et fonctionnant à des vitesses de l'ordre de 4 GHz.
Un multiplexeur à quatre voies monolithiquement intégré est connu par la publication de J.B. Hughes et alii dans IEEE, SC-14, N"5, octobre 1979, pages 812-817, intitulée "A versatile ECL multiplexer IC for the Gbit/S range". Ce document décrit un circuit multiplexeur-démultiplexeur réalisé sur un substrat en silicium à l'aide de transistors bi-polaires, en technologique ECL (Emitter Coupled Logic). Ce multiplexeur comprend un générateur de phases, un générateur de phases quadratiques et un circuit de mise en série des signaux d'entrée.
Selon le document cité, le circuit générateur de phases met en oeuvre le concept de déplacement d'onde (travelling wave concept) au moyen d'un ensemble de transistors commandés par une source de courant et fournissant des courants à un réseau de résistances. Les signaux issus de ce nérateur de phases sont mis en forme dans un circuit générateur de phases quadratiques qui est formé de quatre portes ECL et fournit quatre signaux déphasés entre eux de s/2. Ces quatre signaux viennent commander quatre portes ECL qui forment le circuit de mise en série des quatre signaux d'entrée et fournissent à cet effet le signal de sortie multiplexé et son complémentaire. Ce circuit permet d'atteindre une vitesse de l'ordre de 2,8 Gbits, la consommation étant importante du fait qu'il s'agit d'un circuit en technologie ECL et de l'ordre de 500 mW.
Mais, dans le but de réaliser de nouveaux systèmes logiques permettant des débits d'information toujours plus grand, un tel circuit doit être transposé dans de nouvelles technologies comme par exemple une technologie incluant des transistors à effet de champ en arséniure de gallium.
En effet dans le cas où par exemple un transistor à effet de champ à enrichissement (normalement bloqué NormallyiOFF) est choisi comme élément actif d' un circuit intégré, on peut s'attendre non seulement à une trçes grande vitesse de fonctionnement, mais encore à une extrêmement faible consommation.
Mais si le circuit proposé par le document cité devait être transposé purement et simplement dans la nouvelle technologie choisie, il se révélerait compliqué, encombrant et d'une consommation élevée par rapport à ce que l'on attend précisément d'un tel changement de technologie.
C'est pourquoi la présente invention propose un nouveau circuit multiplexeur de signaux qui ne présente pas ces inconvénients.
Selon l'invention, ce but est atteint au moyen d'un circuit multiplexeur tel que défini dans le préambule ca caractérisé en ce que le générateur de phase est formé de deux bascules commandées par un même signal d'horloge, dont la pre mièvre repoit en entrée les sorties rebouclées de la seconde bascule et fournit en sortie un premier signal de phase et son complémentaire, et dont la seconde reçoit en entrée le premier signal de phase et son complémentaire et fournit en sortie un second signal de phase et son complémentaire, et en ce que d'une part le premier et le second signal de phase ont une fréquence qui est le quart de la fréquence du signal d'horloge, et d'autre part le premier et le second signal de phase sont déphasés de tir/2.
Ce multiplexeur peut également être caractérisé en ce que le circuit de mise en forme des phases est formé de quatre portes NON-OU qui reçoivent chacune le premier signal de phase ou son complémentaire, et le second signal de phase ou son complémentaire, selon quatre combinaisons différentes, et qui fournissent en sortie quatre signaux de phases non recouvrantes à une fréquence qui est le quart de celle du signal d'horloge.
Ce multiplexeur peut en outre être caractérisé en ce que le circuit de mise en série des signaux d'entrée est formé de quatre transistors fonctionnant en interrupteurs, dont les bornes d'entrée reçoivent les signaux d'entrée, dont les bornes de commande reçoivent chacune un des signaux de phases non recouvrantes, et dont les bornes de sortie sont couplées et fournissent le signal de sortie multiplexé.
Un circuit conforme à l'invention peut être réalisé de façon avantageuse à l'aide de transistors à effet de champ à enrichissement et monollthiquement intégré sur un substrat en arséniure de gallium.
Un tel circuit présente l'avantage d'être d'une réalisation simple, d'un faible encombrement, d'une extrêmement faible consommation. Le circuit logique qui permet d'obtenir les quatre phases non recouvrantes étant très simple, le temps de propagation dans ce circuit est minimal. La vitesse de fonctionnement du multiplexeur dépend en fait de la vitesse de fonctionnement des bascules formant le générateur de phases. Un bon dimensionnement des transistors de ce circuit permet d'obtenir une vitesse de 4 Gbits pour le multiplexage.
Mais d'autre part, le principe de fonctionnement de ce multiplexeur permet également un fonctionnement à très basse fréquence.
L'invention sera mieux comprise à l'aide de la description suivante illustrée par les figures annexées dont
- La figure 1 qui représente le multiplexeur selon l'invention schématiquement par des blocs.
- La figure 1 qui représente le multiplexeur selon l'invention schématiquement par des blocs.
- La figure 2 qui représente le générateur de phases.
- La figure 3 qui représente le générateur de phases non recouvrantes.
- La figure 4 qui représente le circuit de mise en série des bits et l'amplificateur de sortie.
- La figure 5 qui représente une porte NON-OU réalisée à l'aide de transistors à effet de champ à enrichissement.
- La figure 6 qui représente la propagation des signaux dans le circuit multiplexeur, en fonction du signal d'horloge.
D'une façon générale un multiplexeur est un circuit destiné à mettre en série des signaux numériques ou analogiques qui arrivent en parallèles.
Tel que représenté sur la figure 1 le circuit multiplexeur selon l'invention comprend un bloc générateur de phases 1 et 2, qui reçoit un signal d'horloge C et fournit deux signaux Q1 et Q2 et leurs complémentaires 91 et Q2 dont la fréquence est le quart de celle du signal d'horloge C, et de façon telle que Q1 et q2 soient déphasés de #/2, comme il est montré sur la figure 6.
Le circuit comprend ensuite un générateur de phases non recouvrantes 3 qui reçoit les quatre signaux Q1 Q2, Q3 et Q4 et fournit quatre signaux 2 t3 et 4 tels qu'un seul de ces signaux est à l'état haut à la fois, comme il est montré sur la figure 6.
Les quatre signaux 2, 3 et 4 commandent le bloc 4 de mise en série des signaux d'entrée IN1, 1N2, IN3, IN4, de telle sorte que ces derniers soient disponibles alternativement sur la ligne de sortie VM. Le signal VM est alors amplifié dans le bloc 5 qui fournit le signal de sortie
OUT.
OUT.
La figure 2 montre le bloc générateur de phase qui est composé de deux bascules 1 et 2. Chaque bascule reçoit le signal d'horloge C et les deux signaux issus de l'autre bascule. Ainsi la bascule 1 reçoit l'horloge C et les signaux Q2 et son complémentaire Q2 issus de la bascule 2, et fournit les signaux Q1 et son complémentaire Q1. La bascule 2 reçoit l'horloge C et les signaux Q1 et Q1, et fournit Q2 et Q2, con me il est montré sur la figure 2a.
Chaque bascule est composée de 6 portes NON-OU.
Les portes 12 et 13 de la bascule 1 reçoivent le signal d'horloge C et les sorties rebouclées des portes 11 et 13, et 12 et 14 respectivement. Les portes 11 et 14 reçoivent les signaux issus de la seconde bascule Q2 et Q2 et les sorties rebouclées des portes 12 et 13 respectivement. Les portes 15 et 16 de la bascule 1 reçoivent les signaux issus des portes 12 et 13 et les sorties rebouclées l'une de l'autre. Ces portes 15 et 16 fournissent le signal de sortie Q1 de la bascule 1 et son complémentaire Q1 figure 2b).
Les portes 22 et 23 de la bascule 2 reçoivent le signal d'horloge C et les sorties rebouclées des portes 21 et 23, et 22 et 24 respectivement. Les portes 21 et 24 reçoivent les signaux issus de la première bascule Q1 et Q1 et les sorties rebouclées des portes 22 et 23 respectivement. Les portes 25 et 26 de la bascule 2 reçoivent les signaux issus des portes 22 et 23, et les sorties rebouclées l'une de l'autre. Ces portes 25 et 26 fournissent le signal de sortie Q2 de la bascule 2 et son complémentaire 4;(Figure 2b).
L'ensemble des deux bascules 1 et 2 se comporte donc comme un diviseur de fréquence par quatre. Les signaux de sortie Q1 et Q2 sont acquis sur un front descendant de l'horloge C (voir figure 6).
Le bloc 3 de mise en forme des phases est formé de quatre portes NON-OU 31, 32, 33 et 34, à deux entrées, comme il est montré sur la figure 3. Chaque porte reçoit une des quatre combinaisons possibles des signaux Q1 Q2, q1 et Q2 et fournit un signal, soit 2, 3 et 4 pour l'ensemble des portes, dont la phase est décalée par rapport à chacun des autres signaux et dont la fréquence est la même que celle des signaux Q1, Q2, Q3 et Q4.
Dans l'exemple représenté figure 6
q1. q2 3 = Q1-Q2 #2 = Q1-Q2 #4 =
Le bloc 4 de mise en série des signaux est formé de quatre transistors interrupteurs 41, 42, 43 et 44 dont les bornes de commande reçoivent respectivement les quatre signaux #1, #2, #3 et #4, comme il est montré sur la figure 4.
q1. q2 3 = Q1-Q2 #2 = Q1-Q2 #4 =
Le bloc 4 de mise en série des signaux est formé de quatre transistors interrupteurs 41, 42, 43 et 44 dont les bornes de commande reçoivent respectivement les quatre signaux #1, #2, #3 et #4, comme il est montré sur la figure 4.
Ces transistors interrupteurs présentent en outre chacun une première borne principale qui reçoit respectivement un des quatre signaux d'entrée IN1, IN2, 1N3 ou IN4, et une seconde borne principale couplée aux secondes bornes principales des autres transistors.
Les secondes bornes principales couplées des transistors-interrupteurs fournissent le signal multiplexé VM.
Un amplificateur 5 fournit du signal VM un signal de sortie multiplexé amplifié OUT. L'amplificateur 5 est réalisé dans une technologie compatible avec la technologie du multiplexeur selon l'invention et monolithiquement intégré avec ce dernier, mais il n'est pas décrit ici, comme ne faisant pas à proprement parler, partie de l'invention. Un schéma classique peut être utilisé.
La vitesse de multiplexage est directement donnée par la fréquence maximale de fonctionnement du circuit diviseur de fréquence par 4.
C'est pourquoi dans un exemple de réalisation de l'invention décrit ici, les transistors utilisés sont des transistors à effet de champ en arséniure de gallium (GaAs) du type à enrichissement, c'est-à-dire normalement bloqués à tension grille-source nulle (Normally-OrF). Ces transistors présentent l'avantage d'avoir une trbs faible consommation et une très grande vitesse de fonctionnement.
De plus les portes NON-OU qui forment ce circuit diviseur de fréquence par 4 sont de préférence constituées comme il est montré sur la figure 5. Des transistors T1, T2, (T3 éventuellement) montés en parallèle, sources couplées à la masse reçoivent sur leurs grilles les différentes entrées de la porte E1, E2, (E3). Les drains couplés de ces transistors sont portés à l'alimentation continue VDD à travers une résistance de charge R1. Le signal disponible sur le drain couplé de ces transistors est appliqué sur la grille d'un transistor T dont le drain est porté au potentiel VDD et dont la source est reliée à la masse par l'intermédiaire d'une résistance R2. La sortie S = E1 + E2 + (E3) de la porte se fait sur les drains couplés des transistors d'entrée et est reproduite sur la source du transistor T.L'étage formé du transistor T et de la résistance R2 est un étage "tampon" entre deux portes consécutives. La capacité d'entrée de l'étage tampon étant faible, une résistance R1 de valeur peu élevée peut être utilisée pour charger les transistors T1 et T2 (etTg) et dans ce cas la vitesse de fonctionnement de la porte se trouve augmentée.
Enfin les dimensions des transistors formant les portes ont été particulièrement étudiées dans le but d'optimiser la vitesse de fonctionnement des bascules. En effet, la structure adoptée pour les portes, diminue leurs marges de bruit statique. Dans ces conditions un dimensionnement non optimisé de chacune d'elles, conduirait à des instabilités de la bascule, ce qui se traduirait par des fronts de descente du signal d'horloge relativement lents, le circuit se comportant alors comme un oscillateur, particulièrement aux basses fréquences. Au contraire un dimensionnement très précis permet de générer très exactement pour chaque porte les gains nécessaires au niveau des rebouclages critiques.
Ainsi, la vitesse de fonctionnement de la bascule se trouve améliorée. Une bonne stabilité est obtenue, même en basses fréquences, ce qui permet d'utiliser le dispositif selon l'invention sur une large bande de fréquences.
Par contre, les portes NON-OU constituant le générateur de phases non recouvrantes peuvent être des portes classiques sans étage tampon. Cependant les dimensions des transistors qui les composent sont étudiées en fonction des dimensions des transistors-interrupteurs, car le rapport choisi pour leurs dimensions respectives permet encore d'améliorer la vitesse de multiplexage.
L'ensemble des dimensions des différents transistors ainsi optimisées est rassemblé dans le tableau I.
TABLEAU I
<tb> <SEP> PORTES <SEP> TRANSISTORS <SEP> Longueur <SEP> de <SEP> RESISTANCES <SEP> Valeur
<tb> <SEP> grille <SEP> (en <SEP> um) <SEP> (en <SEP> kQ) <SEP>
<tb> <SEP> ; <SEP> 4Q <SEP> m <SEP> R1 <SEP> 2 <SEP> <SEP> K2 <SEP>
<tb> <SEP> 11,21 <SEP> T2 <SEP> 20 <SEP> m <SEP> R2 <SEP> 0,5 <SEP>
<tb> <SEP> T <SEP> T <SEP> 20 m <SEP>
<tb> <SEP> T1 <SEP> 20 <SEP> R1 <SEP> 2
<tb> <SEP> 12,22 <SEP> T2 <SEP> 40 <SEP> R2 <SEP> 0,5
<tb> <SEP> 13,23 <SEP> T3 <SEP> 20
<tb> <SEP> T <SEP> 40
<tb> <SEP> T1 <SEP> 20 <SEP> R1 <SEP> 2
<tb> <SEP> 14,24 <SEP> T2 <SEP> 40 <SEP> R2 <SEP> 0,5 <SEP>
<tb> <SEP> T <SEP> 20
<tb> <SEP> 20 <SEP> 20 <SEP> R1 <SEP> <SEP> 2
<tb> <SEP> 15,25 <SEP> T2 <SEP> 30 <SEP> R2 <SEP> 0,5
<tb> <SEP> T <SEP> 20
<tb> <SEP> T1 <SEP> 30 <SEP> R1 <SEP> 2
<tb> <SEP> 16,26 <SEP> T2 <SEP> 20 <SEP> R2 <SEP> 0,5
<tb> <SEP> T <SEP> 20
<tb> 31,32,33,34 <SEP> T1, <SEP> T2 <SEP> 10 <SEP> R1 <SEP> 8
<tb> <SEP> 41,42,43,43 <SEP> 5
<tb>
Avec un circuit multiplexeur conforme à l'invention et réalisé à l'aide des transistors à effet de champ en arséniure de gallium dont les caractéristiques sont rassemblées dans le tableau I précédent, une vitesse de multiplexage de 4 Gbits a été obtenue pour une fréquence d'horloge de 4 (;;Hz ,et une fréquence de signaux b 2 b3, 4 de 1 GHz.
<tb> <SEP> grille <SEP> (en <SEP> um) <SEP> (en <SEP> kQ) <SEP>
<tb> <SEP> ; <SEP> 4Q <SEP> m <SEP> R1 <SEP> 2 <SEP> <SEP> K2 <SEP>
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<tb> 31,32,33,34 <SEP> T1, <SEP> T2 <SEP> 10 <SEP> R1 <SEP> 8
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<tb>
Avec un circuit multiplexeur conforme à l'invention et réalisé à l'aide des transistors à effet de champ en arséniure de gallium dont les caractéristiques sont rassemblées dans le tableau I précédent, une vitesse de multiplexage de 4 Gbits a été obtenue pour une fréquence d'horloge de 4 (;;Hz ,et une fréquence de signaux b 2 b3, 4 de 1 GHz.
On notera que le circuit générateur de phases non recouvrantes, du fait de sa simplicité, est particulièrement rapide (ltpd).
On notera également que le multiplexeur selon l'invention n'a pas un comportement dynamique. I1 y a en effet toujours un interrupteur ouvert qui fournit le niveau nécessaire en sortie, lequel ne sera donc pas affecté par les fuites à travers les transistors bloqués. Ce fait important en trame qu'il est également possible d'utiliser le présent multiplexeur pour un fonctionnement à très basse fréquence.
Enfin l'ensemble des circuits formant le multiplexeur selon 1' invention est monolithiquement intégrable par exemple sur un substrat en arséniure de gallium.
Claims (7)
1. Circuit multiplexeur de signaux, intégré, à quatre voies d'entrée, comportant un circuit générateur de phase,un circuit de mise en forme des phases et un circuit de mise en série des signaux d'entrée caractérisé en en ce que le générateur de phase est formé de deux bascules commandées par un même signal d'horloge C, dont la première reçoit en entrée les sorties rebouclées de la seconde bascule et fournit en sortie un premier signal de phase Q1 et son complémentaire Q1, et dont la seconde reçoit en entrée le premier signal de phase et son complémentaire et fournit en sortie un second signal de phase Q2 et son complémentaire Q2, et en ce que d'une part le premier et le second signal de phase ont une fréquence qui est le quart de la fréquence du signal d'horloge C, et d'autre part le premier et le second signal de phase sont déphasés de in/2.
2. Circuit multiplexeur selon la revendication 1, ca caractérisé en ce que chaque bascule est formée de six portes
NON-OU, dont la deuxième et la troisième porte reçoivent le signal d'horloge C et les-sorties rebouclées des première et troisième portes et deuxième et quatrième portes respectivement, dont la première et la quatrième portes reçoivent l'un des deux signaux issus de l'autre bascule et les sorties rebouclées de la deuxième et de la troisième porte respectivement, et dont la cinquième et la sixième porte reçoivent les sorties de la deuxième et de la troisième porte respectivement, et les sorties rebouclées l'une de l'autre.
3. Circuit multiplexeur selon l'une des revendications 1 ou 2, caractérisé en ce que le circuit de mise en forme des phases est formé de quatre portes NON-OU qui reçoivent chacune le premier signal de phase Q1 ou son complémentaire q1, et le second signal de phase Q2 ou son complémentaire Q2, selon quatre combinaisons différentes, et qui fournissent en sortie quatre signaux de phases non recouvrantes , 2, 93, à à une fréquence qui est le quart de celle du signal d'horloge C.
4. Circuit multiplexeur selon l'unie des- revendications 1 à 3, caractérisé en ce que le circuit de mise en série des signaux d'entrée est formé de quatre transistors fonctionnant en interrupteurs, dont les bornes d'entrée reçoivent les signaux d'entrée IN1, IN2, IN3, IN4, dont les bornes de commande reçoivent chacune un des signaux de phases non recouvrantes b 2, 3, 94, et dont les bornes de sortie sont couplées et fournissent le signal de sortie multiplexé.
5. Circuit multiplexeur selon l'une des revendications 1 à 4, caractérisé en ce que les transistors constituant ce circuit sont des transistors à effet de champ, à grille
Schottky, en arséniure de gallium (GaAs) du type à enrichissement.
6. Circuit multiplexeur selon la revendication 5, caractérisé en ce que les portes NON-OU constituant les bascules sont formées d'une part d'au moins deux transistors montés en parallèle T1, T2, sources couplées à la masse, qui reçoivent sur leur grille l'une des entrées dé porte NON-OU E1,
E2..., et dont les drains couplés sont portés à l'alimentation continue VDD à travers une résistance de charge R1, et d'autre part d'un transistor T dont le drain est porté à l'alimentation continue VDD, dont la source est reliée à la masse par l'intermédiaire d'une seconde résistance R2, dont la grille est reliée aux drelins des transistors précédents, la sortie de la porte NON-OU étant disponible sur la source du transistor T.
7. Circuit multiplexeur selon l'une des revendications précédentes, caractérisé en ce qu'il comprend en outre un amplificateur de sortie.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8417893A FR2573939A1 (fr) | 1984-11-23 | 1984-11-23 | Circuit multiplexeur de signaux integre a quatre voies d'entree |
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| FR8417893A FR2573939A1 (fr) | 1984-11-23 | 1984-11-23 | Circuit multiplexeur de signaux integre a quatre voies d'entree |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| FR2573939A1 true FR2573939A1 (fr) | 1986-05-30 |
Family
ID=9309891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR8417893A Pending FR2573939A1 (fr) | 1984-11-23 | 1984-11-23 | Circuit multiplexeur de signaux integre a quatre voies d'entree |
Country Status (1)
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|---|---|
| FR (1) | FR2573939A1 (fr) |
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1984
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