FR2573939A1 - Integrated signal multiplexing circuit with four input paths - Google Patents
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Abstract
Description
CIRCUIT MULTIPLEXEUR DE SIGNAUX INTEGRE A QUATRE VOIES D 'ENTREE
L'invention concerne un circuit multiplexeur de signaux intégré, à quatre voies d'entrée, comportant un circuit générateur de phase, un circuit de mise en forme des phases et un circuit de mise en série des signaux d'entrée.INTEGRATED SIGNAL MULTIPLEXER CIRCUIT WITH FOUR INPUTS
The invention relates to an integrated signal multiplexer circuit, having four input channels, comprising a phase generator circuit, a phase shaping circuit and a series signaling circuit of the input signals.
L'invention trouve son application dans la réali- sation de circuits multiplexeurs, monolithiquement intégrés à l'aide de transistors à effet de champ sur un substrat en ar séniure de gallium et fonctionnant à des vitesses de l'ordre de 4 GHz. The invention finds its application in the realization of multiplexer circuits, monolithically integrated by means of field effect transistors on a substrate gallium arsenide and operating at speeds of the order of 4 GHz.
Un multiplexeur à quatre voies monolithiquement intégré est connu par la publication de J.B. Hughes et alii dans IEEE, SC-14, N"5, octobre 1979, pages 812-817, intitulée "A versatile ECL multiplexer IC for the Gbit/S range". Ce document décrit un circuit multiplexeur-démultiplexeur réalisé sur un substrat en silicium à l'aide de transistors bi-polaires, en technologique ECL (Emitter Coupled Logic). Ce multiplexeur comprend un générateur de phases, un générateur de phases quadratiques et un circuit de mise en série des signaux d'entrée. A monolithically integrated four-channel multiplexer is known from the publication of JB Hughes et alii in IEEE, SC-14, No. 5, October 1979, pages 812-817, entitled "A versatile ECL multiplex IC for the Gbit / S range". This document describes a multiplexer-demultiplexer circuit realized on a silicon substrate using bi-polar transistors, in ECL technology (Emitter Coupled Logic) .This multiplexer comprises a phase generator, a quadratic phase generator and a circuit serialization of the input signals.
Selon le document cité, le circuit générateur de phases met en oeuvre le concept de déplacement d'onde (travelling wave concept) au moyen d'un ensemble de transistors commandés par une source de courant et fournissant des courants à un réseau de résistances. Les signaux issus de ce nérateur de phases sont mis en forme dans un circuit générateur de phases quadratiques qui est formé de quatre portes ECL et fournit quatre signaux déphasés entre eux de s/2. Ces quatre signaux viennent commander quatre portes ECL qui forment le circuit de mise en série des quatre signaux d'entrée et fournissent à cet effet le signal de sortie multiplexé et son complémentaire. Ce circuit permet d'atteindre une vitesse de l'ordre de 2,8 Gbits, la consommation étant importante du fait qu'il s'agit d'un circuit en technologie ECL et de l'ordre de 500 mW. According to the document cited, the phase generator circuit implements the concept of wave displacement (traveling wave concept) by means of a set of transistors controlled by a current source and supplying currents to a resistor network. The signals from this phase generator are shaped in a quadratic phase generator circuit which is formed of four ECL gates and provides four signals out of phase with each other by s / 2. These four signals come to control four ECL gates which form the series connecting circuit of the four input signals and provide for this purpose the multiplexed output signal and its complementary. This circuit makes it possible to reach a speed of the order of 2.8 Gbits, the consumption being important because it is a circuit in ECL technology and of the order of 500 mW.
Mais, dans le but de réaliser de nouveaux systèmes logiques permettant des débits d'information toujours plus grand, un tel circuit doit être transposé dans de nouvelles technologies comme par exemple une technologie incluant des transistors à effet de champ en arséniure de gallium. But, in order to achieve new logic systems allowing ever greater information rates, such a circuit must be transposed into new technologies such as a technology including gallium arsenide field effect transistors.
En effet dans le cas où par exemple un transistor à effet de champ à enrichissement (normalement bloqué NormallyiOFF) est choisi comme élément actif d' un circuit intégré, on peut s'attendre non seulement à une trçes grande vitesse de fonctionnement, mais encore à une extrêmement faible consommation. Indeed, in the case where, for example, an enrichment field effect transistor (normally blocked NormallyiOFF) is chosen as the active element of an integrated circuit, it is not only possible to expect a high speed operation, but also to extremely low consumption.
Mais si le circuit proposé par le document cité devait être transposé purement et simplement dans la nouvelle technologie choisie, il se révélerait compliqué, encombrant et d'une consommation élevée par rapport à ce que l'on attend précisément d'un tel changement de technologie. But if the circuit proposed by the document cited was to be transposed purely and simply into the new technology chosen, it would prove complicated, cumbersome and high consumption compared to what is expected of such a change of technology. .
C'est pourquoi la présente invention propose un nouveau circuit multiplexeur de signaux qui ne présente pas ces inconvénients. This is why the present invention proposes a new signal multiplexer circuit which does not have these disadvantages.
Selon l'invention, ce but est atteint au moyen d'un circuit multiplexeur tel que défini dans le préambule ca caractérisé en ce que le générateur de phase est formé de deux bascules commandées par un même signal d'horloge, dont la pre mièvre repoit en entrée les sorties rebouclées de la seconde bascule et fournit en sortie un premier signal de phase et son complémentaire, et dont la seconde reçoit en entrée le premier signal de phase et son complémentaire et fournit en sortie un second signal de phase et son complémentaire, et en ce que d'une part le premier et le second signal de phase ont une fréquence qui est le quart de la fréquence du signal d'horloge, et d'autre part le premier et le second signal de phase sont déphasés de tir/2. According to the invention, this object is achieved by means of a multiplexer circuit as defined in the preamble ca, characterized in that the phase generator is formed of two flip-flops controlled by the same clock signal, whose first mismatch at the input the looped outputs of the second flip-flop and outputs a first phase signal and its complementary, and the second receives as input the first phase signal and its complementary and outputs a second phase signal and its complementary, and in that on the one hand the first and the second phase signal have a frequency which is a quarter of the frequency of the clock signal, and on the other hand the first and the second phase signal are phase shifted from 2.
Ce multiplexeur peut également être caractérisé en ce que le circuit de mise en forme des phases est formé de quatre portes NON-OU qui reçoivent chacune le premier signal de phase ou son complémentaire, et le second signal de phase ou son complémentaire, selon quatre combinaisons différentes, et qui fournissent en sortie quatre signaux de phases non recouvrantes à une fréquence qui est le quart de celle du signal d'horloge. This multiplexer may also be characterized in that the phase shaping circuit is formed of four NOR gates which each receive the first phase signal or its complementary signal, and the second phase signal or its complementary signal, in four combinations. different, and which output four non-overlapping phase signals at a frequency which is one-quarter of that of the clock signal.
Ce multiplexeur peut en outre être caractérisé en ce que le circuit de mise en série des signaux d'entrée est formé de quatre transistors fonctionnant en interrupteurs, dont les bornes d'entrée reçoivent les signaux d'entrée, dont les bornes de commande reçoivent chacune un des signaux de phases non recouvrantes, et dont les bornes de sortie sont couplées et fournissent le signal de sortie multiplexé. This multiplexer may furthermore be characterized in that the input signal series circuit is formed of four transistors operating as switches, the input terminals of which receive the input signals, the control terminals of which each receive one of the non-overlapping phase signals, and whose output terminals are coupled and provide the multiplexed output signal.
Un circuit conforme à l'invention peut être réalisé de façon avantageuse à l'aide de transistors à effet de champ à enrichissement et monollthiquement intégré sur un substrat en arséniure de gallium. A circuit according to the invention can advantageously be realized by means of enriched field effect transistors and monolithically integrated on a gallium arsenide substrate.
Un tel circuit présente l'avantage d'être d'une réalisation simple, d'un faible encombrement, d'une extrêmement faible consommation. Le circuit logique qui permet d'obtenir les quatre phases non recouvrantes étant très simple, le temps de propagation dans ce circuit est minimal. La vitesse de fonctionnement du multiplexeur dépend en fait de la vitesse de fonctionnement des bascules formant le générateur de phases. Un bon dimensionnement des transistors de ce circuit permet d'obtenir une vitesse de 4 Gbits pour le multiplexage. Such a circuit has the advantage of being a simple embodiment, a small footprint, extremely low consumption. The logic circuit which makes it possible to obtain the four non-overlapping phases being very simple, the propagation time in this circuit is minimal. The speed of operation of the multiplexer depends in fact on the speed of operation of the flip-flops forming the phase generator. A good sizing of the transistors of this circuit makes it possible to obtain a 4 Gbit speed for the multiplexing.
Mais d'autre part, le principe de fonctionnement de ce multiplexeur permet également un fonctionnement à très basse fréquence.But on the other hand, the operating principle of this multiplexer also allows operation at very low frequency.
L'invention sera mieux comprise à l'aide de la description suivante illustrée par les figures annexées dont
- La figure 1 qui représente le multiplexeur selon l'invention schématiquement par des blocs. The invention will be better understood with the aid of the following description illustrated by the appended figures of which
- Figure 1 which shows the multiplexer according to the invention schematically by blocks.
- La figure 2 qui représente le générateur de phases. - Figure 2 which shows the phase generator.
- La figure 3 qui représente le générateur de phases non recouvrantes. - Figure 3 which represents the non-overlapping phase generator.
- La figure 4 qui représente le circuit de mise en série des bits et l'amplificateur de sortie. - Figure 4 which shows the series circuit of the bits and the output amplifier.
- La figure 5 qui représente une porte NON-OU réalisée à l'aide de transistors à effet de champ à enrichissement. - Figure 5 which shows a NOR gate made using enrichment field effect transistors.
- La figure 6 qui représente la propagation des signaux dans le circuit multiplexeur, en fonction du signal d'horloge. FIG. 6 represents the propagation of the signals in the multiplexer circuit as a function of the clock signal.
D'une façon générale un multiplexeur est un circuit destiné à mettre en série des signaux numériques ou analogiques qui arrivent en parallèles. In general, a multiplexer is a circuit intended to put in series digital or analog signals that arrive in parallel.
Tel que représenté sur la figure 1 le circuit multiplexeur selon l'invention comprend un bloc générateur de phases 1 et 2, qui reçoit un signal d'horloge C et fournit deux signaux Q1 et Q2 et leurs complémentaires 91 et Q2 dont la fréquence est le quart de celle du signal d'horloge C, et de façon telle que Q1 et q2 soient déphasés de #/2, comme il est montré sur la figure 6. As represented in FIG. 1, the multiplexer circuit according to the invention comprises a phase generator block 1 and 2, which receives a clock signal C and supplies two signals Q1 and Q2 and their complementary signals 91 and Q2 whose frequency is the one quarter of that of the clock signal C, and such that Q1 and q2 are out of phase by # / 2, as shown in FIG. 6.
Le circuit comprend ensuite un générateur de phases non recouvrantes 3 qui reçoit les quatre signaux Q1 Q2, Q3 et Q4 et fournit quatre signaux 2 t3 et 4 tels qu'un seul de ces signaux est à l'état haut à la fois, comme il est montré sur la figure 6. The circuit then comprises a non-overlapping phase generator 3 which receives the four signals Q1 Q2, Q3 and Q4 and provides four signals 2 t3 and 4 such that only one of these signals is in the high state at a time, as it is shown in Figure 6.
Les quatre signaux 2, 3 et 4 commandent le bloc 4 de mise en série des signaux d'entrée IN1, 1N2, IN3, IN4, de telle sorte que ces derniers soient disponibles alternativement sur la ligne de sortie VM. Le signal VM est alors amplifié dans le bloc 5 qui fournit le signal de sortie
OUT.The four signals 2, 3 and 4 control the block 4 of serial input signals IN1, 1N2, IN3, IN4, so that they are available alternately on the output line VM. The signal VM is then amplified in block 5 which provides the output signal
OUT.
La figure 2 montre le bloc générateur de phase qui est composé de deux bascules 1 et 2. Chaque bascule reçoit le signal d'horloge C et les deux signaux issus de l'autre bascule. Ainsi la bascule 1 reçoit l'horloge C et les signaux Q2 et son complémentaire Q2 issus de la bascule 2, et fournit les signaux Q1 et son complémentaire Q1. La bascule 2 reçoit l'horloge C et les signaux Q1 et Q1, et fournit Q2 et Q2, con me il est montré sur la figure 2a. Figure 2 shows the phase generator block which is composed of two flip-flops 1 and 2. Each flip-flop receives the clock signal C and the two signals from the other flip-flop. Thus the flip-flop 1 receives the clock C and the signals Q2 and its complement Q2 coming from the flip-flop 2, and supplies the signals Q1 and its complement Q1. Flip-flop 2 receives clock C and signals Q1 and Q1, and provides Q2 and Q2, as shown in Figure 2a.
Chaque bascule est composée de 6 portes NON-OU. Each flip-flop consists of 6 NOR gates.
Les portes 12 et 13 de la bascule 1 reçoivent le signal d'horloge C et les sorties rebouclées des portes 11 et 13, et 12 et 14 respectivement. Les portes 11 et 14 reçoivent les signaux issus de la seconde bascule Q2 et Q2 et les sorties rebouclées des portes 12 et 13 respectivement. Les portes 15 et 16 de la bascule 1 reçoivent les signaux issus des portes 12 et 13 et les sorties rebouclées l'une de l'autre. Ces portes 15 et 16 fournissent le signal de sortie Q1 de la bascule 1 et son complémentaire Q1 figure 2b).The gates 12 and 13 of the flip-flop 1 receive the clock signal C and the looped outputs of the gates 11 and 13, and 12 and 14 respectively. The gates 11 and 14 receive the signals from the second flip-flop Q2 and Q2 and the looped outputs of the gates 12 and 13 respectively. The gates 15 and 16 of the flip-flop 1 receive the signals coming from the gates 12 and 13 and the outputs looped from each other. These gates 15 and 16 provide the output signal Q1 of the flip-flop 1 and its complementary Q1 Figure 2b).
Les portes 22 et 23 de la bascule 2 reçoivent le signal d'horloge C et les sorties rebouclées des portes 21 et 23, et 22 et 24 respectivement. Les portes 21 et 24 reçoivent les signaux issus de la première bascule Q1 et Q1 et les sorties rebouclées des portes 22 et 23 respectivement. Les portes 25 et 26 de la bascule 2 reçoivent les signaux issus des portes 22 et 23, et les sorties rebouclées l'une de l'autre. Ces portes 25 et 26 fournissent le signal de sortie Q2 de la bascule 2 et son complémentaire 4;(Figure 2b). The gates 22 and 23 of the flip-flop 2 receive the clock signal C and the looped outputs of the gates 21 and 23, and 22 and 24 respectively. The gates 21 and 24 receive the signals from the first flip-flop Q1 and Q1 and the looped outputs of the gates 22 and 23 respectively. The gates 25 and 26 of the flip-flop 2 receive the signals coming from the gates 22 and 23, and the outputs looped from one another. These gates 25 and 26 provide the output signal Q2 of the flip-flop 2 and its complement 4 (Figure 2b).
L'ensemble des deux bascules 1 et 2 se comporte donc comme un diviseur de fréquence par quatre. Les signaux de sortie Q1 et Q2 sont acquis sur un front descendant de l'horloge C (voir figure 6). The set of two flip-flops 1 and 2 therefore behaves as a frequency divider by four. The output signals Q1 and Q2 are acquired on a falling edge of the clock C (see FIG. 6).
Le bloc 3 de mise en forme des phases est formé de quatre portes NON-OU 31, 32, 33 et 34, à deux entrées, comme il est montré sur la figure 3. Chaque porte reçoit une des quatre combinaisons possibles des signaux Q1 Q2, q1 et Q2 et fournit un signal, soit 2, 3 et 4 pour l'ensemble des portes, dont la phase est décalée par rapport à chacun des autres signaux et dont la fréquence est la même que celle des signaux Q1, Q2, Q3 et Q4. The phase shaping block 3 is formed of four NOR gates 31, 32, 33 and 34, with two inputs, as shown in FIG. 3. Each door receives one of the four possible combinations of the signals Q1 Q2. , q1 and Q2 and provides a signal, ie 2, 3 and 4 for all the doors, whose phase is shifted with respect to each of the other signals and whose frequency is the same as that of the signals Q1, Q2, Q3 and Q4.
Dans l'exemple représenté figure 6
q1. q2 3 = Q1-Q2 #2 = Q1-Q2 #4 =
Le bloc 4 de mise en série des signaux est formé de quatre transistors interrupteurs 41, 42, 43 et 44 dont les bornes de commande reçoivent respectivement les quatre signaux #1, #2, #3 et #4, comme il est montré sur la figure 4.In the example shown in FIG. 6
q1. q2 3 = Q1-Q2 # 2 = Q1-Q2 # 4 =
The block 4 for placing the signals in series is formed of four switching transistors 41, 42, 43 and 44 whose control terminals respectively receive the four signals # 1, # 2, # 3 and # 4, as shown in FIG. figure 4.
Ces transistors interrupteurs présentent en outre chacun une première borne principale qui reçoit respectivement un des quatre signaux d'entrée IN1, IN2, 1N3 ou IN4, et une seconde borne principale couplée aux secondes bornes principales des autres transistors. These switching transistors furthermore each have a first main terminal which respectively receives one of the four input signals IN1, IN2, 1N3 or IN4, and a second main terminal coupled to the second main terminals of the other transistors.
Les secondes bornes principales couplées des transistors-interrupteurs fournissent le signal multiplexé VM. The second coupled main terminals of the transistors-switches provide the multiplexed signal VM.
Un amplificateur 5 fournit du signal VM un signal de sortie multiplexé amplifié OUT. L'amplificateur 5 est réalisé dans une technologie compatible avec la technologie du multiplexeur selon l'invention et monolithiquement intégré avec ce dernier, mais il n'est pas décrit ici, comme ne faisant pas à proprement parler, partie de l'invention. Un schéma classique peut être utilisé. An amplifier 5 supplies the signal VM with an amplified multiplexed output signal OUT. The amplifier 5 is made in a technology compatible with the multiplexer technology according to the invention and monolithically integrated with the latter, but it is not described here, as not strictly speaking, part of the invention. A classic scheme can be used.
La vitesse de multiplexage est directement donnée par la fréquence maximale de fonctionnement du circuit diviseur de fréquence par 4. The multiplexing speed is directly given by the maximum operating frequency of the frequency divider circuit by 4.
C'est pourquoi dans un exemple de réalisation de l'invention décrit ici, les transistors utilisés sont des transistors à effet de champ en arséniure de gallium (GaAs) du type à enrichissement, c'est-à-dire normalement bloqués à tension grille-source nulle (Normally-OrF). Ces transistors présentent l'avantage d'avoir une trbs faible consommation et une très grande vitesse de fonctionnement. Therefore, in an exemplary embodiment of the invention described here, the transistors used are gallium arsenide (GaAs) field effect transistors of the enrichment type, that is to say normally clamped at grid voltage. - null source (Normally-OrF). These transistors have the advantage of having a very low consumption and a very high speed of operation.
De plus les portes NON-OU qui forment ce circuit diviseur de fréquence par 4 sont de préférence constituées comme il est montré sur la figure 5. Des transistors T1, T2, (T3 éventuellement) montés en parallèle, sources couplées à la masse reçoivent sur leurs grilles les différentes entrées de la porte E1, E2, (E3). Les drains couplés de ces transistors sont portés à l'alimentation continue VDD à travers une résistance de charge R1. Le signal disponible sur le drain couplé de ces transistors est appliqué sur la grille d'un transistor T dont le drain est porté au potentiel VDD et dont la source est reliée à la masse par l'intermédiaire d'une résistance R2. La sortie S = E1 + E2 + (E3) de la porte se fait sur les drains couplés des transistors d'entrée et est reproduite sur la source du transistor T.L'étage formé du transistor T et de la résistance R2 est un étage "tampon" entre deux portes consécutives. La capacité d'entrée de l'étage tampon étant faible, une résistance R1 de valeur peu élevée peut être utilisée pour charger les transistors T1 et T2 (etTg) et dans ce cas la vitesse de fonctionnement de la porte se trouve augmentée. In addition, the NOR gates which form this frequency divider circuit 4 are preferably constituted as shown in FIG. 5. Transistors T1, T2, (T3, if any) connected in parallel, sources coupled to ground receive on their gates the different inputs of the door E1, E2, (E3). Coupled drains of these transistors are fed to the DC supply VDD through a load resistor R1. The signal available on the coupled drain of these transistors is applied to the gate of a transistor T whose drain is brought to the potential VDD and whose source is connected to ground via a resistor R2. The output S = E1 + E2 + (E3) of the gate is on the coupled drains of the input transistors and is reproduced on the source of the transistor T.The stage formed of the transistor T and the resistor R2 is a stage "buffer" between two consecutive doors. Since the input capacitance of the buffer stage is low, a low value resistor R1 can be used to charge the transistors T1 and T2 (andTg) and in this case the operating speed of the gate is increased.
Enfin les dimensions des transistors formant les portes ont été particulièrement étudiées dans le but d'optimiser la vitesse de fonctionnement des bascules. En effet, la structure adoptée pour les portes, diminue leurs marges de bruit statique. Dans ces conditions un dimensionnement non optimisé de chacune d'elles, conduirait à des instabilités de la bascule, ce qui se traduirait par des fronts de descente du signal d'horloge relativement lents, le circuit se comportant alors comme un oscillateur, particulièrement aux basses fréquences. Au contraire un dimensionnement très précis permet de générer très exactement pour chaque porte les gains nécessaires au niveau des rebouclages critiques. Finally, the dimensions of the transistors forming the doors have been particularly studied in order to optimize the speed of operation of the flip-flops. Indeed, the structure adopted for doors, decreases their static noise margins. Under these conditions, a non-optimized dimensioning of each of them would lead to instabilities of the flip-flop, which would result in relatively slow descent fronts of the clock signal, the circuit then behaving like an oscillator, particularly at low frequencies. frequencies. On the contrary, a very precise dimensioning makes it possible to generate very precisely for each door the necessary gains in terms of critical loopbacks.
Ainsi, la vitesse de fonctionnement de la bascule se trouve améliorée. Une bonne stabilité est obtenue, même en basses fréquences, ce qui permet d'utiliser le dispositif selon l'invention sur une large bande de fréquences. Thus, the speed of operation of the rocker is improved. Good stability is obtained even at low frequencies, which makes it possible to use the device according to the invention over a wide frequency band.
Par contre, les portes NON-OU constituant le générateur de phases non recouvrantes peuvent être des portes classiques sans étage tampon. Cependant les dimensions des transistors qui les composent sont étudiées en fonction des dimensions des transistors-interrupteurs, car le rapport choisi pour leurs dimensions respectives permet encore d'améliorer la vitesse de multiplexage. On the other hand, the NOR gates constituting the non-overlapping phase generator may be conventional gates without a buffer stage. However, the dimensions of the transistors that compose them are studied according to the dimensions of the transistors-switches, because the ratio chosen for their respective dimensions still makes it possible to improve the multiplexing speed.
L'ensemble des dimensions des différents transistors ainsi optimisées est rassemblé dans le tableau I. The overall dimensions of the different transistors thus optimized are collated in Table I.
TABLEAU I
<tb> <SEP> PORTES <SEP> TRANSISTORS <SEP> Longueur <SEP> de <SEP> RESISTANCES <SEP> Valeur
<tb> <SEP> grille <SEP> (en <SEP> um) <SEP> (en <SEP> kQ) <SEP>
<tb> <SEP> ; <SEP> 4Q <SEP> m <SEP> R1 <SEP> 2 <SEP> <SEP> K2 <SEP>
<tb> <SEP> 11,21 <SEP> T2 <SEP> 20 <SEP> m <SEP> R2 <SEP> 0,5 <SEP>
<tb> <SEP> T <SEP> T <SEP> 20 m <SEP>
<tb> <SEP> T1 <SEP> 20 <SEP> R1 <SEP> 2
<tb> <SEP> 12,22 <SEP> T2 <SEP> 40 <SEP> R2 <SEP> 0,5
<tb> <SEP> 13,23 <SEP> T3 <SEP> 20
<tb> <SEP> T <SEP> 40
<tb> <SEP> T1 <SEP> 20 <SEP> R1 <SEP> 2
<tb> <SEP> 14,24 <SEP> T2 <SEP> 40 <SEP> R2 <SEP> 0,5 <SEP>
<tb> <SEP> T <SEP> 20
<tb> <SEP> 20 <SEP> 20 <SEP> R1 <SEP> <SEP> 2
<tb> <SEP> 15,25 <SEP> T2 <SEP> 30 <SEP> R2 <SEP> 0,5
<tb> <SEP> T <SEP> 20
<tb> <SEP> T1 <SEP> 30 <SEP> R1 <SEP> 2
<tb> <SEP> 16,26 <SEP> T2 <SEP> 20 <SEP> R2 <SEP> 0,5
<tb> <SEP> T <SEP> 20
<tb> 31,32,33,34 <SEP> T1, <SEP> T2 <SEP> 10 <SEP> R1 <SEP> 8
<tb> <SEP> 41,42,43,43 <SEP> 5
<tb>
Avec un circuit multiplexeur conforme à l'invention et réalisé à l'aide des transistors à effet de champ en arséniure de gallium dont les caractéristiques sont rassemblées dans le tableau I précédent, une vitesse de multiplexage de 4 Gbits a été obtenue pour une fréquence d'horloge de 4 (;;Hz ,et une fréquence de signaux b 2 b3, 4 de 1 GHz.<tb><SEP> DOORS <SEP> TRANSISTORS <SEP> Length <SEP> of <SEP> RESISTORS <SEP> Value
<tb><SEP> grid <SEP> (in <SEP> um) <SEP> (in <SEP> kQ) <SEP>
<tb><SEP>;<SEP> 4Q <SEP><SEP> R1 <SEP> 2 <SEP><SEP> K2 <SEP>
<tb><SEP> 11.21 <SEP> T2 <SEP> 20 <SEP><SEP> R2 <SEP> 0.5 <SEP>
<tb><SEP> T <SEP> T <SEP> 20 m <SEP>
<tb><SEP> T1 <SEP> 20 <SEP> R1 <SEP> 2
<tb><SEP> 12.22 <SEP> T2 <SEP> 40 <SEP> R2 <SEP> 0.5
<tb><SEP> 13,23 <SEP> T3 <SEP> 20
<tb><SEP> T <SEP> 40
<tb><SEP> T1 <SEP> 20 <SEP> R1 <SEP> 2
<tb><SEP> 14.24 <SEP> T2 <SEP> 40 <SEP> R2 <SEP> 0.5 <SEP>
<tb><SEP> T <SEP> 20
<tb><SEP> 20 <SEP> 20 <SEP> R1 <SEP><SEP> 2
<tb><SEP> 15.25 <SEP> T2 <SEP> 30 <SEP> R2 <SEP> 0.5
<tb><SEP> T <SEP> 20
<tb><SEP> T1 <SEP> 30 <SEP> R1 <SEP> 2
<tb><SEP> 16.26 <SEP> T2 <SEP> 20 <SEP> R2 <SEP> 0.5
<tb><SEP> T <SEP> 20
<tb> 31,32,33,34 <SEP> T1, <SEQ> T2 <SEP> 10 <SEP> R1 <SEP> 8
<tb><SEP> 41,42,43,43 <SEP> 5
<Tb>
With a multiplexer circuit according to the invention and made using gallium arsenide field effect transistors whose characteristics are summarized in Table I above, a multiplexing speed of 4 Gbits has been obtained for a frequency of 300 MHz. clock of 4 (;; Hz, and a frequency of signals b 2 b 3, 4 of 1 GHz.
On notera que le circuit générateur de phases non recouvrantes, du fait de sa simplicité, est particulièrement rapide (ltpd). Note that the non-overlapping phase generator circuit, because of its simplicity, is particularly fast (ltpd).
On notera également que le multiplexeur selon l'invention n'a pas un comportement dynamique. I1 y a en effet toujours un interrupteur ouvert qui fournit le niveau nécessaire en sortie, lequel ne sera donc pas affecté par les fuites à travers les transistors bloqués. Ce fait important en trame qu'il est également possible d'utiliser le présent multiplexeur pour un fonctionnement à très basse fréquence. It will also be noted that the multiplexer according to the invention does not have a dynamic behavior. There is indeed always an open switch that provides the necessary output level, which will not be affected by leakage through the blocked transistors. This important fact in the frame that it is also possible to use the present multiplexer for very low frequency operation.
Enfin l'ensemble des circuits formant le multiplexeur selon 1' invention est monolithiquement intégrable par exemple sur un substrat en arséniure de gallium. Finally, all the circuits forming the multiplexer according to the invention are monolithically integrable for example on a gallium arsenide substrate.
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8417893A FR2573939A1 (en) | 1984-11-23 | 1984-11-23 | Integrated signal multiplexing circuit with four input paths |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8417893A FR2573939A1 (en) | 1984-11-23 | 1984-11-23 | Integrated signal multiplexing circuit with four input paths |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| FR2573939A1 true FR2573939A1 (en) | 1986-05-30 |
Family
ID=9309891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR8417893A Pending FR2573939A1 (en) | 1984-11-23 | 1984-11-23 | Integrated signal multiplexing circuit with four input paths |
Country Status (1)
| Country | Link |
|---|---|
| FR (1) | FR2573939A1 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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1984
- 1984-11-23 FR FR8417893A patent/FR2573939A1/en active Pending
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