KR20010064096A - 양방향 오실레이터와 카운터를 이용한 지연고정루프 - Google Patents

양방향 오실레이터와 카운터를 이용한 지연고정루프 Download PDF

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Abstract

본 발명은 반도체메모리 장치의 지연고정루프에 관한 것으로 양방향으로 시간 지연을 제어할 수 있는 시간 지연부를 링 오실레이터와 카운터로 구성함으로써, 기존의 선형 양방향 시간 지연부의 장점을 그대로 유지하면서 래이아웃 면적을 획기적으로 감소시킨 것이다. 이를 위하여 본 발명은 반도체메모리장치에 있어서, 클록신호(CLK)와 반클록신호(CLKB)를 입력받고 입력된 신호를 비교하여 내부클록을 생성하는 입력부; 상기 내부클록을 입력받아서 상기 클록신호(CLK)의 한주기에 해당하는 펄스폭을 갖기 위한 제1포워드신호 및 제2백워드신호와 상기 제1포워드신호 및 제2백워드신호의 반대 위상을 갖는 제1백워드신호 및 제2포워드신호와 보상하고자 하는 시간지연만큼의 펄스폭을 갖는 제1스타트신호 및 제2스타트신호를 생성하기 위한 제어부; 상기 제어부로부터의 출력된 제2포워드신호와 제2백워드신호와 제2스타트신호에 응답하여 제1방향과 제2방향으로 링 오실레이션을 하면서 시간지연의 가감을 조절하기 위한 양방향오실레이터; 상기 양방향오실레이터로부터의 제1방향으로 회전하는 포워드루프신호와 제2방향으로 회전하는 백워드루프신호를 입력받아 회전하는 횟수를 카운팅하여 포워드루프신호와 백워드루프신호의 카운팅 횟수를 비교하기위한 카운터; 및 상기 양방향오실레이터와 상기 카운터의 출력을 합하여 최종내부클록신호를 출력하기 위한 출력수단을 포함하여 이루어진 것을 특징으로 한다.

Description

양방향 오실레이터와 카운터를 이용한 지연고정루프{A very compact Delay Locked Loop using bi-directional ring oscillator and counter}
본 발명은 반도체메모리장치에 관한 것으로, 특히 양방향 오실레이터와 카운터를 이용한 지연고정루프에 관한 것이다.
일반적으로 지연고정루프는 클록과 데이터 또는 외부 클록과 내부 클록의 스큐(Skew)를 보상하기 위한 클록 발생 장치로서 클록을 사용하는 동기식메모리의 내부클록을 에러없이 외부클록과 일치되게 하기 위해서 사용하는 회로이다. 즉 외부에서 들어오는 클록이 내부에서 사용될때 타이밍 딜레이가 발생하는데, 이 타이밍 딜레이를 제어하여 내부에서 사용하는 클록이 외부에서 들어오는 클록과 동기되도록 하기 위해서 사용한다.
외부 클록과 내부 클록을 동기시키기 위하여는 외부 클록의 신호 떨림(Jitter)를 내부의 지연고정루프에서 보상해주는 동작과 내부 클록의 딜레이를 전원 잡음이나 랜덤(Random)한 잡음 등에 민감하지 않게 시간지연부를 조절해야하는 동작과 시간 지연부를 조절하여 록킹(Locking)이 되는 시간을 최대한 빠르게하는 동작이 중요한데, 이러한 문제를 해결하여 다른 디지털 지연고정루프보다 적은 신호떨림과 시간지연부의 제어가 용이한 지연고정루프가 최근의 엔이씨(주)에 의해 99년에 ISSCC의 논문(A 250Mb/s/pin 1Gb Double Data Rate SDRAM with a Bi-Directional Delay and an Inter-Bank Shared Redundancy Scheme)에서 제시되어 있다.
도1은 종래기술의 엔이씨(주)에서 제안한 선형 양방향딜레이(BDD, Bi-directional delay) 지연고정루프의 회로도이다.
상기 도1을 참조하면, 종래 기술의 지연고정루프는 클록신호(CLK)와 반클록신호(CLKB)를 입력받고 입력된 신호를 비교하여 상승클록(rclk)을 생성하는 입력부(100)와 상기 상승클록(rclk)을 클록신호로 입력받고 클록의 한 주기에 해당하는 펄스폭을 갖는 제어신호를 출력하기 위한 제1디플립플롭(D Flip-Flop)(101)과, 제1디플립플롭(101)의 출력을 반전하여 상기 제1디플립플롭(101)의 입력으로 피드백하는 제1인버터(102)와, 상기 제1디플립플롭(101)의 출력과 상승클록(rclk)을 입력받아 상기 제1디플립플롭(101)의 출력의 한 주기에 해당하는 펄스폭을 갖는 제1포워드신호(FWD_A)와 상기 제1포워드신호(FWD_A)와 반대 위상을 갖는 제1백워드신호(BWD_A)를 출력하기 위한 제2디플립플롭(103)과, 상기 제1디플립플롭의 출력이 반전되어 입력되고 상기 상승클록이 입력되어 상기 제1디플립플롭의 출력의 한 주기에 해당하는 펄스폭을 갖는 제2포워드신호(FWD_B)와 상기 제2포워드신호(FWD_B)와 반대 위상을 갖는 제2백워드신호(BWD_B)를 출력하기 위한 제3디플립플롭(104)과, 상기 상승클록(rclk)을 클록신호(CLK)에 대하여 보상하고자하는 스큐(Skew)만큼 시간지연시키기 위한 더미딜레이부(105)와, 상기 제2디플립플롭(103)의 출력과 더미딜레이부(105)의 출력에 응답하여 논리곱하는 제1앤드(AND)게이트(106)와, 상기 제3디플립플롭(103)의 출력과 더미딜레이부(105)의 출력에 응답하여 논리곱하는 제2앤드(AND)게이트(107)와, 상기 제1앤드게이트(106)의 출력을 입력받고 상기 제1포워드신호(FWD_A)와 상기 제1백워드신호(BWD_A)에 제어받아 제1방향이나 제2방향으로 시간지연을 조절하기 위해 단위 양방향딜레이부가 직렬연결된 제1양방향딜레이부(108)와, 상기 제2앤드게이트(107)의 출력을 입력받고 상기 제2포워드신호(FWD_B)와 상기 제2백워드신호(BWD_B)에 제어받아 제1방향이나 제2방향으로 시간지연을 조절하기 위해 단위 양방향딜레이부가 직렬연결된 제2양방향딜레이부(109)와, 상기 제1양방향딜레이부(108)로부터 출력의 상승과 하강 에지에서 펄스를 생성하는 제1펄스발생부(110)와, 상기 제2양방향딜레이부(109)로부터 출력의 상승과 하강 에지에서 펄스를 생성하는 제2펄스발생부(111)와, 상기 제1펄스발생부(110)와 상기 제2펄스발생부(111)의 출력을 논리합하는 오아(OR)게이트(112)를 구비한다.
도2a는 후지쯔(주)에서 제안한 단위 양방향딜레이부(Bi-directional Delay)의 회로도이다.
상기 도2a를 참조하면, 단위 양방향딜레이부는 피모스 트랜지스터의 게이트가 상기 제1 또는 제2백워드신호(이하 백워드신호(bwd)라고 한다.)에 의해 제어받고 엔모스 트랜지스터의 게이트가 상기 제1 또는 제2포워드신호(이하 포워드신호(fwd)라고 한다.)에 의해 제어받으며 상기 제1 또는 제2 앤드게이트으로부터의 출력인 제1입력신호(Am)을 입력으로 하여 하기 제2출력신호(Bm)을 출력하는 제1삼상 버퍼(200)와, 피모스 트랜지스터의 게이트가 상기 백워드신호(bwd)에 의해 제어받고 엔모스 트랜지스터의 게이트가 상기 포워드신호(fwd)에 의해 제어받으며 상기 제2출력신호(Bm)을 입력받는 제2삼상버퍼(201)와, 피모스 트랜지스터의 게이트가 상기 포워드신호(fwd)에 의해 제어받고 엔모스 트랜지스터의 게이트가 상기 백워드신호(bwd)에 의해 제어받으며 이전단의 단위 양방향딜레이부로부터의 출력인 제2입력신호(Bm+1)을 입력받아 제1출력신호(Am+1)을 출력하는 제3삼상 버퍼(202)와, 피모스 트랜지스터의 게이트가 상기 포워드신호(fwd)에 의해 제어받고 엔모스 트랜지스터의 게이트가 상기 백워드신호(bwd)에 의해 제어받으며 상기 제1출력신호(Am+1)을 입력받아 제2출력신호(Bm)을 출력하는 제4삼상버퍼(203)를 구비한다.
상기 포워드신호(fwd)가 논리 하이이고 상기 백워드신호(bwd)가 논리 로우일때는 상기 제1 및 제2삼상버퍼가 동작하여 제1방향(forward 방향)으로 신호를 전달하며, 상기 포워드신호(fwd)가 논리 로우이고 상기 백워드신호(bwd)가 논리 하이일 때는 상기 제3 및 제4삼상버퍼가 동작하여 제2방향(backward 방향)으로 신호를 전달한다.
도2b는 상기 도2a의 단위 양방향딜레이부를 심볼(Symbol)로 나타낸 것으로써, 상세한 구성과 동작은 상기 도2a와 동일하므로 생략한다.
도2c는 엔이씨(주)에서 제안한 단위 양방향딜레이부의 회로도이다.
상기 도2c를 참조하면, 상기 도2a의 제1삼상버퍼와 제4삼상버퍼에서 피모스 트랜지스터를 제거하고 제2삼상버퍼와 제3삼상버퍼에서 엔모스 트랜지스터를 제거하여 상기 제1입력신호(Am)의 논리 로우를 전달하지 않게 하고 상기 제2입력신호(Bm+1)의 논리 로우를 전달하지 않게 하여 이루어진 것을 특징으로 한다.
전술한 상기의 지연고정루프의 구성은 클록신호(CLK)의 상승클록(rclk)에 대한 지연고정루프 신호를 발생하는 것을 나타낸 것이다. 클록신호(CLK)의 하강클록(fclk)을 출력하기 위한 지연고정루프의 회로구성도 상기의 상승클록(rclk)에 대한 구성과 동일하며, 다만 다른 점은 상기 입력부(100)에서 출력된 신호가 하강클록(fclk)이라는 점이다.
도3는 상기 제1 및 제2양방향딜레이부의 동작원리를 나타낸 타이밍도와 블록도이다.
상기 도3을 참조하면, 상기 제1포워드신호(FWD_A)가 논리 하이이고 상기 제1백워드신호(BWD_A)가 논리 로우일 때 보상하고자하는 스큐(Skew)인 tdm후에 상기 제1출력신호(A0_A)에 논리 하이 신호가 들어오면 제1방향(forward)으로 이 논리 하이 신호가 전달된다. 이 전에 모든 포워드노드(Am_A, m=0,1,2...40)는 논리 로우로, 모든 백워드노드(Bm_A, m=0.1.2...40)는 논리 하이로 셋팅되어 있어야 한다. 포워드노드가 논리 하이가 되면 그에 대응되는 백워드노드는 논리 로우가 되므로 논리 하이가 전달된 지점까지 백워드노드는 논리 로우로 셋팅된다. 그러다가 상기 제1포워드신호(FWD_A)가 논리 로우, 상기 제1백워드신호(BWD_A)가 논리 하이로 바뀌면 그 지점부터는 제2방향(backward)으로 논리 하이가 전달되어 tclk(한 클록 사이클) - tdm만큼 후에 제출력신호(B0_A)에 논리 하이가 나타난다. 이는 다음 클록의 상승 에지로부터 tdm만큼 앞서는 것이 된다. 이처럼 2 사이클마다.한번씩 tdm민큼 앞서는 신호를 얻을 수 있으므로 양방향딜레이 라인을 하나 더 둬서 엇갈리게 동작시키면 매 사이클마다 지연고정루프 클록을 얻을 수 있다. 제2출력신호(B0_A)에 논리 하이가 나타났다는 것은 모든 백워드노드(Bm_A, m=0,1,2...40)가 논리 하이가 된 것을 뜻하고 이는 또한 모든 포워드노드(Am_A, m=0,1,2...40)는 논리 로우로 된 것을 의미한다. 즉, 저절로 다음동작을 위한 리셋이 이루어지므로 별도의 리셋 동작이 필요없다.
이처럼 양방향딜레이부를 이용하면 쉽게 지연고정루프를 구현할 수 있다. 그러나 저주파일수록 한 클록 사이클인 tclk가 커지므로 tclk- tdm도 커지고 그만큼 양방향딜레이부의 라인의 길이는 더 길어져야한다. 즉 더 많은 수의 단위 양방향딜레이부가 연결되어야한다.
상기 도1에서 제안한 엔이씨(주)의 지연고정루프의 제1 및 제2양방향딜레이부(108, 109)는 저주파에서 시간지연량을 조절하기 위해서 40단의 단위 양방향딜레이부로 구성되었으며, 양방향딜레이부를 제어하는 신호의 라인 갯수도 4개로 구성되어 있다.
따라서 칩에서 차지하는 면적이 많으므로 래이아웃(layout) 면적이 커져야 한다라는 단점이 있다. 이것은 칩의 크기를 크게해서 웨이퍼(wafer)의 넷 다이(Net Die)수를 감소시키므로 코스트(Cost) 측면에서 불리한 문제점이 발생하게 된다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로서. 적은 신호떨림(Jitter)와 안정적인 시간 지연 조절을 가지며 저주파에서도 적은 면적으로 양방향 시간지연을 구현하는 지연고정루프를 제공하는데 그 목적이 있다.
도1은 종래기술의 엔이씨(주)의 양방향딜레이부를 가진 지연고정루프의 개념적인 회로도,
도2a는 종래기술의 후지쯔(주)가 제안한 단위 양방향딜레이부의 회로도,
도2b는 종래기술의 후지쯔(주)가 제안한 단위 양방향딜레이부를 심벌로 나타낸 회로도,
도2c는 종래기술의 엔이씨(주)가 제안한 단위 양방향딜레이부의 회로도,
도3은 종래기술의 선형 양방향딜레이부의 동작원리를 나타낸 신호흐름도와 블록도,
도4는 본 발명의 지연고정루프의 회로도,
도5는 본 발명의 제어부에 대한 제어신호의 흐름을 나타낸 타이밍도,
도6a는 상기 선형 양방향딜레이부의 사이에 단위 양방향반전부를 삽입한 것을 나타내는 블록도,
도6b는 양방향오실레이터의 동작 원리를 개념적으로 나타낸 블록도,
도7a는 본 발명에서 사용된 첫단의 단위 양방향딜레이부의 회로도,
도7b는 본 발명의 단위 양방향딜레이부를 심볼로 나타낸 회로도,
도8a는 본 발명의 단위 양방향반전부의 회로도,
도8b는 시뮬레이션을 위해 본 발명의 단위 양방향반전부 3개를 직렬로 연결한 회로도,
도9는 본 발명의 동작파형을 나타낸 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명 *
400 : 입력부 410 : 제어부
420 : 제1양방향딜레이부 430 : 제2양방향딜레이부
421 : 양방향오실레이터 422 : 포워드카운터
423 : 백워드카운터 424 : 카운터비교기
상기 목적을 달성하기 위하여 본 발명의 지연고정루프는 반도체메모리장치에 있어서, 클록신호(CLK)와 반클록신호(CLKB)를 입력받고 입력된 신호를 비교하여 내부클록을 생성하는 입력부; 상기 내부클록을 입력받아서 상기 클록신호(CLK)의 한주기에 해당하는 펄스폭을 갖기 위한 제1포워드신호 및 제2백워드신호와 상기 제1포워드신호 및 제2백워드신호의 반대 위상을 갖는 제1백워드신호 및 제2포워드신호와 보상하고자 하는 시간지연만큼의 펄스폭을 갖는 제1스타트신호 및 제2스타트신호를 생성하기 위한 제어부; 상기 제어부로부터의 출력된 제2포워드신호와 제2백워드신호와 제2스타트신호에 응답하여 제1방향과 제2방향으로 링 오실레이션을 하면서 시간지연의 가감을 조절하기 위한 양방향오실레이터; 상기 양방향오실레이터로부터의 제1방향으로 회전하는 포워드루프신호와 제2방향으로 회전하는 백워드루프신호를 입력받아 회전하는 횟수를 카운팅하여 포워드루프신호와 백워드루프신호의 카운팅 횟수를 비교하기위한 카운터; 및 상기 양방향오실레이터와 상기 카운터의 출력을 합하여 최종내부클록신호를 출력하기 위한 출력수단을 포함하여 이루어진 것을 특징으로 한다.
이와 같이 본 발명은 선형 구조를 링(Ring)구조로 바꾸고 카운터를 추가함으로서, 4단의 단위 양방향딜레이부(BDD, Bi-directional Delay)와 3비트 카운터만으로도 40MHz까지 동작이 가능하고 4비트 카운터를 쓴다면 20MHz까지도 가능하므로 웨이퍼 테스트 주파수에 해당하는 25MHz 이하까지도 아주 적은 래이아웃 면적만으로도 지연고정루프를 구현할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도4은 본 발명의 지연고정루프의 회로도이다.
상기 도4를 참조하면, 본 발명의 지연고정루프는 클록신호(CLK)와 반클록신호(CLKB)를 입력받고 입력된 신호를 비교하여 상승클록(rclk)을 생성하는 입력부(400)와 상기 상승클록(rclk)을 입력받아서 상기 클록신호(CLK)의 한주기에 해당하는 펄스폭을 갖기 위한 제1포워드신호(FWD_A) 및 제2백워드신호(BWD_B)와 상기 제1포워드신호 및 제2백워드신호의 반대 위상을 갖는 제1백워드신호(BWD_A) 및 제2포워드신호(FWD_B)와 보상하고자 하는 시간지연만큼의 펄스폭을 갖는 제1스타트신호(start_A) 및 제2스타트신호(start_B)를 생성하기 위한 제어부(410)와, 상기 제어부(410)로부터의 출력된 제1포워드신호(FWD_A)와 제1백워드신호(BWD_A)와 제1스타트신호(start_A)에 응답하고 양방향 링 오실레이터와 카운터로 구성되며 시간지연의 가감을 조절하기 위한 제1양방향딜레이부(420)와, 상기 제어부(410)로부터의 출력된 제2포워드신호(FWD_B)와 제2백워드신호(BWD_B)와 제2스타트신호(start_B)에 응답하고 양방향 링 오실레이터와 카운터로 구성되며 시간지연의 가감을 조절하기 위한 제2양방향딜레이부(430)와, 상기 제1양방향딜레이부(420)와 상기 제2양방향딜레이부(430)의 출력을 논리합하여 최종상승클록신호(Rclk_DLL)을 출력하기 위한 오아게이트(440)를 구비한다.
상기 제어부(410)는 상기 상승클록(rclk)을 클록으로 입력받아 상기 클록신호(CLK)의 한 주기에 해당하는 펄스폭을 갖는 제1포워드신호(FWD_A)와 상기 제1포워드신호(FWD_A)와 반대 위상을 갖는 제1백워드신호(BWD_A)를 출력하기 위한 디플립플롭(411)과, 상기 상승클록(rclk)을 클록으로 입력받아 클록신호(CLK)의 한 주기에 해당하는 제2포워드신호(FWD_B)와 상기 제2포워드신호(FWD_B)와 반대 위상을 갖는 제2백워드신호(BWD_B)를 출력하기 위한 디플립플롭(412)과, 상기 상승클록(rclk)을 클록신호(CLK)에 대하여 보상하고자하는 스큐(Skew)만큼 시간지연시키기 위한 더미딜레이부(413)와, 상기 더미딜레이부(413)의 출력을 클록으로 입력받아 제1딜레이상승클록(rclkd_A)과 이에 반대 위상을 갖는 제2딜레이상승클록(rclkd_B)을 출력하기 위한 디플립플롭(414)과, 상기 제1딜레이상승클록(rclkd_A)와 상기 제1포워드신호(FWD_A)를 논리곱하는 앤드게이트(415)와 상기 제2딜레이상승클록(rclkd_B)와 상기 제2포워드신호(FWD_B)를 논리곱하는 앤드게이트(416)을 구비한다.
상기 제1양방향딜레이부(420)는 상기 제1스타트신호(start_A)를 입력받아 제1방향과 제2방향으로 링 오실레이션(Ring Oscillation)을 하기 위한 양방향오실레이터(421)와, 상기 양방향오실레이터(421)의 포워드루프신호를 입력받아 오실레이션하는 횟수를 카운팅하는 포워드카운터(422)와, 백워드루프신호를 입력받아 오실레이션하는 회수를 카운팅하는 백워드카운터(423)와, 상기 포워드카운터(422)의 출력과 상기 백워드카운터(423)의 출력을 비교하여 카운트하는 횟수가 서로 일치하는 것을 감지하기 위한 카운터비교기(424)와, 상기 양방향오실레이터(421)의 출력과 상기 카운터비교기(424)를 논리곱하는 앤드게이트(425)를 구비한다.
상기와 같이 구성함으로써 간단한 양방향오실레이터가 아주 긴 선형 양방향딜레이부와 같은 역할을 하는 것이다.
상기 제2양방향딜레이부(430)의 구성은 상기 제1양방향딜레이부(420)과 동일하며, 다만 다른 점은 양방향오실레이터의 입력으로 상기 제2스타트신호(start_B)를 입력받는다는 점이다.
상기 양방향오실레이터는 제1스타트신호(start_A)와 제1포워드신호(FWD_A)와 제1백워드신호(BWD_A)에 제어받고 하기의 양방향반전부(429)으로부터의 제1출력신호(A0_A)를 입력받아서 제1방향으로 포워드루프신호를 출력하고 하기의 양방향반전부(429)으로부터의 백워드루프신호를 입력받아서 제2방향으로 제2출력신호(B0_A)를 출력하는 직렬연결된 세개의 단위 양방향딜레이부(426, 427, 428)와, 제1포워드신호(FWD_A)와 제1백워드신호(BWD_A)에 제어받고 상기 포워드루프신호를 입력받아서 제1방향으로 제1출력신호(A0_A)를 전달하고 상기 제2출력신호(B0_A)를 입력받아서 제2방향으로 백워드루프신호를 출력하는 양방향반전부(429)를 구비한다.
도5는 본 발명의 제어부(410)에 대한 제어신호의 흐름을 나타낸 타이밍도이다.
상기 도5를 참조하여 본 발명의 제어부(410)에 대한 동작을 살펴보면, 상기 제1포워드신호(FWD_A)와 제1백워드신호(BWD_A)는 서로 반대 위상을 갖고 있는 2 사이클 신호이고 상기 제2포워드신호(FWD_B)와 제2백워드신호(BWD_B)도 역시 마찬가지이다. 따라서 상기 제1포워드신호(FWD_A)와 제2백워드신호(BWD_B) 그리고 제1백워드신호(BWD_A)와 제2포워드신호(FWD_B)는 같은 신호임을 알 수 있다. 상기 제1딜레이상승클록(rclkd_A)와 제2딜레이상승클록(rclkd_B)는 더미딜레이(dummy delay)(도4의 tdm)를 반영한 신호이다. 상기 제1스타트신호(start_A)는 신호의 상승은 상기 제1딜레이상승클록(rclkd_A)에 의해서 제어받고 하강은 상기 제1포워드신호(FWD_A)에 의해서 제어받는 신호이다. 상기 제1양방향오실레이터(420)와 상기 제2양방향오실레이터(430)는 같은 구조를 가지며 한 사이클 엇갈려서 동작한다.
지연고정루프의 기본 동작은 외부 클록에 대하여 보상하고자하는 스큐(Skew)인 tdm만큼 앞서는 클록을 만드는 것이다. tdm은 보통 수 나노초정도이며 고정된 값이다. 따라서 tclk- tdm을 측정하고 클록을 그만큼 지연시키는 기능이 공통적이다.
도6a는 상기 선형 양방향딜레이부의 사이에 단위 양방향반전부를 삽입한 것을 나타내는 블록도이다.
상기 도6a를 참조하면, 단위 양방향반전부의 반전동작으로 인해 논리 하이와 논리 로우가 교차되면서 단위 딜레이 라인을 따라 신호가 전달된다. 다만 단위 양방향반전부를 지날 때마다 신호의 위상이 반전될 뿐이지 전체적인 동작은 상기 선형 양방향딜레이부의 동작과 똑같다. 즉 포워드방향으로 진행한 시간만큼 백워드방향으로의 지연이 일어나게 된다. 상기 도6a는 주기적으로 단위 양방향반전부를 지나는 것이므로 다시 도6b와 같이 생각될 수 있다.
도6b는 상기 양방향오실레이터(421)의 동작 원리를 개념적으로 나타낸 블록도이다.
상기 도6b을 참조하면, 상기 양방향오실레이터는 단위 양방향딜레이부와 단위 양방향반전부를 링(Ring)처럼 연결한 것에다 카운터가 달린 것이다. 각 카운터는 신호가 몇바퀴 돌았는지 세는 역할을 한다. 이와 같이 구성함으로써 간단한 얀방향오실레이터가 아주 긴 선형 양방향딜레이 라인과 같은 역할을 할 수 있는 것이다. 단위 양방향반전부 한개와 아주 적은 수의 단위 양방향딜레이부와 간단한 카운터만 있으면 되므로 전체 필요한 면적은 획기적으로 줄면서도 오히려 더 낮은 주파수( 더 큰 클록사이클)까지 커버할 수 있게 되며, 선형 양방향딜레이부의 장점은 전혀 손상 받지 않는다. 그리고 양방향오실레이터는 그대로 두면 계속 오실레이션하므로 상기 제1스타트신호(start_A)가 입력되기 전에 리셋(reset) 동작이 필요하다.
도7a는 본 발명에서 사용된 첫단의 단위 양방향딜레이부(426)의 회로도이다.
상기 도7a를 참조하면, 본 발명에서 사용된 단위 양방향딜레이부는 피모스트랜지스터의 게이트가 제1 또는 제2백워드신호(이하 백워드신호(bwd)라고 한다.)에 의해 제어받고 엔모스트랜지스터의 게이트가 제1 또는 제2포워드신호(이하 포워드신호(fwd)라고 한다.)와 링을 형성하는 양방향오실레이터의 라인에 시작입력을 인가하기 위한 상기 제1 및 제2스타트신호(start)에 의해 제어받으며 이전단의 단위 양방향딜레이부의 출력(Am)을 입력으로해서 제2출력신호(Bm)을 출력하는 제1삼상 버퍼(700)와, 피모스트랜지스터의 게이트가 상기 백워드신호(bwd)에 의해 제어받고 엔모스트랜지스터의 게이트가 상기 포워드신호(fwd)에 의해 제어받으며 상기 제2출력신호(Bm)을 입력받아 제1출력신호(Am+1)을 출력하는 제2삼상버퍼(710)와, 피모스트랜지스터의 게이트가 상기 포워드신호(fwd)에 의해 제어받고 엔모스트랜지스터의게이트가 상기 백워드신호(bwd)에 의해 제어받으며 이전단의 단위 양방향딜레이부의 출력을 입력받아 제1출력신호(Am+1)을 출력하는 제3삼상 버퍼(730)와, 피모스트랜지스터의 게이트가 상기 포워드신호(fwd)에 의해 제어받고 엔모스트랜지스터의 게이트가 상기 백워드신호(bwd)에 의해 제어받으며 상기 제1출력신호(Am+1)을 입력받아 제2출력신호(Bm)을 출력하는 제4삼상버퍼(720)와 상기 제1 또는 제2스타트신호(start_A 또는 start_B)를 게이트단으로 입력받고 소스-드레인이 전원전압과 상기 제2출력신호(Bm)사이에 형성된 피모스트랜지스터(740)를 구비한다.
도7b는 본 발명의 단위 양방향딜레이부(427, 428)를 심볼로 나타낸 회로도이다.
상기 도7b를 참조하면, 인버터가 마주보고 있는 형태는 종래의 후지쯔(주)가 개발한 단위 양방향딜레이부와 같으며, 다른 점은 본 발명에서 필요에 의해 리셋을 위한 피모스트랜지스터를 추가하였다는 점이다.
도8a는 본 발명의 단위 양방향반전부(429)의 회로도이다.
상기 도8a를 참조하면, 피모스트랜지스터의 게이트가 백워드신호(bwd)에 의해 제어받고 엔모스트랜지스터의 게이트가 포워드신호(fwd)에 의해 제어받으며 이전단의 단위 양방향딜레이부의 제1출력신호(Am)을 입력으로해서 포워드루프신호 및 제2출력신호(Am+1및 Bm)을 출력하는 제1삼상 버퍼(800)와 피모스트랜지스터의 게이트가 포워드신호(fwd)에 의해 제어받고 엔모스트랜지스터의 게이트가백워드신호(bwd)에 의해 제어받으며 이전단의 단위 양방향딜레이부의 출력인 백워드루프신호(Bm+1)를 입력으로해서 제2출력신호 및 포워드루프신호(Am+1및 Bm)을 출력하는 제2삼상 버퍼(810)를 구비한다.
도8b는 시뮬레이션(simulation)을 위하여 상기 단위 양방향반전부 세 개를 직렬로 연결한 회로도이다.
도9는 본 발명의 동작파형을 나타낸 타이밍도이다.
상기 도9를 참조하면, 포워드신호(FWD)가 논리 하이가 되고 스타트신호(start)가 들어오기 전 시간 동안 리셋신호(resetb)가 논리 로우가 되어 양방향오실레이터를 리셋한다. 스타트신호(start)가 논리 하이가 되면 제1방향으로 신호가 전달되며 포워드루프신호(A3)를 입력받는 포워드카운터가 전달된 신호의 상승 에지의 갯수를 카운트한다. 그리고 백워드신호(BWD)가 논리 하이가 되면 신호는 거꾸로 진행하여 백워드루프신호(B3)를 입력받는 백워드카운터를 동작시킨다. 백워드카운터의 결과와 포워드카운터의 결과가 같으면 상기 카운터비교기(424)의 출력인 카운터매치(count_match) 신호가 논리 하이가 되어 양방향오실레이터의 출력신호(B0)의 상승에지를 최종상승클록신호(Rclk_DLL)로 출력시킨다. 하나의 양방향오실레이터는 클록의 2 사이클마다 하나의 지연고정루프 클록을 생성하므로 매 사이클마다 지연고정루프의 클록을 얻기 위해서는 양방향오실레이터가 하나 더 필요하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 본 발명은 양방향오실레이터와 포워드카운터 및 백워드카운터를 사용함으로써, 기존에 발표된 지연고정루프 중에서 최소의 면적을 가지면서 더 낮은 주파수까지 동작이 가능하며, 빠른 록킹(Locking)과 적은 신호떨림(Jitter)등의 장점을 그대로 유지할 수 있도록 한다.

Claims (13)

  1. 반도체메모리장치에 있어서,
    클록신호(CLK)와 반클록신호(CLKB)를 입력받고 입력된 신호를 비교하여 내부클록을 생성하는 입력부;
    상기 내부클록을 입력받아서 제어신호를 생성하기 위한 제어부;
    상기 제어부로부터의 출력된 제어신호에 응답하여 제1방향과 제2방향으로 링 오실레이션을 하면서 시간지연의 가감을 조절하기 위한 양방향오실레이터;
    상기 양방향오실레이터로부터 출력된 신호를 입력받아 회전하는 횟수를 카운팅하고 카운팅 횟수를 비교하기위한 카운터; 및
    상기 양방향오실레이터와 상기 카운터의 출력을 합하여 최종내부클록신호를 출력하기 위한 출력수단
    을 포함하여 이루어진 지연고정루프.
  2. 상기 제 1 항에 있어서,
    상기 제어부는,
    상기 내부클록을 클록으로 입력받아 상기 클록신호(CLK)의 한 주기에 해당하는 펄스폭을 갖는 제1포워드신호와 상기 제1포워드신호의 반대 위상을 갖는 제1백워드신호를 출력하기 위한 디플립플롭;
    상기 내부클록을 클록으로 입력받아 클록신호(CLK)의 한 주기에 해당하는 펄스폭을 갖는 제2포워드신호와 상기 제2포워드신호의 반대 위상을 갖는 제2백워드신호를 출력하기 위한 디플립플롭;
    상기 내부클록을 클록신호(CLK)에 대하여 보상하고자하는 스큐(Skew)만큼 시간지연시키기 위한 더미딜레이부;
    상기 더미딜레이부의 출력을 클록으로 입력받아 제1딜레이상승클록과 이에 반대 위상을 갖는 제2딜레이상승클록을 출력하기 위한 디플립플롭;
    상기 제1딜레이상승클록과 상기 제1포워드신호를 논리곱하는 제1앤드게이트;
    상기 제2딜레이상승클록과 상기 제2포워드신호를 논리곱하는 제2앤드게이트
    를 포함하여 이루어진 지연고정루프.
  3. 상기 제 2 항에 있어서,
    상기 제1앤드게이트의 출력신호인 제1스타트신호는 외부클록에서 내부클록이 생성되기까지의 시간지연만큼의 펄스폭을 갖는 신호임을 특징으로 하는 지연고정루프.
  4. 상기 제 2 항에 있어서,
    상기 제2앤드게이트의 출력신호인 제2스타트신호는 외부클록에서 내부클록이생성되기까지의 시간지연만큼의 펄스폭을 갖는 신호임을 특징으로 하는 지연고정루프.
  5. 상기 제 1 항에 있어서,
    상기 내부클록은 클록신호의 라이징 에지(Rising Edge)에 동기되어 펄스화되는 신호임을 특징으로하는 지연고정루프.
  6. 상기 제 1 항에 있어서,
    상기 내부클록은 클록신호의 폴링 에지(Falling Edge)에 동기되어 펄스화되는 신호임을 특징으로하는 지연고정루프.
  7. 상기 제 1 항에 있어서,
    상기 양방향오실레이터는,
    제1스타트신호와 제1포워드신호와 제1백워드신호에 제어받고 하기의 양방향반전부으로부터의 제1출력신호(A0_A)를 입력받아서 제1방향으로 포워드루프신호를 출력하고 하기의 양방향반전부로부터의 백워드루프신호를 입력받아서 제2방향으로제2출력신호(B0_A)를 출력하는 직렬연결된 한개 이상의 단위 양방향딜레이부; 및
    제1포워드신호와 제1백워드신호에 제어받고 상기 포워드루프신호를 입력받아서 제1방향으로 제1출력신호(A0_A)를 전달하고 상기 제2출력신호(B0_A)를 입력받아서 제2방향으로 백워드루프신호를 출력하는 한개 이상 홀수개의 양방향반전부
    를 포함하여 이루어진 지연고정루프.
  8. 상기 제 1 항에 있어서,
    카운터는,
    상기 포워드루프신호에 응답하여 제1방향으로 회전하는 양방향오실레이터의 회전 횟수를 카운트하는 포워드카운터;
    상기 백워드루프신호에 응답하여 제2방향으로 회전하는 양방향오실레이터의 회전 횟수를 카운트하는 백워드카운터; 및
    상기 포워드카운터와 백워드카운터의 회전 횟수가 일치하는 것을 비교 판단하기 위한 카운터비교기
    를 포함하여 이루어진 지연고정루프.
  9. 상기 제 1 항에 있어서,
    출력수단은,
    상기 카운터비교기의 출력과 양방향오실레이터의 출력을 논리곱하는 앤드(AND)게이트임을 특징으로 하는 지연고정루프.
  10. 반도체메모리장치에 있어서,
    클록신호(CLK)와 반클록신호(CLKB)를 입력받고 입력된 신호를 비교하여 내부클록을 생성하는 입력부;
    상기 내부클록을 입력받아서 상기 클록신호(CLK)의 한주기에 해당하는 펄스폭을 갖기 위한 제1포워드신호 및 제2백워드신호와 상기 제1포워드신호 및 제2백워드신호의 반대 위상을 갖는 제1백워드신호 및 제2포워드신호와 보상하고자 하는 시간지연만큼의 펄스폭을 갖는 제1스타트신호 및 제2스타트신호를 생성하기 위한 제어부;
    상기 제어부로부터의 출력된 제1포워드신호와 제1백워드신호와 제1스타트신호에 응답하고 양방향 링 오실레이터와 카운터로 구성되며 시간지연의 가감을 조절하기 위한 제1양방향딜레이부;
    상기 제어부로부터의 출력된 제2포워드신호와 제2백워드신호와 제2스타트신호에 응답하고 양방향 링 오실레이터와 카운터로 구성되며 시간지연의 가감을 조절하기 위한 제2양방향딜레이부; 및
    상기 제1양방향딜레이부와 상기 제2양방향딜레이부의 출력을 논리합하여 최종내부클록신호를 출력하기 위한 출력수단
    을 포함하여 이루어진 지연고정루프.
  11. 상기 제 10 항에 있어서,
    상기 제1양방향딜레이부는,
    상기 제1스타트신호를 입력받아 제1방향과 제2방향으로 링 오실레이션(Ring Oscillation)을 하기 위한 양방향오실레이터;
    상기 양방향오실레이터의 제1방향으로 회전하는 포워드루프신호를 입력받아 오실레이션하는 횟수를 카운팅하는 포워드카운터;
    상기 양방향오실레이터의 제2방향으로 회전하는 백워드루프신호를 입력받아 오실레이션하는 회수를 카운팅하는 백워드카운터;
    상기 포워드카운터의 출력과 상기 백워드카운터의 출력을 비교하여 카운트하는 횟수가 서로 일치하는 것을 감지하기 위한 카운터비교기; 및
    상기 양방향오실레이터의 출력과 상기 카운터비교기를 논리곱하는 앤드게이트
    를 포함하여 이루어진 지연고정루프.
  12. 상기 제 7 항에 있어서,
    단위 양방향딜레이부는,
    상기 제1백워드신호에 의해 제어받아 포워드(forward) 방향으로 신호를 전달하고 상기 제1백워드신호에 의해 제어받아 백워드(backward) 방향으로 신호를 전달하는 것을 특징으로하는 모든 회로를 포함하여 이루어진 지연고정루프.
  13. 상기 제 7 항에 있어서,
    단위 양방향반전부는,
    상기 제1백워드신호에 의해 제어받아 포워드(forward) 방향으로 반전된 신호를 전달하고 상기 제1백워드신호에 의해 제어받아 백워드(backward) 방향으로 반전된 신호를 전달하는 것을 특징으로하는 모든 회로를 포함하여 이루어진 지연고정루프.
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