TWI708244B - 記憶體裝置 - Google Patents

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TWI708244B
TWI708244B TW108122392A TW108122392A TWI708244B TW I708244 B TWI708244 B TW I708244B TW 108122392 A TW108122392 A TW 108122392A TW 108122392 A TW108122392 A TW 108122392A TW I708244 B TWI708244 B TW I708244B
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逸群 劉
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Abstract

一種記憶體裝置。記憶體裝置包含：主動電流路徑，所述主動電流路徑包含磁穿隧接面；及參考電流路徑，所述參考電流路徑包含參考電阻元件。參考電阻元件具有與磁穿隧接面的電阻不同的電阻。異步延遲感測元件具有耦合至主動電流路徑的第一輸入端及耦合至參考電流路徑的第二輸入端。異步延遲感測元件經組態以感測主動電流路徑上的第一上升或下降邊緣電壓與參考電流路徑上的第二上升或下降邊緣電壓之間的定時延遲。異步延遲感測元件經進一步組態以基於定時延遲來判定儲存於磁穿隧接面中的資料狀態。

Description

記憶體裝置
本發明的實施例是有關於一種記憶體裝置，且特別是有關於一種包含磁穿隧接面記憶胞的記憶體裝置。
許多現代電子裝置含有電子記憶體，諸如硬磁碟驅動機或隨機存取記憶體(random access memory；RAM)。電子記憶體可為揮發性記憶體或非揮發性記憶體。非揮發性記憶體能夠在沒有電力的情況下保留其所儲存的資料，而揮發性記憶體在失去電力時去失其資料記憶體內容。磁穿隧接面(magnetic tunnel junction；MTJ)可用於硬磁碟驅動機及/或RAM，且因此對於下一代記憶體解決方案而言為有前景的候選項。
本發明實施例提供一種記憶體裝置，包括：主動電流路徑，包含磁穿隧接面；參考電流路徑，包含參考電阻元件，所述參考電阻元件具有與所述磁穿隧接面的電阻不同的電阻；以及異步延遲感測元件，具有耦合至所述主動電流路徑的第一輸入端及耦合至所述參考電流路徑的第二輸入端，其中所述異步延遲感測元件經組態以感測所述主動電流路徑上的第一上升或下降邊緣電 壓與所述參考電流路徑上的第二上升或下降邊緣電壓之間的定時延遲，所述異步延遲感測元件經進一步組態以基於所述定時延遲來判定儲存於所述磁穿隧接面中的資料狀態。
本發明實施例提供一種記憶體裝置，包括：記憶體陣列，包含在半導體基底上以列及行配置的多個記憶胞，其中所述多個記憶胞分別包含多個磁穿隧接面且分別包含多個存取電晶體；多個字元線，大致平行於所述列延伸，其中字元線沿所述列分別耦合至多個存取電晶體的多個閘極電極；多個位元線，大致平行於所述行延伸，其中位元線沿所述行分別耦合至多個存取電晶體的多個源極或汲極區，且經組態以在所述字元線經確證時基於所述列的磁穿隧接面的資料狀態來提供主動資料訊號；互補或參考位元線，大致平行於所述行延伸且經組態以在所述字元線經確證時提供互補或參考資料訊號，所述互補或參考資料訊號根據所述資料狀態是高電阻狀態還是低電阻狀態而具有以不同定時延遲與所述主動資料訊號的對應上升或下降邊緣不同的上升或下降邊緣；以及異步延遲感測元件，具有耦合至所述位元線的第一輸入端及耦合至所述互補或參考位元線的第二輸入端。
本發明實施例提供一種記憶體裝置，包括：主動電流路徑，包含磁穿隧接面，所述磁穿隧接面具有耦合至源極線的鐵磁層及耦合至資料儲存節點的釘住層；第一存取電晶體，安置於所述主動電流路徑上，所述第一存取電晶體具有耦合至所述資料儲存節點的第一源極或汲極區、耦合至主動位元線的第二源極或汲極區以及耦合至字元線的第一閘極；參考電流路徑，包含具有參考電阻的參考磁穿隧接面元件；第二存取電晶體，安置於所述參 考電流路徑上，所述第二存取電晶體具有耦合至所述參考磁穿隧接面元件的第三源極或汲極區、耦合至參考位元線的第四源極或汲極區以及耦合至所述字元線的第二閘極；以及感測放大器，包含異步延遲感測元件，所述異步延遲感測元件具有耦合至所述主動位元線的第一輸入端及耦合至所述參考位元線的第二輸入端。
50:記憶體裝置
52:記憶體陣列
100:記憶胞/主動記憶胞/主動MTJ胞/主動MTJ記憶胞
102、102a、102b、131:MTJ記憶體元件
104、133、220、710:存取電晶體
105:釘住結構
106:鐵磁參考層
108:鐵磁自由層
110:非磁性障壁層
112:反鐵磁層
114:釘住層
116:金屬中間層
118:層/釘住層
120:間隔物金屬層
122:非磁性金屬的單個層或多個層
130:參考MTJ胞/MTJ參考胞/互補記憶胞
132:參考電阻元件/參考電阻器/參考電阻
140:異步讀取電路
150、C1、C2、CM:感測放大器(S/A)
152:S/A輸入端/第一S/A輸入端子
154:第二S/A輸入端子
200:資料路徑
202:主動記憶胞行/主動MTJ記憶胞行
203:耦合電路
204:參考電流路徑
206:主動電流路徑
207:偏壓電路
208:異步延遲感測元件
210:第一預充電電晶體/電晶體
212:第一上拉讀取啟用電晶體/電晶體
213:主動感測線/感測線
214:第一下拉讀取啟用電晶體/電晶體
215:參考感測線
216:第二預充電電晶體/電晶體
218:第二上拉讀取啟用電晶體/電晶體
222:第二下拉讀取啟用電晶體/電晶體
252:控制電路
254:字元線驅動器電路
256:預充電驅動器電路
257:讀取啟用驅動器電路
260:第一讀取操作/時間
262:第二讀取操作/時間
302、304、306:時間
308:峰值讀取電流
310:基線讀取電流/基礎讀取電流
316:第一時間
318:第二時間
320:預定BL電壓/預定電壓
352、tpeak、tbaseline:時間
402:第一對交叉耦合邏輯閘極
404:第二對交叉耦合邏輯閘極
406:第一NAND閘極
408:第二NAND閘極
410:第三NAND閘極
412:第四NAND閘極
414、626:第一輸入端
416:第一輸入端/第二輸入端
418:第一輸出端/輸出端
420、636:第二輸出端
422、632:第三輸入端
424:第一輸入端/第四輸入端
426:第三輸出端/輸出端
428、430、432、628:第二輸入端
434:第四輸出端
502、504、506:時間
602:第一級
604:第二級
606:第一電流路徑
608:第二電流路徑
610:第一PMOS電晶體
612:第二PMOS電晶體
614:第一NMOS電晶體
616:第二NMOS電晶體
618:第三PMOS電晶體
620:第四PMOS電晶體
622:第三NMOS電晶體
624:第四NMOS電晶體
630:第一輸出端
634:第四輸入端
638:第五輸入端
640:第六輸入端
642:第三輸出端
700:積體電路
704:內連線結構
706:半導體基底/基底
708:淺溝渠隔離(STI)區
714、716:存取閘極電極/字元線閘極電極/閘極電極
718、720:存取閘極介電質/閘極介電質/字元線閘極介電質
722:存取側壁間隔物/字元線側壁間隔物
724:源極/汲極區
726、728、730:IMD層
732、734、736:金屬化層
738、740、742:金屬線
744:接觸件
746:通孔
750、752:介電保護層
BL:位元線/主動位元線/位元線訊號
BL1、BL2、BLM:主動位元線
BLRef:參考位元線/位元線參考訊號
RefBL1、RefBL2、RefBLM:參考位元線
C1-1、C2-1、CM-1、C1-2、C2-2、CM-2、C1-3、C2-3、CM-3、C1-N、C2-N、CM-N:主動MTJ記憶胞/記憶胞/胞
CR1、CR2、CRM:參考MTJ胞
CLK:時鐘訊號
CRef1、CRef1-1、CRef1-N:互補MTJ
Iavg:平均讀取電流
IA:主動電流讀取訊號/主動讀取電流
IA1、IA2、IAM:主動讀取電流
Ipeak:電流
IR:參考讀取電流
IR1、IR2、IRM:參考電流
PRE:預充電訊號
Q:輸出端/資料狀態/電壓輸出端
QB:互補資料狀態/電壓輸出端
RAP:高電阻狀態
RE:讀取啟用訊號
RMTJ、Rref:電阻
RP:低電阻狀態
SL:源極線/主動源極線/主動感測線電壓
SLRef:參考源極線/參考感測線/參考感測線電壓
SL1、SL2、SLM:主動源極線
VA、VDD、VSS、VREF:電壓
WL:字元線/字元線訊號
WL1、WL2、WL3、WLN:字元線
x、y、z:方向
△t1:定時延遲差/定時延遲
△t、△t2、△tM:定時延遲
△tAP:延遲/時間延遲
△tP:時間延遲
結合隨附圖式閱讀以下具體實施方式時會最佳地理解本揭露的態樣。應注意，根據業界中的標準慣例，各種特徵並未按比例繪製。事實上，可出於論述清楚起見而任意地增加或縮減各種特徵的尺寸。
圖1示出描繪包含MTJ記憶胞陣列及相關聯讀取電路的記憶體裝置的一些實施例的圖。
圖2A示出針對可在圖1的記憶體裝置中使用的資料路徑的一些實施例的電路示意圖。
圖2B示出根據一些實施例的針對諸如圖2A中所示出的資料路徑的一系列定時圖式。
圖3示出針對可在圖1的記憶體裝置中使用的資料路徑的一些替代實施例的電路示意圖。
圖4示出根據本揭露的針對延遲感測電路的一些實施例的電路示意圖。
圖5示出根據一些實施例的針對諸如圖4中所示出的延遲感測電路的一系列定時圖式。
圖6示出根據本揭露的針對延遲感測電路的又一些實施例的 電路示意圖。
圖7A示出MTJ記憶胞的一些實施例的三維視圖。
圖7B至圖7G說明針對MTJ記憶胞的一些替代實施例。
圖8示出說明包含MTJ記憶體元件的記憶體裝置的一些實施例的橫截面圖。
圖9示出如由圖8中的切割線指示的圖8的記憶體裝置的俯視圖。
本揭露提供用於實施本揭露的不同特徵的多個不同實施例或實例。以下描述組件及配置的具體實例以簡化本揭露。當然，此等組件及配置僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或在第二特徵上的形成可包含第一特徵與第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可形成於第一特徵與第二特徵之間以使得第一特徵與第二特徵可不直接接觸的實施例。此外，本揭露可在各種實例中重複附圖標號及/或字母。此重複是出於簡化及清晰的目的且本身並不指示所論述的各種實施例及/或組態之間的關係。
另外，為了便於描述，在本文中可使用諸如「在...下面(beneath)」、「在...下方(below)」、「下部(lower)」、「在...上方(above)」、「上部(upper)」以及類似術語的空間相對術語來描述一個元件或特徵與如圖式中所示出的另一(些)元件或另一(些)特徵的關係。除圖式中所描繪的定向之外，空間相對術語亦意欲涵蓋裝置在使用或操作中的不同定向。設備可以其他方式定向(旋 轉90度或處於其他定向)且本文中所使用的空間相對描述詞可同樣相應地進行解釋。
磁穿隧接面(MTJ)包含由隧道障壁層間隔開的第一鐵磁膜及第二鐵磁膜。鐵磁膜中的一者(通常稱為「參考層」)具有固定的磁化方向，而另一鐵磁膜(通常稱為「自由層」)具有可變的磁化方向。若參考層及自由層的磁化方向處於平行定向中，則電子將更有可能隧穿隧道障壁層，使得MTJ處於低電阻狀態下。相反，若參考層及自由層的磁化方向處於反向平行定向中，則電子將不大可能隧穿隧道障壁層，使得MTJ處於高電阻狀態下。因此，MTJ可在兩種電阻狀態之間切換，所述兩個電阻狀態為具有低電阻的第一狀態(RP：參考層及自由層的磁化方向為平行的)及具有高電阻的第二狀態(RAP：參考層及自由層的磁化方向為反向平行的)。
由於MTJ的二元性質，因此在記憶胞中使用MTJ來在與第一資料狀態(例如邏輯「0」)對應的低電阻狀態RP下及與第二資料狀態(例如邏輯「1」)對應的高電阻狀態RAP下儲存數位資料。為了自此MTJ記憶胞讀取資料，可將MTJ的電阻RMTJ(所述電阻可根據所儲存的資料狀態而在RP與RAP之間變化)與參考MTJ的電阻RRef(其中RRef例如在RP與RAP之間)進行比較。在一些方法中，可藉由使用將相等電流施加至MTJ及參考電阻的電壓感測來量測此電阻差以產生其間的電壓差△V。感測放大器隨後可將所述電壓差△V放大為完全幹線電壓(full rail voltage)以判定自MTJ讀取的資料狀態是「0」還是「1」。然而，當讀取電流較小時，難以為感測放大器產生足夠大的電壓差△V以快速且準確地 判定儲存「0」狀態還是「1」狀態。儘管可增加讀取電流位準，但較大讀取電流會導致儲存於MTJ記憶胞中的資料狀態在讀取操作之前或期間無意中「轉換」-被稱為「讀取干擾」的非所需情況。
因此，並非使用電壓感測，而是本揭露提供用於讀取利用來自MTJ的電壓訊號的第一上升或下降邊緣與來自參考電阻的電壓訊號的第二上升或下降邊緣之間的定時延遲差的MTJ記憶胞的技術。在此方法中，讀取電流是動態的，此係因為其在讀取循環期間達到最高並逐漸減小。最大或峰值讀取電流可大於前述方法(較佳地為△V及△I)，但平均讀取電流小到足以不造成讀取干擾。因此，藉由感測來自MTJ及參考電阻的訊號之間的延遲差，此方法實現更為穩健的感測。
圖1示出包含經配置在記憶體陣列52中的多個記憶胞100的記憶體裝置50。每一記憶胞100包含MTJ記憶體元件102及存取電晶體104。在記憶體陣列52內，記憶胞100經配置成M行(位元)及N列(字元)，且在圖1中標記為C行-列。字元線(word-line；WL)沿相應列延伸，且沿相應列耦合至存取電晶體104的閘極電極。主動位元線(bit-line；BL)及主動源極線(source-line；SL)沿相應行延伸。針對每一行，BL沿所述行耦合至MTJ記憶體元件102的一側，而SL經由存取電晶體104沿所述行耦合至MTJ記憶體元件102的相對側。
舉例而言，在記憶體裝置50的第1列中，胞C1-1至胞CM-1形成可藉由啟動字元線WL1接入的M位元資料字(M-bit data word)。因此，在啟動WL1時，可分別經由主動位元線BL1至主動位元線BLM及/或藉由主動源極線SL1至主動源極線SLM將資料狀 態寫入至相應胞C1-1至胞CM-1或自相應胞C1-1至胞CM-1讀取資料狀態。
在針對第1列的典型寫入操作期間，將電壓VWL施加至字元線WL1，其中VWL通常大於或等於存取電晶體104的臨限值電壓，由此開啟第1列內的存取電晶體並將主動位元線BL1至主動位元線BLM耦合至所存取的記憶胞(例如分別為記憶胞C1-1至記憶胞CM-1)中的MTJ記憶體元件102。將合適偏壓施加在主動位元線BL1至主動位元線BLM及其對應主動源極線SL1至主動源極線SLM上，其中針對行的每一主動位元線與源極線之間的偏壓表示待寫入至所述行的所存取的記憶胞的資料值。在存取第1列時，其他列的字元線(WL2至WLN)保持關閉(例如小於存取電晶體的臨限值電壓)，使得即使主動位元線BL1至主動位元線BLM以及主動源極線SL1至主動源極線SLM經偏置，其他胞的MTJ記憶體元件亦保持隔離且未經寫入或讀取。其他列可以類似方式進行寫入。
針對讀取操作，異步讀取電路140可包含針對每一行的感測放大器(S/A)150，所述異步讀取電路用於自行的所存取的記憶胞偵測所儲存的資料狀態。在第1列的典型讀取操作期間，再次將電壓VWL施加至字元線WL1以開啟存取電晶體104且將主動位元線BL1至主動位元線BLM耦合至所存取的胞(分別為C1-1至CM-1)的MTJ記憶體元件102。感測放大器150隨後經由其相應主動位元線BL1至主動位元線BLM以及主動源極線SL1至主動源極線SLM感應通過所存取的MTJ記憶體元件102的相等主動讀取電流(IA1至IAM)。由於MTJ記憶體元件102具有不同電阻(例 如根據儲存於所述MTJ記憶體元件中的資料狀態各自可為RP或RAP中任一者)，此等主動讀取電流IA1至主動讀取電流IAM使相應主動位元線BL1至主動位元線BLM的電壓位準在時間上彼此不同以反映儲存於相應的所存取的MTJ記憶胞中的資料狀態。舉例而言，若記憶胞C1-1處於高電阻狀態下(例如記憶體元件102處於狀態RAP下)，則BL1會傾向於在S/A C1的S/A輸入端152處產生較低電壓；而若胞C2-1處於較低電阻狀態(例如記憶體元件102處於RP)，則BL2會傾向於在S/A C2的S/A輸入端152處產生較高電壓。
更特定而言，為針對給定行判定自所存取的MTJ記憶體元件102讀取的資料狀態是「1」還是「0」，經由行(例如第1行)的參考MTJ胞130(例如CR1)感應參考電流(例如，等於主動讀取電流IA1的IR1)。參考MTJ胞130包含參考電阻元件132，所述參考電阻元件在RP與RAP之間具有電阻Rref。因此，每一感測放大器150的第一S/A輸入端子(例如152)耦合至行的主動位元線(例如S/A C1 150的152耦合至主動位元線BL1)，且第二S/A輸入端子(例如154)耦合至行的參考位元線(例如S/A C1 150的154耦合至參考位元線REFBL1)。第一S/A輸入端子152及第二S/A輸入端子154上的電壓具有其間的定時延遲差(例如△t1)，此產生自主動MTJ胞100(例如C1-1是RP或RAP中任一者)與參考MTJ胞130(例如CR1是RREF)之間的電阻差。根據存在的定時延遲差，感測放大器針對自所述行讀取的資料狀態返回「1」或「0」。舉例而言，若預定電壓在到達第二S/A輸入端子154之前到達第一S/A輸入端子152，則感測放大器返回「0」；但若預定電壓在到 達第二S/A輸入端子154之後到達第一S/A輸入端子152，則感測放大器150返回「1」(或反之亦然)。
在此方案中，主動讀取電流IA1至主動讀取電流IAM是動態的，此係因為其在讀取循環期間針對每一行達到最高並逐漸減小。峰值讀取電流可大於前述方法，但平均讀取電流小到足以不造成讀取干擾。因此，藉由感測來自主動記憶胞100及參考MTJ胞130的訊號之間的定時延遲差(而不是僅感測電壓差或電流差)，此方法實現更為穩健的感測。
圖2A更詳細地示出記憶體裝置50的資料路徑200的示意圖。除了圖1中未描繪的一些額外電路以外，資料路徑200大致與圖1的記憶體裝置50的單個行對應。資料路徑200包含參考電流路徑204及主動電流路徑206，所述參考電流路徑及所述主動電流路徑經配置成在VDD與VSS之間彼此平行。主動電流路徑206包含在主動位元線(BL)與主動源極線(SL)之間並聯耦合的主動記憶胞的行202，而參考電流路徑204包含在參考位元線BLRef與參考源極線SLRef之間耦合的一或多個參考MTJ胞130。耦合電路203選擇性將主動位元線BL耦合至主動感測線(senseline)213，並且選擇性地將參考位元線BLRef耦合至參考感測線215。當啟動對應WL時，偏壓電路207經組態以在行的所存取的主動記憶胞100上及在參考MTJ胞130上提供偏壓，通常藉由經由行的所存取的記憶胞100設置主動讀取電流(IA)且藉由經由參考MTJ胞130設置參考讀取電流(IR)。
異步延遲感測元件(asynchronous,delay-sensing element)208耦合至主動感測線213及參考感測線215，且經組態以藉由評 估主動感測線213上的第一上升或下降邊緣電壓與參考感測線215上的第二上升或下降邊緣電壓之間的定時延遲△t來判定儲存於所存取的主動記憶胞100中的資料狀態。異步延遲感測元件208隨後基於定時延遲△t來判定儲存於所存取的主動記憶胞100的MTJ記憶體元件102中的資料狀態。舉例而言，基於定時延遲，感測放大器150可在輸出端Q上設置輸出電壓，所述輸出電壓的電壓位準處於自所存取的主動記憶胞100讀取的表示邏輯「1」或邏輯「0」的兩種狀態中的一種。
更特定而言，主動電流路徑206包含第一預充電電晶體210、第一上拉讀取啟用電晶體212、主動MTJ記憶胞100的行202以及第一下拉讀取啟用電晶體214。行202的每一MTJ記憶體元件102可在低電阻狀態(例如RP)與高電阻狀態(例如RAP)之間切換。
參考電流路徑204包含：第二預充電電晶體216；第二上拉讀取啟用電晶體218；參考MTJ記憶胞130(包含參考電阻132及第二存取電晶體220，在一些實施例中可以將所述參考電阻實施為具有固定電阻RRef的電阻器)；以及第二下拉讀取啟用電晶體222。參考電阻Rref在RP與RAP之間，且可為例如RP與RAP之間的平均值或中點。參考位元線(BLRef)及參考源極線(SLRef)(所述參考位元線及參考源極線具有實質上與BL及SL的長度及電阻相等的長度及電阻)耦合至參考MTJ胞130的相對端。
控制電路252(所述控制電路包含字元線驅動器電路254、預充電驅動器電路256以及讀取啟用(read-enable；RE)驅動器電路257)將控制訊號提供至資料路徑以便於進行讀取操作及 寫入操作。字元線驅動器電路254具有耦合至相應字元線的輸出端，且字元線沿記憶胞的列耦合至存取電晶體的相應閘極。預充電驅動器電路256具有耦合至電晶體210、電晶體216的閘極的輸出端，且經組態以在讀取操作及寫入操作期間提供預充電電壓訊號PRE。讀取啟用驅動器電路257具有耦合至電晶體212、電晶體214、電晶體218以及電晶體222的閘極的輸出端，且經組態以在讀取操作及寫入操作期間提供讀取啟用電壓訊號RE。
儘管圖2A示出具有p型金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor；MOSFET)及n型金屬氧化物半導體場效電晶體的資料路徑200，但應瞭解，在其他實施例中，一或多種n型MOSFET可用p型MOSFET替換及/或一或多種p型MOSFET可用n型MOSFET替換。另外，並非MOSFET，亦可使用其他類型的切換元件及/或隔離元件，包含但不限於，雙極接面電晶體(bipolar junction transistor；BJT)、鰭式場效電晶體(fin field effect transistor；FinFET)、接面場效電晶體(junction field effect transistor；JFET)以及二極體。另外，圖2A示出行202中的所有列共用的單個MTJ參考胞130，但是在其他實施例中，每一列可具有其自身參考MTJ胞130，使得參考MTJ胞130的數目及每一行中的列的數目以一對一的方式對應於彼此。
圖2B示出根據一些實施例的一系列定時圖。應瞭解，圖2B的波形僅為非限制性實例，且在其他實施例中的波形可明顯不同於圖2B中所示出的彼等波形。若干訊號示出於圖2B的左手側，即，MTJ的電阻(RMTJ)、時鐘訊號(CLK)、預充電訊號(PRE)、讀取啟用訊號(RE)、字元線訊號(WL)、位元線訊號(BL)及 位元線參考訊號(bitline reference signal；BLRef)以及主動電流讀取訊號(IA)。此等訊號中的每一個隨時間變化進行標繪，其中對應時間針對圖2B中的各種波形豎直對準。在其他實施例中，波形可單獨及/或共同「倒置」翻轉，例如並非WL訊號為高態有效，而是可替代地WL訊號可為低態有效。
圖2B示出圖2A的資料路徑上的第一讀取操作260及第二讀取操作262。在時間260期間的第一讀取操作中，所存取的記憶胞的電阻RMTJ是高電阻狀態(RAP)，且在時間262期間的第二讀取操作中，所存取的記憶胞的電阻RMTJ是低電阻狀態RP。
在圖2B中的時間302處，時鐘訊號具有自較低時鐘電壓至高時鐘電壓的上升邊緣轉換。
在時間304處，預充電訊號PRE具有自高PRE電壓至低PRE電壓的下降邊緣轉換。參見圖2A，在304處的此PRE電壓轉換啟用第一預充電電晶體210及第二預充電電晶體216，由此將電荷自VDD預充電或「滴流(trickling)」至主動感測線213及參考感測線215上。因此，在304處，將主動感測線213及參考感測線215預充電至VDD。更特定而言，在說明的實例中，將主動感測線213預充電為VDD減210的電壓臨限值，而將參考感測線215預充電為VDD減216的電壓臨限值。
在304處的PRE電壓轉換的同時或稍晚於所述PRE電壓轉換，讀取啟用訊號RE具有自低讀取啟用電壓至高讀取啟用電壓的上升邊緣轉換。參見圖2A，此RE轉換啟用第一上拉讀取啟用電晶體及第二上拉讀取啟用電晶體212、218，且啟用第一下拉讀取啟用電晶體及第二下拉讀取啟用電晶體214、222。因此，在時 間304處的此等轉換將電荷自感測線213及參考感測線215分別預充電或「滴流」至位元線BL及參考位元線BLRef。更特定而言，在所說明的實例中，將位元線BL預充電為VDD減電壓臨限值210及減電壓臨限值212，而將參考位元線BLRef預充電為VDD減電壓臨限值216及減電壓臨限值218。將源極線SL及參考源極線SLRef拉向Vss。
在306處，字元線訊號WL具有自低WL電壓至高WL電壓的上升邊緣轉換。參見圖2A，此WL轉換啟用第1列的存取電晶體104及存取電晶體220；且從而使主動讀取電流IA在主動MTJ記憶體元件102上流動且使參考讀取電流IR在參考電阻器132上流動。
如緊隨時間306所繪示，WL的確證使先前儲存於感測線213上的電荷洩漏於主動MTJ記憶體元件102上，從而得到主動讀取電流IA中的峰值讀取電流308。在此WL轉換之後，類似的參考讀取電流IR(見圖2A)洩漏於參考位元線BLRef上及參考電阻器132上。
在主動讀取電流IA經過所存取的MTJ記憶體元件102時，主動位元線BL及主動感測線213上的電壓隨儲存於主動MTJ記憶體元件102中的資料狀態(RAP或RP)而變。類似地，參考位元線BLRef及參考感測線215上的電壓隨參考讀取電流IR及參考電阻器132而變。由於參考電阻Rref落在主動MTJ記憶體元件的兩種電阻式狀態之間，因此BL、BLRef上的電壓位準以及對應上升邊緣及下降邊緣不同(見圖2B中的320)。在BL及BLRef上的電壓減小時，異步延遲感測元件208偵測BLRef通過預定BL電 壓320的第一時間316與BL通過預定BL電壓320的第二時間318之間的定時差或延遲△tAP。若BLRef先於BL到達，則自主動記憶胞100讀取第一資料狀態(例如邏輯「0」)；而若BL先於BLRef到達，則自主動記憶胞100讀取第二資料狀態(例如邏輯「1」)。因此，在圖2B中，針對在時間260期間的第一寫入操作，當BLRef在BL在318處通過預定電壓320之前在316處通過預定電壓320時，異步延遲感測元件208判定讀取了「0」資料狀態；而針對在時間262期間的第二寫入操作，當BL在BLRef之前通過預定電壓320時，異步延遲感測元件208判定讀取了「1」資料狀態。在一些情況下，時間延遲△tAP及△tP可相等，但在其他實施例中，此等時間延遲△tAP及△tP彼此不同。舉例而言，在一些實施例中，時間延遲△tAP的範圍可介於大約30皮秒(ps)至大約500皮秒，且△tP的範圍可介於大約30皮秒至大約500皮秒。
特別地，主動讀取電流IA是動態的，此係因為其在308處具有比基線讀取電流310大的峰值讀取電流。主動讀取電流IA具有隨著時間推移落在峰值讀取電流308與基礎讀取電流310之間的平均值Iavg。根據此方法，峰值讀取電流308可大於前述方法，此提供BL及BLRef上的電壓之間的較大差，但平均讀取電流Iavg小到足以使整體主動讀取電流IA不造成讀取干擾。在一些實施例中，峰值讀取電流308的範圍大約介於80微安(μA)至200微安；且在各種實施例中大約為100微安。在一些情況下，基線讀取電流310的範圍介於大約2微安至大約20微安；且在200皮秒與1奈秒(ns)之間的持續時間內，峰值讀取電流308大約比基線讀取電流310大10倍至40倍。另外，在一些情況下，字元線在範 圍介於大約0.8伏(V)與大約1伏之間的時間352內經確證處於高電壓狀態，且主動讀取電流高於平均電流的時間為此時間352的大約10%至大約25%。在一些實施例中，Iavg的範圍可介於大約20微安至大約40微安。
圖3示出資料路徑200的一替代實施例的示意圖。圖3的資料路徑200另外包含參考電流路徑204及主動電流路徑206。在主動電流路徑206上，資料路徑200包含在主動位元線(BL)與主動源極線(SL)之間並聯耦合的主動記憶胞的行202。在參考電流路徑204上，資料路徑200亦包含耦合於參考位元線BLRef與參考源極線SLRef之間的一或多個互補記憶胞130。每一互補記憶胞130包含MTJ記憶體元件131及存取電晶體133。然而，圖2A的實施例的參考記憶胞包含參考電阻，每一互補記憶胞130的MTJ記憶體元件131可與記憶胞100中的MTJ記憶體元件102的MTJ結構相同。列的每一互補記憶胞將互補(亦即，相反)資料狀態儲存為所述列的主動記憶胞。因此，舉例而言，若主動MTJ記憶胞C1-1儲存高電阻狀態(例如表示邏輯「1」資料狀態的RAP)，則互補MTJ CRef1-1儲存低電阻狀態(例如，表示「0」資料狀態的RP)。
圖4示出異步延遲感測元件208的一些實施例。在圖4中，異步延遲感測元件208包含第一對交叉耦合邏輯閘極402，所述第一對交叉耦合邏輯閘極具有耦合至主動感測線的第一輸入端414及耦合至參考感測線的第二輸入端416，且具有第一輸出端418及第二輸出端420。第二對交叉耦合邏輯閘極404處於第一對交叉耦合邏輯閘極的下游。第二對交叉耦合邏輯閘極404具有耦 合至第一對交叉耦合邏輯閘極402的第一輸出端418的第三輸入端422。第二對交叉耦合邏輯閘極404亦具有耦合至第一對交叉耦合邏輯閘極402的第二輸出端420的第四輸入端424；第三輸出端426，在所述第三輸出端上資料狀態Q讀取自所存取的MTJ元件；以及第四輸出端434，所述第四輸出端上設置有互補資料狀態QB，其中QB是相反的Q。
在一些實施例中，交叉耦合邏輯閘極包含NAND閘極。第一NAND閘極406具有耦合至主動感測線的第一輸入端414、耦合至第二NAND閘極輸出端的第二輸入端428以及第一輸出端418。第二NAND閘極408具有耦合至參考感測線SLRef的第一輸入端416、耦合至第一輸出端418的第二輸入端430以及第二輸出端420。第三NAND閘極410具有耦合至第一輸出端418的第三輸入端422、耦合至第四輸出端434的第二輸入端432以及第三輸出端426，所述第三輸出端上設置有自所存取的MTJ元件讀取的資料狀態。第四NAND閘極412具有耦合至第二輸出端420的第一輸入端424、耦合至第三輸出端426的第二輸入端以及第四輸出端434，所述第四輸出端上設置有自MTJ讀取的互補資料狀態QB。
圖5示出根據圖4的異步延遲感測元件的一些實施例中的兩個讀取操作的一系列定時圖。應瞭解，圖5的波形僅為非限制性實例，且在其他實施例中的波形可明顯不同於圖5中所示出的彼等波形。在圖5的左手側上示出若干訊號-參考感測線電壓(SLRef)、主動感測線電壓(SL)。
在時間502處，SLRef上的電壓低，感測線上的電壓高，輸出端418上的電壓高，第二輸出端420上的電壓高，電壓輸出 端Q高，且電壓輸出端QB低。
在時間504中，繪示SL以定時延遲△t1計在SLRef之前轉換的實例波形。在此實例中，此SL轉換使輸出端418處於高電壓狀態，並且將第二輸出端420轉換為低電壓狀態。因此，經由圖4的NAND閘極承載此等電壓狀態，此轉換使得高電壓得以施加至輸出端426，從而針對此轉換判定Q處於「1」狀態。
另一方面，在506處，若SL以定時延遲△t2在SLRef之後轉換，則讀取資料狀態不同。在此實例中，此經延遲SL轉換將輸出端418轉換為低電壓狀態，而第二輸出端420保持在高電壓狀態下。因此，經由圖4的NAND閘極承載此等電壓狀態，此經延遲轉換使得低電壓得以施加至輸出端426，從而針對此轉換確定Q處於「0」狀態。
因此，若SLRef先於SL到達，則在圖5的實例中讀取第一資料狀態(例如邏輯「1」)；而若BL先於BLRef到達，則在圖5的實例中讀取第二資料狀態(例如邏輯「0」)。因此，藉由利用來自MTJ的電壓訊號的第一上升或下降邊緣與來自參考MTJ的電壓訊號的第二上升或下降邊緣之間的定時延遲差，此方法實現比前述方法更為穩健的感測。
圖6示出異步延遲感測元件208的替代實施例。此異步延遲感測元件208包含第一級602及第二級604。第一級602包含第一電流路徑606及第二電流路徑608。第一電流路徑606包含第一PMOS電晶體610及第二PMOS電晶體612以及第一NMOS電晶體614及第二NMOS電晶體616，而第二電流路徑608包含第三PMOS電晶體618及第四PMOS電晶體620以及第三NMOS電 晶體622及第四NMOS電晶體624。因此，第一電流路徑606包含第一輸入端626、第二輸入端628以及第一輸出端630。第一輸入端626耦合至主動電流路徑的感測線213。第二電流路徑608包含第三輸入端632、第四輸入端634以及第二輸出端636。第三輸入端632耦合至參考電流路徑的參考感測線215，第二輸入端628耦合至第二輸出端636，且第四輸入端634耦合至第一輸出端630。第二級604(所述第二級包含交叉耦合邏輯閘極，諸如NAND閘極)例如包含耦合至第二輸出端636的第五輸入端638、耦合至第一輸出端630的第六輸入端640以及第三輸出端642，所述第三輸出端上設置有經判定的資料狀態Q。
圖7A示出可與如本文所提供的各種讀取技術一起使用的記憶胞100的一些實施例。記憶胞100包含磁穿隧接面(MTJ)記憶體元件102及存取電晶體104。源極線(SL)耦合至MTJ記憶體元件102的一端，且位元線(BL)經由存取電晶體104耦合至MTJ記憶體元件的相對端。因此，將合適的字元線(WL)電壓施加至存取電晶體104的閘極電極耦合BL與SL之間的MTJ記憶體元件102，且使得偏壓得以經由BL及SL施加在MTJ記憶體元件102上。因此，藉由提供合適的偏壓條件，MTJ記憶體元件102可在兩種電阻狀態之間切換以儲存資料，所述兩種電阻狀態為具有低電阻的第一狀態(參考層及自由層的磁化方向為平行的)及具有高電阻的第二狀態(參考層及自由層的磁化方向為反向平行的)。應注意，在一些實施例(諸如上文所描述的彼等實施例)中，MTJ可具有正型穿隧磁阻(tunneling magnetoresistance；TMR)-意謂針對反向平行定向存在較高電阻，而針對平行定向存在較低 電阻；然而，在其他實施例中，MTJ可具有負型TMR-意謂針對反向平行定向存在較低電阻，而針對平行定向存在較高電阻。
MTJ記憶體元件102包含釘住結構105、所述釘住結構105上的鐵磁參考層106以及所述鐵磁參考層106上的鐵磁自由層108。非磁性障壁層110將鐵磁參考層106與鐵磁自由層108間隔開。儘管主要針對MTJ描述本揭露，但是亦應理解，其適用於自旋閥記憶體元件，所述自旋閥記憶體元件可將磁性軟層(magnetically soft layer)用作鐵磁自由層108且將磁性硬層(magnetically hard layer)用作鐵磁參考層106，且非磁障壁將磁性硬層與磁性軟層間隔開。
在一些實施例中，釘住結構105是包含釘住層114及所述釘住層114上方的薄金屬中間層116的多層結構。釘住層114的磁化方向是受限制的或「固定的」。在一些實施例中，釘住層114包括CoFeB，且金屬中間層116包括釕(Ru)。金屬中間層116具有預定厚度，所述金屬中間層在釘住層114與鐵磁參考層106之間引入強反向平行耦合(anti-parallel coupling)。舉例而言，在金屬中間層116是過渡金屬、過渡金屬合金或甚至氧化物的一些實施例中，為得到強反鐵磁中間層交換耦合(interlayer-exchange coupling；IEC)，金屬中間層116具有範圍介於1.2埃至大約30埃的厚度。在一些實施例中，金屬中間層116是釕(Ru)層或銥(IR)層。
鐵磁參考層106具有「固定的」磁化方向。在一些實施例中，鐵磁參考層106是CoFeB層。鐵磁參考層106的磁矩與釘住層114的磁矩相反。舉例而言，在圖7A的實例中，釘住層114 的磁化方向可沿z軸指向上方，而鐵磁參考層106的磁化方向可沿z軸指向下方，但在其他實施例中此等磁性方向可「翻轉」，使得釘住層114指向下方，而鐵磁參考層106指向上方。磁化方向亦可共平面(例如指向x方向及/或y方向)，而不是根據實施方式呈上下方向。此外，可倒置製造整個MTJ結構。因此，在此替代情況下，SL更接近鐵磁參考層106，而BL更接近鐵磁自由層108。
在一些實施例中，非磁性障壁層110可包括：非晶型障壁，諸如氧化鋁(AlOx)或氧化鈦(TiOx)；或晶體障壁，諸如氧化錳(MgO)或尖晶石(MgAl2O4，在一些情況下也被稱作「MAO」)。在實施例中，非磁性障壁層110是穿隧障壁，所述穿隧障壁薄到足以允許鐵磁自由層108與鐵磁參考層106之間的電流的量子力學穿隧。在用自旋閥替換MTJ的替代實施例中，非磁性障壁層110通常是非磁性金屬。非磁性金屬的實例包含但不限於：銅、金、銀、鋁、鉛、錫、鈦以及鋅；及/或合金，諸如黃銅及青銅。
鐵磁自由層108能夠在兩種磁化狀態中的一種之間改變其磁化方向，所述兩種磁化狀態具有不同電阻且與儲存於記憶胞中的二元資料狀態對應。在一些實施例中，例如，鐵磁自由層108可包括磁性金屬，諸如鐵、鎳、鈷及其合金。舉例而言，在一些實施例中，鐵磁自由層108可包括鈷、鐵以及硼，諸如CoFeB鐵磁自由層；且非磁性障壁層110可包括諸如氧化鋁(AlOx)或氧化鈦(TiOx)的非晶型障壁或諸如氧化錳(MgO)或尖晶石(MgAl2O4)的晶體障壁。
舉例而言，在第一狀態下，鐵磁自由層108可具有第一 磁化方向，在所述第一磁化方向上，鐵磁自由層108的磁化與鐵磁參考層106的磁化方向平行對準，由此提供具有相對較低的電阻的MTJ記憶體元件102。在第二狀態下，鐵磁自由層108可具有與鐵磁參考層106的磁化方向反向平行對準的第一磁化，由此提供具有相對較高電阻的MTJ記憶體元件102。
圖7B示出層118及釘住層114反鐵磁耦合，使得層118及釘住層114共同形成合成的反鐵磁體(synthetic anti-ferromagnet；SAF)的情況。此耦合歸因於金屬中間層116，所述金屬中間層可以是過渡金屬，諸如釕或銥。
在與圖7A的不存在反鐵磁層的情況對應的圖7C中，鐵磁參考層106及釘住層114反鐵磁耦合，使得鐵磁參考層106及釘住層114共同形成合成的反鐵磁體(SAF)。此耦合歸因於金屬中間層116，所述金屬中間層可以是過渡金屬，諸如釕或銥。此處，鐵磁參考層106實際上是組合層，且其本身為分級的或多層的。絕緣體附近的所述鐵磁參考層的頂部區充當參考層，而金屬中間層116附近的層區充當釘住層。
圖7D是圖7B的替代表示。其額外示出鐵磁參考層106與層118之間的金屬間隔物。此金屬間隔物的作用是在退火期間自鐵磁參考層106移出硼。間隔物金屬層120可以是過渡金屬，諸如Ta、Hf、Mo、W，或其與CoFeB的合金。可以說，在圖7C中，鐵磁參考層106包含圖7D的鐵磁參考層106、間隔物金屬層120以及層118；或其包含圖7B的鐵磁參考層106及層118。
圖7E示出鐵磁參考層106及層118可形成組合層或可不形成組合層(但分別進行說明)的實例。在此情況下，釘住層沈 積於頂側而非底側上。釘住層114的磁化方向與鐵磁參考層106及層118的磁化方向相反。鐵磁參考層106及層118具有相同方向。
圖7F是圖7E的具有間隔物金屬層120的明確圖示的替代表示。
圖7G是圖7F的替代表示，其中鐵磁參考層106包含鐵磁參考層106、間隔物金屬層120以及層118(如其在圖7A中一樣)。
圖8示出積體電路700的一些實施例的橫截面視圖，所述積體電路包含安置於積體電路700的內連線結構704中的MTJ記憶體元件102a、MTJ記憶體元件102b。積體電路700包含半導體基底706。基底706可為例如塊狀基底(例如塊狀矽基底)或絕緣層上矽(silicon-on-insulator；SOI)基底。所示出的實施例描繪一或多個淺溝渠隔離(shallow trench isolation；STI)區708，其可包含基底706內的填充有介電質的溝渠。
兩個存取電晶體710、存取電晶體104安置於STI區708之間。存取電晶體710、存取電晶體104分別包含存取閘極電極714、存取閘極電極716；分別包含存取閘極介電質718、存取閘極介電質720；存取側壁間隔物722；以及源極/汲極區724。源極/汲極區724安置於存取閘極電極714、存取閘極電極716與STI區708之間的基底706內，且分別經摻雜為具有與處於閘極介電質718、閘極介電質720下的通道區的第二導電型相反的第一導電型。字元線閘極電極714、字元線閘極電極716可為例如摻雜多晶矽或金屬，諸如鋁、銅或其組合。字元線閘極介電質718、字元線 閘極介電質720可為例如氧化物，諸如二氧化矽或高κ介電材料。舉例而言，字元線側壁間隔物722可由氮化矽(例如Si3N4)製成。
內連線結構704配置於基底706上且將裝置(例如電晶體710及存取電晶體104)彼此耦合。內連線結構704包含以交替方式覆蓋在彼此上方的多個IMD層726、IMD層728、IMD層730以及多個金屬化層732、金屬化層734、金屬化層736。IMD層726、IMD層728、IMD層730可例如由諸如未經摻雜的矽酸鹽玻璃的低κ介電質，或諸如二氧化矽的氧化物或極低κ介電層製成。金屬化層732、金屬化層734、金屬化層736包含金屬線738、金屬線740、金屬線742，其形成於溝渠內且可由諸如銅或鋁的金屬製成。接觸件744自底部金屬化層732延伸至源極/汲極區724及/或閘極電極714、閘極電極716；且通孔746在金屬化層732、金屬化層734、金屬化層736之間延伸。接觸件744及通孔746延伸穿過介電保護層750、介電保護層752(其可由介電材料製成且可在製造期間充當蝕刻停止層)。舉例而言，介電保護層750、介電保護層752可由諸如SiC的極低κ介電材料製成。舉例而言，接觸件744及通孔746可由諸如銅或鎢的金屬製成。
MTJ記憶體元件102a、MTJ記憶體元件102b(其經組態以儲存相應資料狀態)經配置於相鄰金屬層之間的內連線結構704內。MTJ記憶體元件102a包含MTJ，所述MTJ包含反鐵磁層112、釘住層114、金屬中間層116、鐵磁參考層106、非磁性障壁層110以及鐵磁自由層108。
圖9描繪如用圖8至圖9中繪示的剖示線指示的圖8的積體電路700的俯視圖的一些實施例。如可見，在一些實施例中 自上方觀察時，MTJ記憶體元件102a、MTJ記憶體元件102b可具有正方形形狀/矩形形狀或圓形形狀/橢圓形狀。然而，在其他實施例中，例如，由於許多蝕刻製程的實務性，所示出的正方形形狀可變圓，從而使MTJ記憶體元件102a、MTJ記憶體元件102b具有帶圓角的正方形形狀或具有圓形形狀。在一些實施例中，MTJ記憶體元件102a、MTJ記憶體元件102b分別經配置於金屬線740上，且分別具有與金屬線742直接電連接的上部部分，但在其之間不具有通孔或接觸件。在其他實施例中，通孔或接觸件將上部部分耦合至金屬線742。
本揭露的一些實施例是關於一種記憶體裝置。記憶體裝置包含：主動電流路徑，所述主動電流路徑包含磁穿隧接面(MTJ)；及參考電流路徑，所述參考電流路徑包含參考電阻元件。參考電阻元件具有與MTJ的電阻不同的電阻。異步延遲感測元件具有耦合至主動電流路徑的第一輸入端及耦合至參考電流路徑的第二輸入端。異步延遲感測元件經組態以感測主動電流路徑上的第一上升或下降邊緣電壓與參考電流路徑上的第二上升或下降邊緣電壓之間的定時延遲。異步延遲感測元件經進一步組態以基於定時延遲來判定儲存於MTJ中的資料狀態。
在相關實施例中，所述的記憶體裝置：其中若所述主動電流路徑上的預定電壓在所述預定電壓到達所述參考電流路徑之前到達，則所述異步延遲感測元件經組態以判定所述資料狀態是第一資料狀態；以及其中若所述主動電流路徑上的所述預定電壓在所述預定電壓到達所述參考電流路徑之後到達，則所述異步延遲感測元件經進一步組態以判定所述資料狀態是第二資料狀態， 所述第二資料狀態與所述第一資料狀態相反。
在相關實施例中，所述參考電阻元件具有固定電阻，所述固定電阻是與所述磁穿隧接面的第一資料狀態對應的第一電阻及與所述磁穿隧接面的第二資料狀態對應的第二電阻的平均值，所述第二資料狀態與所述第一資料狀態相反。
在相關實施例中，所述異步延遲感測元件包括：第一對交叉耦合邏輯閘極，具有耦合至所述主動電流路徑的第一輸入端及耦合至所述參考電流路徑的第二輸入端，且具有第一輸出端及第二輸出端；以及第二對交叉耦合邏輯閘極，處於所述第一對交叉耦合邏輯閘極的下游，所述第二對交叉耦合邏輯閘極具有耦合至所述第一對交叉耦合邏輯閘極的所述第一輸出端的第三輸入端、耦合至所述第一對交叉耦合邏輯閘極的所述第二輸出端的第四輸入端，以及第三輸出端，所述第三輸出端上設置有經判定的資料狀態。
在相關實施例中，所述異步延遲感測元件包括：第一級，包含耦合至所述主動電流路徑的第一輸入端及耦合至所述參考電流路徑的第二輸入端；以及第二級，包含耦合至所述第一級的第一輸出端的第三輸入端及耦合至所述第一級的第二輸出端的第四輸入端。
在相關實施例中，所述異步延遲感測元件包括第一級，包含第一電流路徑及第二電流路徑，所述第一電流路徑包含第一輸入端、第二輸入端以及第一輸出端，所述第一輸入端耦合至所述主動電流路徑；且所述第二電流路徑包含第三輸入端、第四輸入端以及第二輸出端，所述第三輸入端耦合至所述參考電流路 徑，所述第二輸入端耦合至所述第二輸出端，且所述第四輸入端耦合至所述第一輸出端；以及第二級，包含耦合至所述第二輸出端的第五輸入端，耦合至所述第一輸出端的第六輸入端以及第三輸出端，所述第三輸出端上設置有經判定的資料狀態。
在相關實施例中，所述異步延遲感測元件包括：第一反及閘極，具有耦合至所述主動電流路徑的第一第一反及閘極輸入端、耦合至第二反及閘極輸出端的第二第一反及閘極輸入端以及第一反及閘極輸出端；第二反及閘極，具有耦合至所述第一反及閘極輸出端的第一第二反及閘極輸入端、耦合至所述參考電流路徑的第二第二反及閘極輸入端以及所述第二反及閘極輸出端；第三反及閘極，具有耦合至所述第一反及閘極輸出端的第一第三反及閘極輸入端、耦合至第四反及閘極輸出端的第二第三反及閘極輸入端以及第三反及閘極輸出端，所述第三反及閘極輸出端上設置有經判定的資料狀態；以及第四反及閘極，具有耦合至所述第三反及閘極輸出端的第一第四反及閘極輸入端、耦合至所述第二反及閘極輸出端的第二第四反及閘極輸入端以及所述第四反及閘極輸出端，所述第四反及閘極輸出端上設置有與經判定的資料狀態相反的互補資料狀態。
在相關實施例中，所述主動電流路徑經組態以在讀取操作期間承載讀取電流，所述讀取電流基於字元線電壓的確證自基線電流升高至峰值電流，所述峰值電流的範圍介於80微安與200微安之間。
其他實施例是關於一種記憶體裝置，包含使多個記憶胞在半導體基底上以列及行配置的記憶體陣列。多個記憶胞分別包 含多個磁穿隧接面(MTJ)且分別包含多個存取電晶體。多個字元線大致平行於列延伸，其中字元線沿列分別耦合至多個存取電晶體的多個閘極電極。多個位元線大致平行於行延伸，其中位元線沿行分別耦合至多個存取電晶體的多個源極/汲極區，且經組態以在字元線經確證時基於列的MTJ的資料狀態來提供主動資料訊號。互補或參考位元線大致平行於行延伸且經組態以在字元線經確證時提供互補或參考資料訊號。互補或參考資料訊號根據資料狀態是高電阻狀態還是低電阻狀態而具有以不同定時延遲與資料訊號的對應上升或下降邊緣不同的上升或下降邊緣。異步延遲感測元件具有耦合至位元線的第一輸入端及耦合至互補或參考位元線的第二輸入端。
在相關實施例中，所述異步延遲感測元件經組態以感測所述位元線上的第一上升或下降邊緣電壓與所述互補或參考位元線上的第二上升或下降邊緣電壓之間的定時延遲，所述異步延遲感測元件經進一步組態以基於所述定時延遲來判定所述磁穿隧接面的所述資料狀態。
在相關實施例中，所述異步延遲感測元件經組態以在所述位元線上的第一上升或下降邊緣電壓在預定電壓到達所述互補或參考位元線進行讀取操作之前通過所述預定電壓時判定所述磁穿隧接面的所述資料狀態是第一位元值；以及其中所述異步延遲感測元件經組態以在所述位元線上的所述第一上升或下降邊緣電壓在所述預定電壓到達所述互補或參考位元線進行所述讀取操作之後通過所述預定電壓時判定所述磁穿隧接面的所述資料狀態是第二位元值，所述第二位元值與所述第一位元值相反。
在相關實施例中，所述異步延遲感測元件包括：第一對交叉耦合邏輯閘極，具有耦合至所述位元線的第一輸入端及耦合至所述互補或參考位元線的第二輸入端，且具有第一輸出端及第二輸出端；以及第二對交叉耦合邏輯閘極，處於所述第一對交叉耦合邏輯閘極的下游，其中所述第二對交叉耦合邏輯閘極具有耦合至所述第一對交叉耦合邏輯閘極的所述第一輸出端的第三輸入端、耦合至所述第一對交叉耦合邏輯閘極的所述第二輸出端的第四輸入端，以及第三輸出端，所述第三輸出端上設置有自所述磁穿隧接面讀取的資料狀態。
在相關實施例中，所述異步延遲感測元件包括：第一反及閘極，具有耦合至所述位元線的第一第一反及閘極輸入端、耦合至第二反及閘極輸出端的第二第一反及閘極輸入端以及第一反及閘極輸出端；第二反及閘極，具有耦合至所述第一反及閘極輸出端的第一第二反及閘極輸入端、耦合至所述互補或參考位元線的第二第二反及閘極輸入端以及所述第二反及閘極輸出端；第三反及閘極，具有耦合至所述第一反及閘極輸出端的第一第三反及閘極輸入端、耦合至第四反及閘極輸出端的第二第三反及閘極輸入端以及第三反及閘極輸出端，所述第三反及閘極輸出端上設置有自所述磁穿隧接面讀取的資料狀態；以及第四反及閘極，具有耦合至所述第三反及閘極輸出端的第一第四反及閘極輸入端、耦合至所述第二反及閘極輸出端的第二第四反及閘極輸入端以及所述第四反及閘極輸出端，所述第四反及閘極輸出端上設置有自所述磁穿隧接面讀取的互補資料狀態。
在相關實施例中，所述位元線經組態以在讀取操作期間 承載讀取電流，所述讀取電流基於字元線電壓的確證自基線電流升高至峰值電流，所述峰值電流至少為所述基線電流的兩倍大，但所述峰值電流存在的時間不超過所述字元線電壓在所述讀取操作期間經確證的時間的50%。
在相關實施例中，所述磁穿隧接面包括：鐵磁釘住層，與所述磁穿隧接面的第一端對應，所述鐵磁釘住層耦合至所述位元線；鐵磁自由層，與所述第一端相反的所述磁穿隧接面的第二端對應；以及非磁介電障壁層，將所述鐵磁釘住層與所述鐵磁自由層間隔開。
又其他實施例是關於一種記憶體裝置，包含主動電流路徑，所述主動電流路徑包含磁穿隧接面(MTJ)。MTJ具有耦合至源極線的鐵磁層及耦合至資料儲存節點的釘住層。第一存取電晶體安置於主動電流路徑上。第一存取電晶體具有耦合至資料儲存節點的第一源極/汲極區、耦合至主動位元線的第二源極/汲極區以及耦合至字元線的第一閘極。參考電流路徑包含具有參考電阻的參考MTJ元件。第二存取電晶體安置於參考電流路徑上。第二存取電晶體具有耦合至參考MTJ元件的第三源極/汲極區、耦合至參考位元線的第四源極/汲極區以及耦合至字元線的第二閘極。感測放大器包含異步延遲感測元件，所述異步延遲感測元件具有耦合至主動位元線的第一輸入端及耦合至參考位元線的第二輸入端。
在相關實施例中，所述感測放大器經組態以在所述字元線啟用所述第一存取電晶體進行讀取操作的時間期間感應所述主動位元線上的讀取電流，所述讀取電流基於在所述讀取操作的期間對所述字元線的字元線電壓的確證自基線電流升高至峰值電 流，所述峰值電流至少為所述基線電流的兩倍大，且所述峰值電流存在的時間介於所述字元線電壓在所述讀取操作的期間啟用所述第一存取電晶體的所述時間的10%與25%之間。
在相關實施例中，所述異步延遲感測元件經組態以感測所述主動電流路徑上的第一上升或下降邊緣電壓與所述參考電流路徑上的第二上升或下降邊緣電壓之間的定時延遲，所述異步延遲感測元件經進一步組態以基於所述定時延遲來判定儲存於所述磁穿隧接面中的資料狀態。
在相關實施例中，所述異步延遲感測元件包括：第一級，包含耦合至所述主動電流路徑的第一輸入端及耦合至所述參考電流路徑的第二輸入端；第二級，包含耦合至所述第一級的第一輸出端的第三輸入端、耦合至所述第一級的第二輸出端的第四輸入端以及第三輸出端；以及其中所述異步延遲感測元件經組態以在所述第二級的所述第三輸出端上輸出表示自所述磁穿隧接面讀取的資料狀態的電壓。
在相關實施例中，所述異步延遲感測元件包括：第一級，包含第一電流路徑及第二電流路徑，所述第一電流路徑包含第一輸入端、第二輸入端以及第一輸出端，所述第一輸入端耦合至所述主動電流路徑；且所述第二電流路徑包含第三輸入端、第四輸入端以及第二輸出端，所述第三輸入端耦合至所述參考電流路徑，所述第二輸入端耦合至所述第二輸出端，且所述第四輸入端耦合至所述第一輸出端；以及第二級，包含耦合至所述第二輸出端的第五輸入端、耦合至所述第一輸出端的第六輸入端以及第三輸出端，所述第三輸出端上設置有自所述磁穿隧接面讀取的資料 狀態。
前文概述若干實施例的特徵，從而使得所屬領域中具通常知識者可更佳地理解本揭露的態樣。所屬領域中具通常知識者應理解，其可易於使用本揭露作為設計或修改用於實現本文中所引入之實施例的相同目的及/或達成相同優點的其他方法及結構的基礎。所屬領域中具通常知識者亦應認識到，此類等效構造並不脫離本揭露的精神及範疇，且所屬領域中具通常知識者可在不脫離本揭露的精神及範疇的情況下在本文中進行各種改變、替代以及更改。
50:記憶體裝置
52:記憶體陣列
100:記憶胞/主動記憶胞/主動MTJ胞/主動MTJ記憶胞
102:MTJ記憶體元件
104:存取電晶體
130:參考MTJ胞/MTJ參考胞/互補記憶胞
140:異步讀取電路
150、C1:感測放大器(S/A)
152:S/A輸入端/第一S/A輸入端子
154:第二S/A輸入端子
BL1、BL2、BLM:主動位元線
C1-1、C2-1、CM-1、C1-2、C2-2、CM-2、C1-3、C2-3、CM-3、C1-N、C2-N、CM-N:主動MTJ記憶胞/記憶胞/胞
CR1、CR2、CRM:參考MTJ胞
IA1、IA2、IAM:主動讀取電流
IR1、IR2、IRM:參考電流
RefBL1、RefBL2、RefBLM:參考位元線
SL1、SL2、SLM:主動源極線
WL1、WL2、WL3、WLN:字元線
Δt1:定時延遲差/定時延遲
Δt2、ΔtM:定時延遲

Claims (10)

  1. 一種記憶體裝置，包括：主動電流路徑，包含磁穿隧接面；參考電流路徑，包含參考電阻元件，所述參考電阻元件具有與所述磁穿隧接面的電阻不同的電阻；以及異步延遲感測元件，具有耦合至所述主動電流路徑的第一輸入端及耦合至所述參考電流路徑的第二輸入端，其中所述異步延遲感測元件經組態以感測所述主動電流路徑上的第一上升或下降邊緣電壓與所述參考電流路徑上的第二上升或下降邊緣電壓之間的定時延遲，所述異步延遲感測元件經進一步組態以基於所述定時延遲來判定儲存於所述磁穿隧接面中的資料狀態，其中所述主動電流路徑上的預定電壓在所述預定電壓到達所述參考電流路徑之前到達及所述主動電流路徑上的所述預定電壓在所述預定電壓到達所述參考電流路徑之後到達，所述異步延遲感測元件所判定的所述資料狀態是不同的。
  2. 如申請專利範圍第1項所述的記憶體裝置：其中若所述主動電流路徑上的所述預定電壓在所述預定電壓到達所述參考電流路徑之前到達，則所述異步延遲感測元件經組態以判定所述資料狀態是第一資料狀態；以及其中若所述主動電流路徑上的所述預定電壓在所述預定電壓到達所述參考電流路徑之後到達，則所述異步延遲感測元件經進一步組態以判定所述資料狀態是第二資料狀態，所述第二資料狀態與所述第一資料狀態相反。
  3. 如申請專利範圍第1項所述的記憶體裝置，其中所述異 步延遲感測元件包括：第一對交叉耦合邏輯閘極，具有耦合至所述主動電流路徑的第一輸入端及耦合至所述參考電流路徑的第二輸入端，且具有第一輸出端及第二輸出端；以及第二對交叉耦合邏輯閘極，處於所述第一對交叉耦合邏輯閘極的下游，所述第二對交叉耦合邏輯閘極具有耦合至所述第一對交叉耦合邏輯閘極的所述第一輸出端的第三輸入端、耦合至所述第一對交叉耦合邏輯閘極的所述第二輸出端的第四輸入端，以及第三輸出端，所述第三輸出端上設置有經判定的資料狀態。
  4. 如申請專利範圍第1項所述的記憶體裝置，其中所述異步延遲感測元件包括：第一級，包含耦合至所述主動電流路徑的第一輸入端及耦合至所述參考電流路徑的第二輸入端；以及第二級，包含耦合至所述第一級的第一輸出端的第三輸入端及耦合至所述第一級的第二輸出端的第四輸入端。
  5. 如申請專利範圍第1項所述的記憶體裝置，其中所述異步延遲感測元件包括：第一級，包含第一電流路徑及第二電流路徑，所述第一電流路徑包含第一輸入端、第二輸入端以及第一輸出端，所述第一輸入端耦合至所述主動電流路徑；且所述第二電流路徑包含第三輸入端、第四輸入端以及第二輸出端，所述第三輸入端耦合至所述參考電流路徑，所述第二輸入端耦合至所述第二輸出端，且所述第四輸入端耦合至所述第一輸出端；以及第二級，包含耦合至所述第二輸出端的第五輸入端，耦合至 所述第一輸出端的第六輸入端以及第三輸出端，所述第三輸出端上設置有經判定的資料狀態。
  6. 如申請專利範圍第1項所述的記憶體裝置，其中所述異步延遲感測元件包括：第一反及閘極，具有耦合至所述主動電流路徑的第一第一反及閘極輸入端、耦合至第二反及閘極輸出端的第二第一反及閘極輸入端以及第一反及閘極輸出端；第二反及閘極，具有耦合至所述第一反及閘極輸出端的第一第二反及閘極輸入端、耦合至所述參考電流路徑的第二第二反及閘極輸入端以及所述第二反及閘極輸出端；第三反及閘極，具有耦合至所述第一反及閘極輸出端的第一第三反及閘極輸入端、耦合至第四反及閘極輸出端的第二第三反及閘極輸入端以及第三反及閘極輸出端，所述第三反及閘極輸出端上設置有經判定的資料狀態；以及第四反及閘極，具有耦合至所述第三反及閘極輸出端的第一第四反及閘極輸入端、耦合至所述第二反及閘極輸出端的第二第四反及閘極輸入端以及所述第四反及閘極輸出端，所述第四反及閘極輸出端上設置有與經判定的資料狀態相反的互補資料狀態。
  7. 一種記憶體裝置，包括：記憶體陣列，包含在半導體基底上以列及行配置的多個記憶胞，其中所述多個記憶胞分別包含多個磁穿隧接面且分別包含多個存取電晶體；多個字元線，大致平行於所述列延伸，其中字元線沿所述列分別耦合至多個存取電晶體的多個閘極電極； 多個位元線，大致平行於所述行延伸，其中位元線沿所述行分別耦合至多個存取電晶體的多個源極或汲極區，且經組態以在所述字元線經確證時基於所述列的磁穿隧接面的資料狀態來提供主動資料訊號；互補或參考位元線，大致平行於所述行延伸且經組態以在所述字元線經確證時提供互補或參考資料訊號，所述互補或參考資料訊號根據所述資料狀態是高電阻狀態還是低電阻狀態而具有以不同定時延遲與所述主動資料訊號的對應上升或下降邊緣不同的上升或下降邊緣；以及異步延遲感測元件，具有耦合至所述位元線的第一輸入端及耦合至所述互補或參考位元線的第二輸入端，其中所述異步延遲感測元件經組態以在所述位元線上的第一上升或下降邊緣電壓在預定電壓到達所述互補或參考位元線以進行讀取操作之前通過所述預定電壓時及在所述位元線上的所述第一上升或下降邊緣電壓在所述預定電壓到達所述互補或參考位元線以進行所述讀取操作之後通過所述預定電壓時，判定所述磁穿隧接面的所述資料狀態是不同的。
  8. 如申請專利範圍第7項所述的記憶體裝置，其中所述異步延遲感測元件經組態以感測所述位元線上的第一上升或下降邊緣電壓與所述互補或參考位元線上的第二上升或下降邊緣電壓之間的定時延遲，所述異步延遲感測元件經進一步組態以基於所述定時延遲來判定所述磁穿隧接面的所述資料狀態。
  9. 如申請專利範圍第7項所述的記憶體裝置，其中所述異步延遲感測元件經組態以在所述位元線上的第一上升或下降邊緣 電壓在所述預定電壓到達所述互補或參考位元線以進行所述讀取操作之前通過所述預定電壓時，判定所述磁穿隧接面的所述資料狀態是第一位元值；以及其中所述異步延遲感測元件經組態以在所述位元線上的所述第一上升或下降邊緣電壓在所述預定電壓到達所述互補或參考位元線以進行所述讀取操作之後通過所述預定電壓時，判定所述磁穿隧接面的所述資料狀態是第二位元值，所述第二位元值與所述第一位元值相反。
  10. 一種記憶體裝置，包括：主動電流路徑，包含磁穿隧接面，所述磁穿隧接面具有耦合至源極線的鐵磁層及耦合至資料儲存節點的釘住層；第一存取電晶體，安置於所述主動電流路徑上，所述第一存取電晶體具有耦合至所述資料儲存節點的第一源極或汲極區、耦合至主動位元線的第二源極或汲極區以及耦合至字元線的第一閘極；參考電流路徑，包含具有參考電阻的參考磁穿隧接面元件；第二存取電晶體，安置於所述參考電流路徑上，所述第二存取電晶體具有耦合至所述參考磁穿隧接面元件的第三源極或汲極區、耦合至參考位元線的第四源極或汲極區以及耦合至所述字元線的第二閘極；以及感測放大器，包含異步延遲感測元件，所述異步延遲感測元件具有耦合至所述主動位元線的第一輸入端及耦合至所述參考位元線的第二輸入端，其中所述主動電流路徑上的預定電壓在所述預定電壓到達所 述參考電流路徑之前到達及所述主動電流路徑上的所述預定電壓在所述預定電壓到達所述參考電流路徑之後到達，所述異步延遲感測元件所判定的所述磁穿隧接面的資料狀態是不同的。
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