JP2010034152A - スピントランジスタ、リコンフィギャラブル論理回路、磁気抵抗効果素子、および磁気メモリ - Google Patents

Abstract

【課題】磁性層としてフルホイスラー合金を用いても、可及的に高くかつ温度変化の影響を可及的に受けない磁気抵抗変化率を得ることを可能にする。
【解決手段】半導体基板上に離間して設けられたソース部およびドレイン部であって、前記ソース部およびドレイン部はそれぞれ、ＣｏおよびＦｅを含む合金からなる第１強磁性層１５ａ_１、１５ｂ_１と、前記第１強磁性層上に形成されたＣｏおよびＭｎを含むフルホイスラー合金からなる第２強磁性層１５ａ_２、１５ｂ_２とを有する強磁性積層膜を含む、ソース部およびドレイン部１５ａ、１５ｂと、前記ソース部と前記ドレイン部との間の前記半導体基板上に設けられるゲート絶縁膜９と、ゲート絶縁膜上に設けられたゲート電極１０と、を備えている。
【選択図】図３

Description

本発明は、ハーフメタルホイスラー合金の強磁性体積層膜を有するスピントランジスタ、リコンフィギャラブル論理回路、磁気抵抗効果素子、および磁気メモリに関する。

近年、新しい機能を有するデバイスの研究開発が盛んに行なわれている。その一つとして、ソース／ドレイン部が磁性体から構成されるスピンＭＯＳＦＥＴがある。スピンＭＯＳＦＥＴの特徴は、ソース／ドレイン部のどちらか一方の磁性体のスピンモーメントの方向を反転するだけで、その出力特性を制御できる点にあり、これを用いると、リコンフィギャラブルな機能を有し増幅機能を有するスピンＭＯＳＦＥＴ構造、リコンフィギュアラブル論理回路を構成することが可能である（例えば、非特許文献１参照）。

また、ＭＲＡＭ(Magnetic Random Access Memory)における記憶層のスピンを反転する書き込み方法として、スピン注入法による書き込み方法が提案されている（例えば、特許文献１参照）。ＭＲＡＭの記憶層にスピン偏局した電流をスピン注入することによって記憶層のスピンが反転することが観測されている。また、スピン注入書き込みをスピンＭＯＳＦＥＴに利用するため、ソース／ドレイン部のどちらか一つに強磁性トンネル接合（以下、ＭＴＪ（Magnetic Tunnel Junction）とも云う）を付与した構造が提案されている（例えば、特許文献２参照）。特許文献２に記載の構造を用いると、チャネル領域を介した磁気抵抗変化率に加えてＭＴＪの磁気抵抗変化率も加わるために読み出し出力を大幅に大きくすることができること、ＭＴＪが付与されているのでスピン注入による磁化反転が利用可能となる等のメリットがある。
ＡＰＬ８４（２００４）２３０７． 米国特許第６，２５６，２２３号明細書 特開２００８−６６５９６号公報

また、ＭＴＪの強磁性層にフルホイスラー合金を用いることが提案されている。強磁性層にフルホイスラー合金を用いたＭＴＪは、アップスピンのエネルギーバンドはフェルミ面上の状態密度を有するが、ダウンスピンのエネルギーバンドはエネルギーギャップを有するため、理論上は低温で無限大のＭＲ比を持つことになる。

しかし、強磁性層にフルホイスラー合金を用いたＭＴＪは、実験結果から低温では大きな磁気抵抗変化率が生じることが知られているが、温度変化の影響が大きく室温では高抵抗の素子においてもＭＲ（磁気抵抗変化）比が２２０％以下に留まっており、温度依存性の改善が急務となっている。

本発明は、上記事情を考慮してなされたものであって、磁性層としてフルホイスラー合金を用いても、磁気抵抗変化率が可及的に高くかつ温度変化の影響を可及的に受けないスピントランジスタ、リコンフィギャラブル論理回路、磁気抵抗効果素子、および磁気メモリを提供することを目的とする。

本発明の第１の態様によるスピントランジスタは、半導体基板上に離間して設けられたソース部およびドレイン部であって、前記ソース部およびドレイン部はそれぞれ、ＣｏおよびＦｅを含む合金からなる第１強磁性層と、前記第１強磁性層上に形成されたＣｏおよびＭｎを含むフルホイスラー合金からなる第２強磁性層とを有する強磁性積層膜を含む、ソース部およびドレイン部と、前記ソース部と前記ドレイン部との間の前記半導体基板上に設けられるゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、を備えたことを特徴とする。

また、本発明の第２の態様によるリコンフィギャラブル論理回路は、２つの電界効果トランジスタを備え、前記２つの電界効果トランジスタのうちの少なくとも一方が第１の態様によるスピントランジスタであり、前記２つの電界効果トランジスタには共通のフローティングゲートが設けられていることを特徴とする。

また、本発明の第３の態様による磁気抵抗効果素子は、ＣｏおよびＭｎを含むフルホイスラー合金からなる第１強磁性層と、前記第１強磁性層上に設けられたＣｏおよびＦｅを含む合金からなる第２強磁性層と、前記第２強磁性層上に設けられたトンネルバリアと、前記トンネルバリア上に設けられたＣｏおよびＦｅを含む合金からなる第３強磁性層と、前記第３強磁性層上に設けられたＣｏおよびＭｎを含むフルホイスラー合金からなる第４強磁性層と、を備えていることを特徴とする。

また、本発明の第４の態様による磁気メモリは、第３の態様の磁気抵抗効果素子をメモリセルに備えていることを特徴とする。

また、本発明の第５の態様による磁気メモリは、第３の態様の磁気抵抗効果素子と、一端が前記磁気抵抗効果素子の一端と直列接続されたトランジスタと、を含むメモリセルと、前記磁気抵抗効果素子の他端と接続された第１書き込み電流回路と、前記トランジスタの他端と接続され、前記第１書き込み電流回路とともに前記磁気抵抗効果素子の一端から他端または他端から一端に向かう電流を供給する第２書き込み電流回路と、を備えていることを特徴とする。

磁性層としてフルホイスラー合金を用いても、磁気抵抗変化率が可及的に高くかつ温度変化の影響を可及的に受けないスピントランジスタ、リコンフィギャラブル論理回路、磁気抵抗効果素子、および磁気メモリを提供することができる。

まず、本発明の実施形態を説明する前に、本発明に至った経緯について説明する。

前述したように、トンネルバリアを強磁性層で挟んだＭＴＪにおいて、上記強磁性層にフルホイスラー合金を用いた場合は、図１に示すフルホイスラー合金のエネルギーバンドからわかるように、アップスピンのエネルギーバンドは、フェルミ面（フェルミ準位Ｅ_Ｆに等しい波数空間における等エネルギー面）上の状態密度を有するが、ダウンスピンのエネルギーバンドはエネルギーギャップＥ_ｇを有する。このため、フルホイスラー合金を用いたＭＴＪは、理論上無限大のＭＲ比を持つことになる。しかし、実験結果では、フルホイスラー合金を用いたＭＴＪは、温度の影響を受けやすい。図２に示すように、例えば、Ｃｏ_２ＭｎＳｉからなるフルホイスラー合金を磁性層として有するＭＴＪは、低温ではＭＲ比は７００％を超えるが、室温（例えば、絶対温度３００Ｋ）では、２２０％程度に低下してしまう。

そこで、本発明者達は、ＣｏおよびＭｎを含むフルホイスラー合金を用いたＭＴＪにおいてＭＲ比に関して温度依存性の影響の大きな原因を調べた。すると、ＭｇＯ等のトンネルバリアとＣｏおよびＭｎを含むホイスラー合金層との界面では、Ｃｏの波動関数とＭｇＯの波動関数の重なっている部分の積分値が小さいため、Ｃｏのスピンモーメントは温度を上げると容易にゆらぎやすくなり、その結果、温度に対してＭＲ比の急激な減少が生じることが明らかになった。

一方、図２から分かるように、強磁性層がＣｏおよびＦｅを含むフルホイスラー合金、例えばＣｏ_２ＦｅＡｌ_０．５Ｓｉ_０．５であるＭＴＪは、磁性層がＣｏおよびＭｎを含むフルホイスラー合金、例えばＣｏ_２ＭｎＳｉであるＭＴＪに比べて温度依存性の影響が少ない。

そこで、本発明者達は、ＣｏおよびＦｅを含む合金（例えば、ｂｃｃ(body-centered cubic lattice)構造のＣｏおよびＦｅを含む合金、またはＣｏおよびＦｅを含むフルホイスラー合金）からなる強磁性層を、ＣｏおよびＭｎを含むフルホイスラー合金からなる強磁性層とＭｇＯなどのトンネルバリアとの間に挿入すれば、磁性層がＣｏおよびＭｎを含むフルホイスラー合金であるＭＴＪのＭＲ比が可及的に高く維持できるとともに温度変化による急激な減少を防止することができるのではないかと考え、実際にサンプルを作製し、実験を行った。すると、ＭＲ比の急激な上昇を観測することができた。なお、以下、本明細書では、ＣｏおよびＦｅを含む合金とは、ｂｃｃ(body-centered cubic lattice)構造のＣｏおよびＦｅを含む合金、またはＣｏおよびＦｅを含むフルホイスラー合金を意味する。

また、スピンＭＯＳＦＥＴにおいて、ソース／ドレイン部の少なくとも一方として半導体上に直接、ＣｏおよびＭｎを含むフルホイスラー合金を積層した場合も、半導体を介したスピン依存伝導は温度依存性の影響を受けやすいが、ＣｏおよびＭｎを含むフルホイスラー合金と半導体との間に、ＣｏおよびＦｅを含む合金からなる強磁性層を挿入することにより、スピン依存伝導における温度依存性の影響を抑制することが可能であることが分かった。

本発明は、本発明者達の上記知見に基づいてなされたものであり、以下に実施形態として説明する。

（第１実施形態）
本発明の第１実施形態によるスピンＭＯＳＦＥＴの断面を図３に示す。本実施形態のスピンＭＯＳＦＥＴは、ｎ型のスピンＭＯＳＦＥＴであって、ｐ型半導体基板２の素子領域３に形成されている。この素子領域３は、素子分離絶縁膜４によって分離されている半導体領域である。半導体領域は、半導体基板の一部の領域であってもよいし、半導体基板に形成されたウェル領域であってもよい。また、ＳＯＩ(Silicon On Insulator)基板のＳＯＩ層であってもよい。なお、本明細書では、素子領域３は、ｐ型半導体基板２の一部の半導体領域であってもよいし、ｎ型基板に形成されたｐウェル領域であってもよい。また、ＳＯＩ基板のｐ型のＳＯＩ層であってもよい。この素子領域３には、離間して形成されたｎ型不純物拡散領域６ａおよびｎ型不純物拡散領域６ｂが設けられている。これらのｎ型不純物拡散領域６ａおよびｎ型不純物拡散領域６ｂの表面には、これらのｎ型不純物拡散領域６ａおよびｎ型不純物拡散領域６ｂよりも高濃度のｎ^＋不純物拡散領域７ａおよびｎ^＋型不純物拡散領域７ｂがそれぞれ設けられている。ｎ型不純物拡散領域６ａおよびｎ^＋不純物拡散領域７ａがソース領域５ａを構成し、不純物拡散領域６ｂおよびｎ^＋不純物拡散領域７ｂがドレイン領域５ｂを構成する。

ソース領域５ａとドレイン領域５ｂとの間のチャネル領域８となる半導体基板２上にゲート絶縁膜９が設けられ、このゲート絶縁膜９上に例えば非磁性金属のゲート電極１０が設けられている。ソース領域５ａ上にトンネルバリア１４ａを挟んでソース部１５ａが形成され、ドレイン領域５ｂ上にトンネルバリア１４ｂを挟んでドレイン部１５ｂが形成されている。ソース部１５ａは、少なくとも２層の強磁性層が積層された強磁性積層膜であり、ソース領域５ａに近い側の強磁性層１５ａ_１は、ＣｏおよびＦｅを含む合金からなる強磁性層であり、ソース領域５ａから遠い側の強磁性層１５ａ_２は、ＣｏおよびＭｎを含むフルホイスラー合金からなる強磁性層である。

また、ドレイン部１５ｂは、少なくとも２層の強磁性層が積層された強磁性積層膜であり、ドレイン領域５ｂに近い側の強磁性層１５ｂ_１は、ＣｏおよびＦｅを含む合金からなる強磁性層であり、ドレイン領域５ｂから遠い側の強磁性層１５ｂ_２は、ＣｏおよびＭｎを含むフルホイスラー合金からなる強磁性層である。

また、ソース部１５ａおよびドレイン部１５ｂ上には、それぞれ非磁性金属層２０ａおよび非磁性金属層２０ｂが設けられている。そして、ソース部１５ａおよび非磁性金属層２０ａと、ゲート電極１０とは絶縁体からなるゲート側壁１２によって絶縁され、ドレイン部１５ｂおよび非磁性金属層２０ｂと、ゲート電極１０とは絶縁体からなるゲート側壁１２によって絶縁されている。

このように構成された本実施形態のスピンＭＯＳＦＥＴにおいては、半導体（ソース領域５ａ、ドレイン領域５ｂ）の最表面と、ＣｏおよびＭｎを含むフルホイスラー合金からなる強磁性層１５ａ_２、１５ｂ_２との間に、ＣｏおよびＦｅを含む合金からなる強磁性層１５ａ_１、１５ｂ_１が設けられているので、半導体を介したスピン依存伝導は、温度変化の影響を可及的に受けないものとなる。

なお、本実施形態では、ソース部１５ａおよびドレイン部１５ｂはそれぞれ、同じ強磁性積層構造を有していたが、この場合は、ソース部１５ａの強磁性層１５ａ_１、１５ａ_２の膜面の面積と、ドレイン部１５ｂの強磁性層１５ｂ_１、１５ｂ_２の膜面の面積とが異なるように構成したほうがよい。なお、本明細書では、「膜面」とは、積層膜の上面を意味する。

強磁性積層膜の強磁性層がスピン反転する電流は、強磁性積層膜の膜面の面積に比例する。そして、ソース部１５ａおよびドレイン部１５ｂの一方の強磁性積層膜の強磁性層のスピン（磁化）を反転させるために、ソース部１５ａとドレイン部１５ｂの強磁性積層膜の膜面の面積を異ならせた構成としている。これにより、面積の小さい方の強磁性積層膜の強磁性層を必ず先に磁化反転させることができる。我々の実験結果によれば、ソース部１５ａおよびドレイン部１５ｂの強磁性層の膜面の面積の比は１．１倍以上であることが好ましく、１．２倍以上であることがより好ましい。

また、本実施形態のスピンＭＯＳＦＥＴにおいて、半導体の最表面とソース部１５ａ、ドレイン部１５ｂとの間にそれぞれトンネルバリア１４ａ、１４ｂが設けられていたが、トンネルバリア１４ａ、１４ｂを設けなくともよい。本実施形態のように、トンネルバリア１４ａ、１４ｂが設けられていると、半導体を介した磁気抵抗変化率が上昇するほか、半導体と強磁性層間の元素の拡散バリアとしても機能するため、元素の拡散による素子特性のばらつきを抑えることができるため好ましい。

以上説明したように、本実施形態によれば、磁性層としてフルホイスラー合金を用いても、磁気抵抗変化率が可及的に高くかつ温度変化の影響を可及的に受けないスピンＭＯＳＦＥＴを提供することができる。

（変形例）
第１実施形態の変形例によるスピンＭＯＳＦＥＴを図４に示す。本変形例のスピンＭＯＳＦＥＴは、図３に示す第１実施形態のスピンＭＯＳＦＥＴにおいて、ソース部１５ａおよびドレイン部１５ｂの強磁性層１５ａ_２、１５ｂ_２と非磁性金属層２０ａ、２０ｂとの間に、反強磁性層１５ａ_３、１５ｂ_３をそれぞれ設けた構成となっている。この場合、ソース部１５ａは、ソース領域５ａ上にトンネルバリア１４ａを挟んで、ＣｏおよびＦｅを含む合金からなる強磁性層１５ａ_１、ＣｏおよびＭｎを含むフルホイスラー合金からなる強磁性層１５ａ_２、反強磁性層１５ａ_３がこの順序で積層された積層構造を有し、ドレイン部１５ｂは、ドレイン領域５ｂ上にトンネルバリア１４ｂを挟んで、ＣｏおよびＦｅを含む合金からなる強磁性層１５ｂ_１、ＣｏおよびＭｎを含むフルホイスラー合金からなる強磁性層１５ｂ_２、反強磁性層１５ｂ_３がこの順序で積層された積層構造を有している。そして、２つの積層構造のうち、一方の積層構造の強磁性層は、他方の積層構造の強磁性層よりも磁化反転が容易である構成となっている。

本変形例のように、強磁性積層膜上に反強磁性層を設けることにより、熱揺らぎに対して強い構造となる。

なお、本変形例では、ソース部１５ａおよびドレイン部１５ｂにはそれぞれ、反強磁性層１５ａ_３、１５ｂ_３が設けられていたが、この場合は、ソース部１５ａの強磁性層１５ａ_１、１５ａ_２の膜面の面積と、ドレイン部１５ｂの強磁性層１５ｂ_１、１５ｂ_２の膜面の面積とが異なるように構成したほうがよい。我々の実験結果によれば、ソース部１５ａおよびドレイン部１５ｂの強磁性層の膜面の面積の比は１．１倍以上であることが好ましく、１．２倍以上であることがより好ましい。
また、反強磁性層は、ソース部１５ａおよびドレイン部１５ｂの一方に設けてもよい。この場合は、ソース部１５ａの強磁性積層膜１５ａ_１、１５ａ_２の膜面の面積と、ドレイン部１５ｂの強磁性積層膜１５ｂ_１、１５ｂ_２の膜面の面積とが同じでもよい。

（第２実施形態）
次に、本発明の第２実施形態によるスピンＭＯＳＦＥＴの断面を図５に示す。本実施形態のスピンＭＯＳＦＥＴは、ｎ型のスピンＭＯＳＦＥＴであって、図３に示す第１実施形態のスピンＭＯＳＦＥＴのソース部１５ａおよびドレイン部１５ｂを、ソース部１６ａおよびドレイン部１６ｂにそれぞれ置き換えるとともに、トンネルバリア１４ａおよび１４ｂをトンネル障壁となる誘電体層（例えば、酸化物、窒化物、または酸窒化物からなる層）１３ａおよび１３ｂにそれぞれ置き換えた構成となっている。なお、誘電体層１３ａ、１３ｂは、ＭｇＯからなるトンネルバリアであることが好ましい。

ソース部１６ａおよびドレイン部１６ｂは、それぞれ図６に示す強磁性積層膜１６と同じ構造の強磁性積層膜を有している。強磁性積層膜１６は、誘電体層１３上に、ＣｏおよびＦｅを含む合金からなる強磁性層１６_１、ＣｏおよびＭｎを含むフルホイスラー合金からなる強磁性層１６_２、ＣｏおよびＦｅを含む合金からなる強磁性層１６_３、例えばＭｇＯからなるトンネルバリア１６_４、ＣｏおよびＦｅを含む合金からなる強磁性層１６_５、ＣｏおよびＭｎを含むフルホイスラー合金からなる強磁性層１６_６、および反強磁性層１６_７がこの順序で積層された構造を有している。すなわち、ソース部１６ａおよびドレイン部１６ｂは、それぞれトンネルバリア１６_４を有するＭＴＪとなっている。

このように構成された本実施形態のスピンＭＯＳＦＥＴにおいては、半導体（ソース領域５ａ、ドレイン領域５ｂ）の最表面と、ＣｏおよびＭｎを含むフルホイスラー合金からなる強磁性層１６_２との間に、ＣｏおよびＦｅを含む合金からなる強磁性層１６_１が設けられているので、半導体を介したスピン依存伝導は、温度変化の影響を可及的に受けないものとなる。また、ＭｇＯからなるトンネルバリア１６_４と、ＣｏおよびＭｎを含むフルホイスラー合金からなる強磁性層１６_２、１６_６との間に、ＣｏおよびＦｅを含む合金からなる強磁性層１６_３、１６_５がそれぞれ設けられているので、ＭＴＪのスピン依存伝導は、温度変化の影響を可及的に受けないものとなり、ＭＴＪのＭＲ比の温度変化による急激な減少を防止することができる。

以上説明したように、本実施形態においては、半導体を介したスピン依存伝導と、ＭＴＪのスピン依存伝導の２重の信号出力が利用可能となり、より高速にスピン書き込みを行うことができる。

また、本実施形態のように、反強磁性層を設けることにより、熱揺らぎに対して強い構造となる。

なお、本実施形態では、ソース部１６ａおよびドレイン部１６ｂにはそれぞれ、反強磁性層１６_７が設けられていたが、この場合は、ソース部１６ａの強磁性層の膜面の面積と、ドレイン部１６ｂの強磁性層の膜面の面積とが異なるように構成したほうがよい。これは、ソース部→ドレイン部に電流を流した場合と、ドレイン部→ソース部に電流を流した場合で、ＭＴＪの膜面の面積が小さい方の、磁化の向きが可変な強磁性層（フリー層）の磁化が反転し易くなるからである。すなわち、スピン注入書き込みを行う際には、ソース部およびドレイン部のどちらか一方を反転する必要があるが、上記のように、ソース部の強磁性体の面積とドレイン部の強磁性体の面積が異なる場合、片方の強磁性層のスピン方向のみ書き換えが可能で安定動作することができるからである。我々の実験結果によれば、ソース部１６ａおよびドレイン部１６ｂの強磁性層の膜面の面積の比は１．１倍以上であることが好ましく、１．２倍以上であることがより好ましい。面積の小さい方の強磁性積層膜１６の強磁性層１６_３と強磁性層１６_５とは磁化が同じ向きであることが、磁化の安定化のため好ましい。
また、本実施形態において、更にソース部１６ａおよびドレイン部１６ｂのうちの一方の強磁性層を含む積層膜の面内形状を線対称な形状（対称軸が少なくとも１個存在する形状）にし、他方を線非対称な形状にすると、面積の大きな方のＭＴＪのフリー層に対応する場所のスピンモーメントが反転しづらくなってスピン注入書き込み時のマージンが更に広がり、より好ましい。なお、本明細書では、「線非対称」な形状とは、線対称ではない形状を意味する。図７（ａ）、７（ｂ）に線対称な形状の例を示し、図８（ａ）、８（ｂ）に線非対称な形状の例を示す。図７（ａ）、７（ｂ）に示す形状はそれぞれ長方形、楕円であり、図８（ａ）に示す形状は平行四辺形であり、図８（ｂ）に示す形状は不等辺四角形の角を切り取ったものである。これらの例に限らず線対称な形状、線非対称な形状であれば本実施形態のソース部１６ａおよびドレイン部１６ｂの膜面形状に用いることができる。

なお、本実施形態のスピンＭＯＳＦＥＴのように、半導体の最表面とソース部１６ａ、ドレイン部１６ｂとの間にそれぞれ誘電体層１３ａ、１３ｂが設けられていると、半導体を介した磁気抵抗変化率が上昇するほか、半導体と強磁性層間の元素の拡散バリアとしても機能するため、元素の拡散による素子特性のばらつきを抑えることができるため好ましい。

以上説明したように、本実施形態によれば、磁性層としてフルホイスラー合金を用いても、磁気抵抗変化率が可及的に高くかつ温度変化の影響を可及的に受けないスピンＭＯＳＦＥＴを提供することができる。

（変形例）
次に、第２実施形態の変形例によるスピンＭＯＳＦＥＴの断面を図９に示す。本変形例のスピンＭＯＳＦＥＴは、図５に示す第２実施形態のスピンＭＯＳＦＥＴの誘電体層１３ａおよび１３ｂを削除した構成となっている。すなわち、ＭＯＳＦＥＴのソース領域５ａおよびドレイン領域５ｂ上に直接、強磁性積層膜１６ａ、１６ｂを設けた構造となる。この場合、ソース領域５ａおよびドレイン領域５ｂと、強磁性積層膜１６ａ、１６ｂとの界面に自然にショットキー障壁が形成される。

以上説明したように、本変形例も第２実施形態と同様に、磁性層としてフルホイスラー合金を用いても、磁気抵抗変化率が可及的に高くかつ温度変化の影響を可及的に受けないスピンＭＯＳＦＥＴを提供することができる。

（第３実施形態）
次に、本発明の第３実施形態によるスピンＭＯＳＦＥＴの断面を図１０に示す。本実施形態のスピンＭＯＳＦＥＴは、図２に示す第２実施形態のスピンＭＯＳＦＥＴにおいて、ソース部１６ａおよびドレイン部１６ｂのうちの一方、例えばソース部１６ａをソース部１７ａに置き換えた構成となっている。ソース部１７ａは、ＣｏおよびＦｅを含む合金からなる強磁性層１７ａ_１、ＣｏおよびＭｎを含むフルホイスラー合金からなる強磁性層１７ａ_２、および反強磁性層１７ａ_３がこの順序で積層された積層構造を有している。強磁性層１７ａ_１および強磁性層１７ａ_２は、反強磁性層１７ａ_３によって磁化の向きが固着され、ソース部１７ａは磁化固着膜となる。他方、ドレイン部１６ｂは、第２実施形態で説明したように、ＭＴＪ構造を有している。

本実施形態のように、ソース部およびドレイン部のうちの一方を磁化固着膜とし、他方をＭＴＪ構造とすることにより、半導体を介したスピン依存伝導と、ＭＴＪのスピン依存伝導の２重の信号出力が利用可能となり、より高速にスピン書き込みを行うことができる。

なお、本実施形態のスピンＭＯＳＦＥＴは、ソース部およびドレイン部のうちの一方を磁化固着膜としているので、第２実施形態のスピンＭＯＳＦＥＴと異なり、ソース部およびドレイン部の強磁性層の膜面の面積を必ずしも異ならせる必要はない。

また、本実施形態においては、ソース部が磁化固着膜であり、ドレイン部がＭＴＪ構造を有する構成であったが、ソース部がＭＴＪ構造を有し、ドレイン部が磁化固着膜であってもよい。

以上説明したように、本実施形態も第２実施形態と同様に、磁性層としてフルホイスラー合金を用いても、磁気抵抗変化率が可及的に高くかつ温度変化の影響を可及的に受けないスピンＭＯＳＦＥＴを提供することができる。

（変形例）
次に、第３実施形態の変形例によるスピンＭＯＳＦＥＴの断面を図１１に示す。本変形例のスピンＭＯＳＦＥＴは、図１０に示す第３実施形態のスピンＭＯＳＦＥＴの誘電体層１３ａおよび１３ｂを削除した構成となっている。すなわち、ＭＯＳＦＥＴのソース領域５ａおよびドレイン領域５ｂ上に直接、強磁性積層膜１７ａ、１６ｂを設けた構造となっている。この場合、ソース領域５ａおよびドレイン領域５ｂと、強磁性積層膜１７ａ、１６ｂとの界面に自然にショットキー障壁が形成される。

以上説明したように、本変形例も第３実施形態と同様に、磁性層としてフルホイスラー合金を用いても、磁気抵抗変化率が可及的に高くかつ温度変化の影響を可及的に受けないスピンＭＯＳＦＥＴを提供することができる。

（第４実施形態）
次に、本発明の第４実施形態によるスピンＭＯＳＦＥＴを図１２および図１３を参照して説明する。図１２および図１３は、本実施形態のスピンＭＯＳＦＥＴに用いられるソース部１８ａおよびドレイン部１８ｂのそれぞれの断面図である。

本実施形態のスピンＭＯＳＦＥＴは、図１０に示す第３実施形態のスピンＭＯＳＦＥＴのソース部１７ａを図１２に示すソース部１８ａに置き換えるとともに、ドレイン部１６ｂを図１３に示すドレイン部１８ｂに置き換えた構成となっている。

ソース部１８ａは、ＣｏおよびＦｅを含む合金からなる強磁性層１８ａ_１、ＣｏおよびＭｎを含むフルホイスラー合金からなる強磁性層１８ａ_２、非磁性層１８ａ_３、ＣｏおよびＦｅを含む合金からなる強磁性層１８ａ_４、および反強磁性層１８ａ_５がこの順序で積層された積層構造を有している。強磁性層１８ａ_１、強磁性層１８ａ_２は、非磁性層１８_３、および強磁性層１８_４は、反強磁性層１７ａ_３によって磁化の向きが固着されるシンセティック磁化固着膜となる。

一方ドレイン部１８ｂは、ＣｏおよびＦｅを含む合金からなる強磁性層１８ｂ_１、ＣｏおよびＭｎを含むフルホイスラー合金からなる強磁性層１８ｂ_２、ＣｏおよびＦｅを含む合金からなる強磁性層１８ｂ_３、例えばＭｇＯからなるトンネルバリア１８ｂ_４、ＣｏおよびＦｅを含む合金からなる強磁性層１８ｂ_５、ＣｏおよびＭｎを含むフルホイスラー合金からなる強磁性層１８ｂ_６、非磁性層１８ｂ_７、ＣｏおよびＦｅを含む合金からなる強磁性層１８ｂ_８、および反強磁性層１８ｂ_９がこの順序で積層された積層構造を有している。したがって、ドレイン部１８ｂにおいては、強磁性層１８ｂ_５、強磁性層１８ｂ_６、非磁性層１８ｂ_７、強磁性層１８ｂ_８は、反強磁性層１８ｂ_９によって磁化の向きが固着されるシンセティック磁化固着膜となる。一方、強磁性層１８ｂ_１、強磁性層１８ｂ_２、強磁性層１８ｂ_３、は、磁化の向きが可変の磁化フリー膜となる。このため、ドレイン部１８ｂは、トンネルバリア１８ｂ_４を挟んで磁化フリー膜と磁化固着膜が積層されたＭＴＪ構造を有している。

なお、非磁性層１８ａ_３、１８ｂ_７としては、Ｒｕ、Ｒｈ、またはＩｒのいずれか、またはこれらの合金が用いられる。

本実施形態のように、シンセティック磁化固着膜を用いることにより、熱に対する磁化固着膜の安定性を上昇することができる。このため微細化した場合でも、より小さなスピンＭＯＳＦＥＴの作製が可能となる。

本実施形態も第３実施形態と同様の効果を有することは云うまでもない。また、本実施形態において、第３実施形態の変形例と同様に、誘電体層１３ａ、１３ｂを削除して、ソース領域５ａおよびドレイン領域５ｂ上に直接、強磁性積層膜１８ａ、１８ｂを設けた構造としてもよい。この場合、ソース領域５ａおよびドレイン領域５ｂと、ソース部１８ａおよびドレイン部１８ｂとのそれぞれの界面に自然にショットキー障壁が形成される。

（第５実施形態）
次に、本発明の第５実施形態によるスピンＭＯＳＦＥＴの断面を図１４に示す。本実施形態のスピンＭＯＳＦＥＴは、図５に示す第２実施形態のスピンＭＯＳＦＥＴにおいて、ソース部１６ａおよびドレイン部１６ｂをソース部２２ａおよびドレイン部２２ｂにそれぞれ置き換えた構成となっている。

ソース部２２ａは、シンセティック磁化フリー層２３ａ、トンネルバリア層２４ａ、シンセティック磁化固着層２５ａ、および反強磁性層２６ａがこの順序で積層された積層構造を備えている。また、ドレイン部２２ｂは、シンセティック磁化フリー層２３ｂ、トンネルバリア層２４ｂ、シンセティック磁化固着層２５ｂ、および反強磁性層２６ｂがこの順序で積層された積層構造を備えている。ソース部２２ａおよびドレイン部２２ｂは同じ積層構造を有し、より具体的な積層構造の例を図１５に示す。また、ソース部２２ａおよびドレイン部２２ｂを構成する強磁性層は、外部磁界が無いときの磁化（すなわち、スピンの磁化容易軸）が膜面に略平行となっている。

図１５に示すように、ソース部２２ａおよびドレイン部２２ｂのシンセティック磁化フリー層２３ａ、２３ｂはそれぞれ、ＣｏおよびＦｅを含む合金からなる強磁性層２３_１と、ＣｏおよびＭｎを含むフルホイスラー合金からなる強磁性層２３_２と、ＣｏおよびＦｅを含む合金からなる強磁性層２３_３と、非磁性層２３_４と、ＣｏおよびＭｎを含むフルホイスラー合金からなる強磁性層２３_５と、ＣｏおよびＦｅを含む合金からなる強磁性層２３_６とが、この順序で積層された積層構造を有している。

また、図１５に示すように、ソース部２２ａおよびドレイン部２２ｂのシンセティック磁化固着層２５ａ、２５ｂはそれぞれ、ＣｏおよびＦｅを含む合金からなる強磁性層２５_１と、ＣｏおよびＭｎを含むフルホイスラー合金からなる強磁性層２５_２と、非磁性層２５_３と、ＣｏおよびＦｅを含む合金からなる強磁性層２５_４とが、この順序で積層された積層構造を有している。そして、シンセティック磁化フリー層２３ａの強磁性層２３_６と、シンセティック磁化固着層２５ａの強磁性層２５_１とは、磁化の向きが同じとなっている。

なお、非磁性層２３_４、２５_３としては、Ｒｕ、Ｒｈ、またはＩｒのいずれか、またはこれらの合金が用いられる。

このように、本実施形態においては、磁化固着層ばかりでなく磁化フリー層も、非磁性層を強磁性層で挟んだシンセティック積層構造を有しているので、熱に対する磁化固着層の安定性を上昇することができるばかりでなく、磁化フリー層の熱に対する安定性も上昇する。このため、書き込みを行った場合の、磁気記録層（磁化フリー層）の磁化容易軸の書き込み時の安定性が増し、微細化した場合でも、より小さなスピンＭＯＳＦＥＴの作製が可能となる。

本実施形態も第２実施形態と同様に、磁性層としてフルホイスラー合金を用いても、磁気抵抗変化率が可及的に高くかつ温度変化の影響を可及的に受けないスピンＭＯＳＦＥＴを提供することができる。

また、本実施形態も第２実施形態と同様に、半導体を介したスピン依存伝導と、ＭＴＪのスピン依存伝導の２重の信号出力が利用可能となり、より高速にスピン書き込みを行うことができる。

また、反強磁性層が設けられているので、熱揺らぎに対して強い構造となる。

なお、本実施形態では、第２実施形態と同様に、ソース部２２ａの強磁性層の膜面の面積と、ドレイン部２２ｂの強磁性層の膜面の面積とが異なるように構成したほうがよい。この場合、ソース部２２ａおよびドレイン部２２ｂの強磁性層の膜面の面積の比は１．１倍以上であることが好ましく、１．２倍以上であることがより好ましい。
また、本実施形態において、第２実施形態で説明したように、更にソース部２２ａおよびドレイン部２２ｂのうちの一方の強磁性層を含む積層膜の膜面の形状を線対称な形状にし、他方を線非対称な形状にすると、面積の大きな方のＭＴＪのフリー層に対応する場所のスピンモーメントが反転しづらくなってスピン注入書き込み時のマージンが更に広がり、より好ましい。

なお、本実施形態のスピンＭＯＳＦＥＴのように、半導体の最表面とソース部２２ａ、ドレイン部２２ｂとの間にそれぞれ誘電体層１３ａ、１３ｂが設けられていると、半導体を介した磁気抵抗変化率が上昇するほか、半導体と強磁性層間の元素の拡散バリアとしても機能するため、元素の拡散による素子特性のばらつきを抑えることができるため好ましい。

（変形例）
次に、第５実施形態の変形例によるスピンＭＯＳＦＥＴの断面を図１６に示す。本変形例のスピンＭＯＳＦＥＴは、図１４に示す第５実施形態のスピンＭＯＳＦＥＴにおいて、ソース領域５ａとソース部２２ａとの間の誘電体層１３ａと、ドレイン領域５ｂとドレイン部２２ｂとの間の誘電体層１３ｂと、を削除した構成となっている。この場合、ソース領域５ａおよびドレイン領域５ｂとソース部２２ａおよびドレイン部２２ｂとの界面に自然にショットキー障壁が形成される。

本変形例も第５実施形態と同様の効果を得ることができる。

（第６実施形態）
次に、本発明の第６実施形態によるスピンＭＯＳＦＥＴの断面を図１７に示す。本実施形態のスピンＭＯＳＦＥＴは、図１４に示す第５実施形態のスピンＭＯＳＦＥＴにおいて、ソース部２２ａおよびドレイン部２２ａのうちの一方、例えば、ソース部２２ａを図１２に示すソース部１８ａに置き換えた構成となっている。すなわち、図１７においては、ソース部１８ａが磁化固着層となっている。なお、図１７においては、ソース部１８ａの積層数は図１２に示す積層数と異なって表示している。

本実施形態も、磁化フリー層が、非磁性層を強磁性層で挟んだシンセティック積層構造を有しているので、熱に対する磁化固着層の安定性を上昇することができるばかりでなく、磁化フリー層の熱に対する安定性も上昇する。このため、書き込みを行った場合の、磁気記録層（磁化フリー層）の磁化容易軸の書き込み時の安定性が増し、微細化した場合でも、より小さなスピンＭＯＳＦＥＴの作製が可能となる。

なお、本実施形態においては、ソース部１８ａと、ドレイン部２２ｂは、積層構造が異なるので、第５実施形態と異なり、強磁性層の膜面面積を必ずしも異ならせる必要はない。

本実施形態も第６実施形態と同様に、磁性層としてフルホイスラー合金を用いても、磁気抵抗変化率が可及的に高くかつ温度変化の影響を可及的に受けないスピンＭＯＳＦＥＴを提供することができる。

また、本実施形態も第６実施形態と同様に、半導体を介したスピン依存伝導と、ＭＴＪのスピン依存伝導の２重の信号出力が利用可能となり、より高速にスピン書き込みを行うことができる。

また、反強磁性層が設けられているので、熱揺らぎに対して強い構造となる。

（変形例）
次に、第６実施形態の変形例によるスピンＭＯＳＦＥＴの断面を図１８に示す。本変形例のスピンＭＯＳＦＥＴは、図１７に示す第６実施形態のスピンＭＯＳＦＥＴにおいて、ソース領域５ａとソース部１８ａとの間の誘電体層１３ａと、ドレイン領域５ｂとドレイン部２２ｂとの間の誘電体層１３ｂと、を削除した構成となっている。この場合、ソース領域５ａおよびドレイン領域５ｂと、ソース部１８ａおよびドレイン部２２ｂとの界面に自然にショットキー障壁が形成される。

本変形例も第６実施形態と同様の効果を得ることができる。

（第７実施形態）
次に、本発明の第７実施形態によるスピンＭＯＳＦＥＴの断面を図１９に示す。本実施形態のスピンＭＯＳＦＥＴは、図１４に示す第５実施形態のスピンＭＯＳＦＥＴにおいて、外部磁界がないときの磁化（スピンの磁化容易軸）が膜面に略平行であるソース部２２ａおよびドレイン部２２ｂを、外部磁界が無いときの磁化（スピンの磁化容易軸）が膜面に略垂直なソース部３０ａおよびドレイン部３０ｂに置き換えた構成となっている。

本実施形態においては、ソース部３０ａおよびドレイン部３０ｂは同じ積層構造を有し、この積層構造の一具体例を図２０に示す。この一具体例の積層構造は、スピンの磁化容易軸が膜面に略垂直な強磁性積層膜３１と、この強磁性積層膜３１上に設けられた例えば、ＭｇＯからなるトンネルバリア３２と、このトンネルバリア３２上に設けられたスピンの磁化容易軸が膜面に略垂直な強磁性積層膜３３と、を有している。

強磁性積層膜３１は、ＣｏおよびＦｅを含む合金からなる強磁性層３１_１と、ＣｏおよびＭｎを含むフルホイスラー合金からなる強磁性層３１_２と、スピンの磁化容易軸が膜面に略垂直な強磁性層３１_３と、ＣｏおよびＭｎを含むフルホイスラー合金からなる強磁性層３１_４と、ＣｏおよびＦｅを含む合金からなる強磁性層３１_５とがこの順序で積層された積層構造を有している。また、強磁性積層膜３３は、ＣｏおよびＦｅを含む合金からなる強磁性層３３_１と、ＣｏおよびＭｎを含むフルホイスラー合金からなる強磁性層３３_２と、スピンの磁化容易軸が膜面に略垂直な強磁性層３３_３とがこの順序で積層された積層構造を有している。なお、ソース部３０ａの強磁性層３１_３と強磁性層３３_３とは磁化の向きが同じになっている。また、強磁性層３１_１、強磁性層３１_２、強磁性層３１_４、強磁性層３１_５は、磁化の向きが膜面に略垂直である強磁性層３１_３の影響により、磁化の向きが膜面に略垂直となる。同様に、強磁性層３３_１および強磁性層３３_２は、磁化の向きが膜面に略垂直である強磁性層３３_３の影響により、磁化の向きが膜面に略垂直となる。

なお、スピンの容易軸方向が膜面に対して垂直である強磁性層としては、Ｆｅ−Ｐｄ層、Ｆｅ−Ｐｔ層、Ｆｅ−Ｐｄ−Ｐｔ層、Ｃｏ層とＮｉ層の積層膜、Ｆｅ層とＰｄ層の積層膜、Ｆｅ層とＰｔ層の積層膜を用いることにより実現可能である。

このように、本実施形態においては、ソース部３０ａおよびドレイン部３０ｂは、スピンの磁化容易軸が膜面に略垂直な強磁性層の積層構造を有しているので、熱に対する安定性が上昇する。このため、書き込みを行った場合の、磁気記録層（磁化フリー層）の磁化容易軸の書き込み時の安定性が増し、微細化した場合でも、より小さなスピンＭＯＳＦＥＴの作製が可能となる。

本実施形態も第５実施形態と同様に、磁性層としてフルホイスラー合金を用いても、磁気抵抗変化率が可及的に高くかつ温度変化の影響を可及的に受けないスピンＭＯＳＦＥＴを提供することができる。

また、本実施形態も第５実施形態と同様に、半導体を介したスピン依存伝導と、ＭＴＪのスピン依存伝導の２重の信号出力が利用可能となり、より高速にスピン書き込みを行うことができる。

なお、本実施形態では、第５実施形態と同様に、ソース部３０ａの強磁性層の膜面の面積と、ドレイン部３０ｂの強磁性層の膜面の面積とが異なるように構成したほうがよい。この場合、ソース部３０ａおよびドレイン部３０ｂの強磁性層の膜面の面積の比は１．１倍以上であることが好ましく、１．２倍以上であることがより好ましい。
また、本実施形態において、第２実施形態で説明したように、更にソース部３０ａおよびドレイン部３０ｂのうちの一方の強磁性層を含む積層膜の膜面の形状を線対称な形状にし、他方を線非対称な形状にすると、面積の大きな方のＭＴＪのフリー層に対応する場所のスピンモーメントが反転しづらくなってスピン注入書き込み時のマージンが更に広がり、より好ましい。

なお、本実施形態のスピンＭＯＳＦＥＴのように、半導体の最表面とソース部３０ａ、ドレイン部３０ｂとの間にそれぞれ誘電体層１３ａ、１３ｂが設けられていると、半導体を介した磁気抵抗変化率が上昇するほか、半導体と強磁性層間の元素の拡散バリアとしても機能するため、元素の拡散による素子特性のばらつきを抑えることができるため好ましい。

（変形例）
次に、第７実施形態の変形例によるスピンＭＯＳＦＥＴの断面を図２１に示す。本変形例のスピンＭＯＳＦＥＴは、図１９に示す第７実施形態のスピンＭＯＳＦＥＴにおいて、ソース領域５ａとソース部３０ａとの間の誘電体層１３ａと、ドレイン領域５ｂとドレイン部３０ｂとの間の誘電体層１３ｂと、を削除した構成となっている。この場合、ソース領域５ａおよびドレイン領域５ｂとソース部３０ａおよびドレイン部３０ｂとの界面に自然にショットキー障壁が形成される。

本変形例も第７実施形態と同様の効果を得ることができる。

（第８実施形態）
次に、本発明の第８実施形態によるスピンＭＯＳＦＥＴの断面を図２２に示す。本実施形態のスピンＭＯＳＦＥＴは、図１９に示す第７実施形態のスピンＭＯＳＦＥＴにおいて、ソース部３０ａおよびドレイン部３０ｂのうちの一方、例えばソース部３０ａを、ＣｏおよびＭｎを含むフルホイスラー合金層を有する磁化固定層３４に置き換えた構成となっている。磁化固定層とは、磁化の向きが書き込み電流の流す前と流す後では不変（固定）となる層のことである。この磁化固定層３４の一具体例を図２３に示す。図２３に示すように、磁化固定層３４は、ＣｏおよびＦｅを含む合金からなる強磁性層３４_１と、ＣｏおよびＭｎを含むフルホイスラー合金からなる強磁性層３４_２と、スピンの磁化容易軸が膜面に略垂直な強磁性層３４_３とがこの順序で積層された積層構造を有している。

本実施形態も、ソース部３４およびドレイン部３０ｂは、スピンの磁化容易軸が膜面に略垂直な強磁性層の積層構造を有しているので、熱に対する安定性が上昇する。このため、書き込みを行った場合の、磁気記録層（磁化フリー層）の磁化容易軸の書き込み時の安定性が増し、微細化した場合でも、より小さなスピンＭＯＳＦＥＴの作製が可能となる。

なお、本実施形態においては、ソース部３４と、ドレイン部３０ｂは、積層構造が異なるので、第７実施形態と異なり、強磁性層の膜面の面積を必ずしも異ならせる必要はない
本実施形態も第７実施形態と同様に、磁性層としてフルホイスラー合金を用いても、磁気抵抗変化率が可及的に高くかつ温度変化の影響を可及的に受けないスピンＭＯＳＦＥＴを提供することができる。

また、本実施形態も第７実施形態と同様に、半導体を介したスピン依存伝導と、ＭＴＪのスピン依存伝導の２重の信号出力が利用可能となり、より高速にスピン書き込みを行うことができる。

（変形例）
次に、第８実施形態の変形例によるスピンＭＯＳＦＥＴの断面を図２４に示す。本変形例のスピンＭＯＳＦＥＴは、図２２に示す第８実施形態のスピンＭＯＳＦＥＴにおいて、ソース領域５ａとソース部３４との間の誘電体層１３ａと、ドレイン領域５ｂとドレイン部３０ｂとの間の誘電体層１３ｂと、を削除した構成となっている。この場合、ソース領域５ａおよびドレイン領域５ｂと、ソース部３４およびドレイン部３０ｂとの界面に自然にショットキー障壁が形成される。

本変形例も第８実施形態と同様の効果を得ることができる。

なお、上記第１乃至第８実施形態およびその変形例によるスピンＭＯＳＦＥＴにおいて、ｐ型半導体基板２として、ｐ型Ｓｉ基板、ｐ型Ｇｅ基板、ｐ型ＳｉＧｅ基板、ｐ型ＧａＡｓ基板、ｐ型ＩｎＧａＡｓ基板を用いることができる。この場合、ソース領域５ａおよびドレイン領域５ｂはｎ型不純物拡散領域となる。すなわち、ｎ−ｐ−ｎ接合が半導体基板に形成される。

また、ｐ型半導体基板の代わりに、ｎ型半導体基板、例えばｎ型Ｓｉ基板、ｎ型Ｇｅ基板、ｎ型ＳｉＧｅ基板、ｎ型ＧａＡｓ基板、ｎ型ＩｎＧａＡｓ基板を用いることができる。この場合、ソース領域５ａおよびドレイン領域５ｂはｐ型不純物拡散領域となり、スピンＭＯＳＦＥＴはｐ型ＭＯＳＦＥＴとなる。すなわち、ｐ−ｎ−ｐ接合が半導体基板に形成される。

また、上記第１乃至第８実施形態およびその変形例によるスピンＭＯＳＦＥＴにおいて、ソース領域５ａおよびドレイン領域５ｂには、トンネルバリア１４ａ、１４ｂまたは誘電体層１３ａ、１３ｂと接する領域、またはソース部およびドレイン部と接する領域に、高濃度ｎ型不純物またはｐ型不純物が拡散された高濃度不純物拡散領域７ａ、７ｂが設けられている。このような高濃度不純物拡散領域７ａ、７ｂを設けることにより、半導体／（トンネル障壁、またはショットキー障壁）／Ｃｏ−Ｆｅ合金またはＣｏ−Ｆｅ系ホイスラー合金である強磁性層積層膜間の界面抵抗が低減可能となり、より高速なスピンＭＯＳＦＥＴの実現が可能となる。

なお、上記高濃度不純物拡散領域の形成は、通常のＭＯＳトランジスタの形成と同様にイオン注入法を用いて不純物をドープした後に、ＲＴＡ(Rapid Thermal Anealing)を用いてアニールすることにより形成可能である。ｐ型ＭＯＳトランジスタを形成する場合は、不純物の種類をｎとｐで逆転させｐ−ｎ−ｐ接合を形成する手順にすれば良い。

一般に磁性体と半導体の電気伝導度が大きく異なる場合、コンダクタンスミスマッチの問題が生じ、スピン偏極度が飽和し、スピンが半導体中に注入できなくなる問題がある。その問題を解決するため、Ｓｉ，Ｇｅ，ＧａＡｓなど半導体基板へイオン注入を行い、通常のＭＯＳＦＥＴ同様、ｐ／ｎ接合を形成することが好ましい。なお、上記第１乃至第８実施形態およびその変形例においては、半導体基板にｐ／ｎ接合が形成されている。

具体的には、Ｓｉ基板またはＧｅ基板を用いたｎ型またはｐ型ＭＯＳＦＥＴにおいては、ｐ型不純物として、Ｂ（ボロン）元素のイオン注入、ｎ型不純物としてＰ（リン）、Ａｓ（砒素）元素のイオン注入を行うことが好ましい。

半導体基板としてＧａＡｓ基板を用いた場合、通常、ｎＭＯＳＦＥＴの移動度が大きいため好ましく、この場合、Ｓｉをドープするのが一般的である。ｎ型またはｐ型高濃度不純物拡散領域にはイオン注入する元素の加速電圧を２０ＫｅＶ以下の低い加速電圧にし、高濃度にイオン注入を行なうことが好ましい。Ｓｉ基板の場合、ｎ型不純物拡散領域とｎ^＋型不純物拡散領域との形成に、同じ不純物元素を用いることは問題がない。

しかし、Ｇｅ基板の場合、ｎ型不純物拡散領域の形成にはＰ（リン）、またはＡｓ（砒素）を用い、ｎ^＋型不純物拡散領域にはＳ（硫黄）を用いると、抵抗が低下し高速デバイスとなるためより好ましい。Ｇｅのイオン注入後には、Ｎ_２中でＲＴＡを行う。ＲＴＡの温度は、Ｓｉ基板の場合は１０００℃〜１１００℃、Ｇｅ基板の場合は４００℃〜５００℃である。またＧａＡｓ基板は、Ａｓ中で３００℃〜６００℃の温度でＲＴＡを行うか、または、成膜時にＳｉをドープして成長を行う方法を用いる。いずれにおいても良好なＭＯＳＦＥＴが実現できるとともに、スピン依存伝導も観測されるようになった。

なお、半導体基板としてＧｅ基板を用い、ソース領域およびドレイン領域上にＭｇＯからなるトンネルバリアが形成される場合は、基板とＭｇＯとの界面に膜厚が１ｎｍ〜３ｎｍのＧｅＯ_ｘまたはＧｅＮ_ｘなどの酸化物膜または窒化物膜を挿入することにより、界面抵抗を低減することが可能となるので好ましい。

また、半導体基板としてＧａＡｓ基板を用いた場合は、トンネル障壁の下部にＩｎＧａＡｓ層などを挿入することにより、界面抵抗を低減することが可能となるので好ましい。

また、トンネルバリア１４ａ、１４ｂ、および誘電体層１３ａ、１３ｂとしては、酸化マグネシウム（ＭｇＯ）、酸化シリコン（ＳｉＯ_２）、窒化シリコン（ＳｉＮ_ｘ）、酸化アルミニウム（ＡｌＯ_ｘ）、窒化アルミニウム（ＡｌＮ_ｘ）、酸化ゲルマニウム（ＧｅＯ_ｘ）、窒化ゲルマニウム（ＧｅＮ_ｘ）、希土類酸化物、希土類窒化物からなる層、またはこれら積層膜を用いることができる。

また、反強磁性層としては、ＰｔＭｎ、Ｉｒ−Ｍｎ、ＦｅＭｎ、Ｐｔ−Ｃｒ−Ｍｎ、Ｎｉ−Ｍｎを用いることができる。

上記第１乃至第８実施形態およびその変形例によるスピンＭＯＳＦＥＴを図面を参照して詳細に説明したが、図面は模式的なものであり、各部分の大きさ、部分間の大きさの比率などは現実のものとは異なる。また、図面の相互間においても、同じ部分を差す場合であっても、互いの寸法や比率が異なって示されている部分もある。

（第９実施形態）
次に、本発明の第９実施形態によるリコンフィギャラブル論理回路を説明する。本実施形態のリコンフィギャラブル論理回路は、上述の第１乃至第８実施形態およびその変形例のいずれかに記載のスピンＭＯＳＦＥＴを用いて構成した論理回路である。

まず、実際にリコンフィギャブルな論理回路に用いる場合の簡単な回路構成について説明する。実際にスピンＭＯＳＦＥＴを用いてリコンフィギャラブルな論理回路を構成する場合、２つのＭＯＳＦＥＴ（ＭＯＳＦＥＴ１およびＭＯＳＦＥＴ２）に共通のフローティングゲートを有していることが好ましい。

ＡＮＤ，ＯＲ回路が作製できれば、ＮＯＲ回路、排他的ＯＲ回路などの全ての回路を作製できるのでＡＮＤ回路、ＯＲ回路についてのみ図２５に示す。図示したように、本実施形態のリコンフィギャラブルな論理回路は、基本的には、上記第１乃至第８実施形態およびそれらの変形例のいずれかのスピンＭＯＳＦＥＴのゲート絶縁膜９と、ゲート電極１０との間に、フローティングゲート（図示せず）と、電極間絶縁膜を設けた、２つのスピンＭＯＳＦＥＴ５０、５２を用いる。スピンＭＯＳＦＥＴ５０はｐ型のＭＯＳＦＥＴ、すなわちｐ型半導体基板のｎ型ウェル領域（図示せず）に設けられたＭＯＳＦＥＴであり、スピンＭＯＳＦＥＴ５２はｎ型のＭＯＳＦＥＴ、すなわちｐ型半導体基板２のｐ型半導体領域に設けられたＭＯＳＦＥＴである。ＭＯＳＦＥＴ５０、５２のフローティングゲートを共通に接続し、ＭＯＳＦＥＴ５０のソースを電源Ｖｉｎｐに接続し、ＭＯＳＦＥＴ５２のソースを接地する。そして、ＭＯＳＦＥＴ５０のドレインとＭＯＳＦＥＴ５２のドレインを接続する。この共通接続したノードからの出力Ｖ１をインバータ６０に入力し、このインバータ６０の出力を本実施形態の論理回路の出力Ｖｏｕｔとする。

これにより、ＡＮＤ回路、ＯＲ回路を形成できる。図２６に示すようにフローティングゲート電圧Ｖｆｇが、ＭＯＳＦＥＴ５０のゲート入力ＡとＭＯＳＦＥＴ５２のゲート入力Ｂの和の１／２の場合に、ドレイン、ソースの半導体基板２に近い強磁性層のスピンモーメントが平行（Ｐ）または反平行（ＡＰ）の時の出力電圧Ｙが“１”または“０”と変化する。なお、本実施形態においては、ＭＯＳＦＥＴ５０のスピンモーメントは、常に平行となっている。

本実施形態の論理回路において、ＭＯＳＦＥＴ５２のソース、ドレインの半導体基板２に近い強磁性層のスピンモーメントをＡＰ（反平行）状態とした場合にＭＯＳＦＥＴ５０、５２のゲート電極の入力Ａ、Ｂの値に対応する、フローティングゲートの電位Ｖｆｇ、ＭＯＳＦＥＴ５０，５２の共通接続ノードの電位Ｖ１、論理回路の出力Ｖｏｕｔの値を図２７に示す。また、ＭＯＳＦＥＴ５２のソース、ドレインの半導体基板２に近い強磁性層のスピンモーメントをＰ（平行）状態とした場合にＭＯＳＦＥＴ５０、５２のゲート電極の入力Ａ、Ｂの値に対応する、フローティングゲートの電位Ｖｆｇ、ＭＯＳＦＥＴ５０，５２の共通接続ノードの電位Ｖ１、論理回路の出力Ｖｏｕｔの値を図２８に示す。図２７、図２８に示したように、ＭＯＳＦＥＴ５２のドレイン、ソースの半導体基板２に近い強磁性層のスピンモーメントが反平行の時にＡＮＤ回路、平行の時にＯＲ回路となる。このため、ドレイン部の強磁性層のスピンモーメントを変えてプログラムしなおすことにより、論理回路を造り直すことなく構成することができ、すなわちリコンフィギャラブルな論理回路を得ることができる。

ＡＮＤ回路、ＯＲ回路の場合、全てのトランジスタをスピンＭＯＳＦＥＴにしても良いが、一部に通常のＭＯＳＦＥＴを用いてもかまわない。図２９に示すように２つのトランジスタの内一つ（例えばＭＯＳＦＥＴ５２）を第１乃至第８実施形態およびそれらの変形例のいずれかのスピンＭＯＳＦＥＴを用い、もう一つを通常の磁性体を用いないｐＭＯＳＦＥＴ５４を用いた場合も、一つのスピンＭＯＳＦＴＥ５２のソース、ドレインの半導体基板２に近い強磁性層のスピンモーメントを平行、反平行と制御することによって、同様の結果を得ることができる。

また、図３０に示すように、インバータ６０を用いなくともｎ型ＭＯＳＦＥＴ５２、ｐ型ＭＯＳＦＥＴ５０の接続を入れ替えることにより、ｐ型ＭＯＳＦＥＴ５０のソース、ドレインの半導体基板２に近い強磁性層のスピンモーメントを平行、反平行と制御することによっても、同様の効果が得られる。

上記論理回路として使用する場合は、スピンＭＯＳＦＥＴの情報を読み出すためのゲート電圧制御回路、センス電流を制御するセンス電流制御素子回路、書き込み電流制御回路、ドライバ−およびシンカーをさらに具備することとなる。

本実施形態に示したリコンフィギャブルな論理回路は一具体例であって、第１乃至第８実施形態およびそれらの変形例のいずれかのスピンＭＯＳＦＥＴを用いて形成することのできるリコンフィギャブルな論理回路は、本実施形態のリコンフィギャブルな論理回路に限られるものではない。

スピンＭＯＳＦＥＴを多数用いた論理回路を実現するためには、シンセティック反強磁性積層膜を用いるか、または磁化の向きが膜面に垂直な磁性層かを用いる必要がある。

シンセティック反強磁性積層膜に用いる強磁性膜（磁性材料）は、Ｎｉ−Ｆｅ、Ｃｏ−Ｆｅ、Ｃｏ−Ｆｅ−Ｎｉ合金または、（Ｃｏ，Ｆｅ，Ｎｉ）−（Ｂ）、（Ｃｏ，Ｆｅ，Ｎｉ）−（Ｂ）−（Ｐ，Ａｌ，Ｍｏ，Ｎｂ，Ｍｎ）系またはＣｏ−（Ｚｒ，Ｈｆ，Ｎｂ，Ｔａ，Ｔｉ）膜などのアモルファス材料、Ｃｏ基フルホイスラー材料からなる群より選ばれる少なくとも１種の薄膜またはそれら多層膜で構成されることが好ましい。ここで、Ｃｏ基フルホイスラー材料とは、Ｃｏ_２ＡＢと表される材料であって、Ａは、Ｃｒ、Ｍｎ、Ｆｅ、Ｖ、およびＴｉのうちの少なくとも１つの元素を含み、Ｂは、Ａｌ、Ｓｉ、Ｇｅ、Ｇａ、Ｓｂ、およびＦｅのうちの少なくとも１つの元素を含む。なお、ＢがＦｅを含む場合は、ＡはＦｅを含まない。

磁化の向きが膜面に垂直な強磁性層としては、Ｆｅ−Ｐｄ、Ｆｅ−Ｐｔ、Ｆｅ−Ｐｄ−Ｐｔ、Ｃｏ／Ｎｉ積層膜、Ｆｅ／Ｐｄ積層膜、Ｆｅ／Ｐｔ積層膜であり、これら材料に磁気抵抗効果が大きくなる膜であるＮｉ−Ｆｅ、Ｃｏ−Ｆｅ、Ｃｏ−Ｆｅ−Ｎｉ合金または、（Ｃｏ，Ｆｅ，Ｎｉ）−（Ｂ）、（Ｃｏ，Ｆｅ，Ｎｉ）−（Ｂ）−（Ｐ，Ａｌ，Ｍｏ，Ｎｂ，Ｍｎ）系、またはＣｏ−（Ｚｒ，Ｈｆ，Ｎｂ，Ｔａ，Ｔｉ）膜などのアモルファス材料、Ｃｏ基フルホイスラー材料を非磁性層（トンネル障壁含む）側に積層して用いることになる。なお、記号「−」は合金を示し、記号「／」は積層構造を示し、（ ， ）は、括弧内の元素が少なくとも１つ含まれることを意味する。

非磁性層の材料は、Ｃｕ、Ａｇ、Ａｕなどの金属元素またはこれら合金、または酸化アルミニウム（ＡｌＯ_ｘ）、酸化マグネシウム（ＭｇＯ）、酸化シリコン（ＳｉＯ_ｘ）などの酸化物であることが好ましい。

シンセティック反強磁性積層膜に用いる非磁性層の材料は、Ｒｕ、Ｒｈ、Ｉｒまたはこれら合金であることが好ましい。

反強磁性層としては、ＰｔＭｎ、Ｉｒ−Ｍｎ、ＦｅＭｎ、Ｐｔ−Ｃｒ−Ｍｎ、Ｎｉ−Ｍｎを用いることが好ましい。

上記第１乃至第８実施形態およびその変形例に記載のスピンＭＯＳＦＥＴを用いた場合、高いＭＲ比で抵抗が低いデバイスが実現可能となり、リコンフィギャラブル論理回路が実現可能となる。

（第１０実施形態）
次に、本発明の第１０実施形態による磁気抵抗効果素子の断面を図３１に示す。本実施形態の磁気抵抗効果素子７０は、ＣｏおよびＭｎを含むフルホイスラー合金からなる強磁性層７１と、ＣｏおよびＦｅを含む合金からなる強磁性層７２と、ＭｇＯからなるトンネルバリア７３と、ＣｏおよびＦｅを含む合金からなる強磁性層７４と、ＣｏおよびＭｎを含むフルホイスラー合金からなる強磁性層７５とが、この順序で積層された積層構造を有している。すなわち、ＭｇＯからなるトンネルバリア７３に接して両界面にＣｏおよびＦｅを含む合金からなる強磁性層７２、７４が存在し、これらの強磁性層７２、７４に接してトンネルバリア７３と反対側の界面にＣｏおよびＭｎを含むフルホイスラー合金からなる強磁性層７１、７５が存在する積層構造となっている。

このように構成された本実施形態の磁気抵抗効果素子は、スピン注入することによって、磁化フリー層の磁化の向きが反転可能となっている。

本実施形態の磁気抵抗効果素子は、ＣｏおよびＭｎを含むフルホイスラー合金からなる強磁性層７１、７５と、ＭｇＯからなるトンネルバリア７３との間に、ＣｏおよびＦｅを含む合金からなる強磁性層７２、７４が設けられているので、磁気抵抗効果素子のスピン依存伝導は、温度変化の影響を可及的に受けないものとなり、ＭＲ比が可及的に高くかつＭＲ比の温度変化による急激な減少を防止することができる。

なお、本実施形態において、強磁性層７２、７４のうちの一方の強磁性層と磁気結合する反強磁性層を設けてもよい。この場合、反強磁性層が例えば強磁性層７２と磁気結合しているとすると、反強磁性層は、強磁性層７１に対して強磁性層７２と反対側に設けられる。すなわち、強磁性層７２と反強磁性層とは、強磁性層７１を介して磁気結合することになる。

本実施形態の磁気抵抗効果素子は、ＭＲＡＭの記憶素子または磁気ヘッドの再生素子として用いることができる。

また、本実施形態において、強磁性層７１および強磁性層７５の外側に、磁化の向きが膜面に垂直な第１および第２強磁性層を設けてもよい。すなわち、強磁性層７１に対して強磁性層７２と反対側に第１強磁性層を設け、強磁性層７５に対して強磁性層７４と反対側に第２強磁性層を設けても良い。この場合、第１強磁性層の影響を受けて強磁性層７１、７２は磁化の向きが膜面に略垂直となり、第２強磁性層の影響を受けて強磁性層７４、７５は磁化の向きが膜面に略垂直となる。このように、第１および第２強磁性層を設けても、
これらの第１および第２強磁性層の膜厚が強磁性層７１、７２、７４、７５の膜厚に比べて厚いため、磁気抵抗効果素子としての機能には問題がない。

（第１１実施形態）
次に、本発明の第１１実施形態によるスピン注入書き込み型のＭＲＡＭについて説明する。本実施形態のＭＲＡＭは複数のメモリセルを有しており、各メモリセルは、記憶素子として第１０実施形態の磁気抵抗効果素子７０を備えている。

本実施形態のＭＲＡＭの１つのメモリセルの主要部の断面を図３２に示す。図３２に示すように、磁気抵抗効果素子７０の上面は、上部電極８１を介してビット線８２と接続されている。また、磁気抵抗効果素子７０の下面は、下部電極８３、引き出し電極８４、プラグ８５を介して、半導体基板８６の表面のソース／ドレイン領域のうちドレイン領域８７ａと接続されている。ドレイン領域８７ａは、ソース領域８７ｂ、基板８６上に形成されたゲート絶縁膜８８、ゲート絶縁膜８８上に形成されたゲート電極８９と共に、選択トランジスタＴｒを構成する。選択トランジスタＴｒと磁気抵抗効果素子７０とは、ＭＲＡＭの１つのメモリセルを構成する。ソース領域８７ｂは、プラグ９１を介してもう１つのビット線９２と接続されている。なお、引き出し電極８４を用いずに、下部電極８３の下方にプラグ８５が設けられ、下部電極８３とプラグ８５が直接接続されていてもよい。ビット線８２、９２、電極８１、８３、引き出し電極８４、プラグ８５、９１は、Ｗ、Ａｌ、ＡｌＣｕ、Ｃｕ等から形成されている。

本実施形態のＭＲＡＭにおいては、図３２に示す１つのメモリセルが例えば行列状に複数個設けられることにより、ＭＲＡＭのメモリセルアレイが形成される。図３３は、本実施形態のＭＲＡＭの主要部を示す回路図である。

図３３に示すように、磁気抵抗効果素子７０と選択トランジスタＴｒとからなる複数のメモリセル１０３が行列状に配置されている。同じ列に属するメモリセル１０３の一端は同一のビット線８２と接続され、他端は同一のビット線９２と接続されている。同じ行に属するメモリセル１０３のゲート電極（ワード線）８９は相互に接続され、さらにロウデコーダ１０１と接続されている。

ビット線８２は、トランジスタ等のスイッチ回路１０４を介して電流ソース／シンク回路１０５と接続されている。また、ビット線９２は、トランジスタ等のスイッチ回路１０６を介して電流ソース／シンク回路１０７と接続されている。電流ソース／シンク回路１０５、１０７は、書き込み電流（反転電流）を、接続されたビット線８２、９２に供給したり、接続されたビット線８２、９２から引き抜いたりする。

ビット線９２は、また、読み出し回路１０２と接続されている。読み出し回路１０２は、ビット線８２と接続されていてもよい。読み出し回路１０２は、読み出し電流回路、センスアンプ等を含んでいる。

書き込みの際、書き込み対象のメモリセルと接続されたスイッチ回路１０４、１０６および選択トランジスタＴｒがオンされることにより、対象のメモリセルを介する電流経路が形成される。そして、電流ソース／シンク回路１０５、１０７のうち、書き込まれるべき情報に応じて、一方が電流ソースとして機能し、他方が電流シンクとして機能する。この結果、書き込まれるべき情報に応じた方向に書き込み電流が流れる。

書き込み速度としては、数ナノ秒から数マイクロ秒までのパルス幅を有する電流でスピン注入書込みを行うことが可能である。

読み出しの際、書き込みと同様にして指定された磁気抵抗効果素子７０に、読み出し電流回路によって磁化反転を起こさない程度の小さな読み出し電流が供給される。そして、読み出し回路１０２は、磁気抵抗効果素子７０の磁化の状態に応じた抵抗値に起因する電流値あるいは電圧値を、参照値と比較することで、その抵抗状態を判定する。

なお、読み出し時は、書き込み時よりも電流パルス幅が短いことが望ましい。これにより、読み出し時の電流での誤書込みが低減される。これは、書き込み電流のパルス幅が短い方が、書き込み電流値の絶対値が大きくなるということに基づいている。

本実施形態のＭＲＡＭは、記憶素子として、第１０実施形態の磁気抵抗効果素子を用いているので、第１０実施形態と同様に、磁気抵抗効果素子のスピン依存伝導は、温度変化の影響を可及的に受けないものとなり、ＭＲ比の温度変化による急激な減少を防止することができる。

次に、本発明の実施例を説明する。

（実施例１）
本発明の実施例１は強磁性積層膜であって、その断面を図３４に示す。本実施例の強磁性積層膜１１１は、図示しないＣｒからなる下地電極上に、膜厚が１０ｎｍのＣｏ_２ＭｎＳｉ層１１１／膜厚が２ｎｍの第１強磁性層１１２／膜厚が０．６ｎｍのＭｇ層（図示せず）／膜厚が０．５ｎｍのＭｇＯからなるトンネルバリア１１３／膜厚が２ｎｍの第２強磁性層１１４／膜厚が５ｎｍのＣｏ_２ＭｎＳｉ層１１５／膜厚が０．９ｎｍのＲｕ層１１６／膜厚が３ｎｍのＣｏＦｅ層１１７／膜厚が１０ｎｍのＩｒＭｎ層１１８／膜厚が５ｎｍのＲｕ層１１９ａ／膜厚が５０ｎｍのＴａ層１１９ｂが、この順序で積層された構成となっている。なお、Ｒｕ層１１９ａおよびＴａ層１１９ｂがキャップ層１１９となる。

そして、第１および第２強磁性層１１２、１１４をＣｏ_２ＦｅＡｌ_０．５Ｓｉ_０．５で形成した強磁性積層膜１１０を第１試料とし、第１および第２強磁性層１１２、１１４をＣｏＦｅで形成した強磁性積層膜１１０を第２試料として用意する。すなわち、第１および第２試料とも、ＭｇＯからなるトンネルバリア１１３に接して両界面にＣｏおよびＦｅ合金からなる強磁性層１１２、１１４が設けられ、これらの強磁性層１１２、１１４に接してトンネルバリア１１３と反対側の界面にＣｏおよびＭｎを含むフルホイスラー合金からなる強磁性層１１１、１１５が設けられた構成の強磁性積層膜となっている。

一方、第１比較試料として、図３５に示すように、膜厚が５ｎｍのＴａ層（図示せず）／膜厚が５ｎｍのＣｏＦｅ層１２１／膜厚が０．６ｎｍのＭｇ層（図示せず）／膜厚が０．５ｎｍのＭｇＯからなるトンネルバリア１２２／膜厚が５ｎｍのＣｏＦｅ層１２３／膜厚が０．９ｎｍのＲｕ層１２４／膜厚が３ｎｍのＣｏＦｅ層１２５／膜厚が１０ｎｍのＩｒＭｎ層１２６／膜厚が５ｎｍのＲｕ層１２７ａ／膜厚が５０ｎｍのＴａ層１２７ｂが、この順序で積層された強磁性積層膜を用意する。なお、Ｒｕ層１２７ａおよびＴａ層１２７ｂがキャップ層１２７となる。また、第２比較試料として、図３４に示す強磁性積層構造から第１および第２強磁性層を削除した強磁性積層膜を用意する。

上記第１および第２試料と、第１および第２比較試料とに対して、磁場中でアニールを３５０℃で１時間行う。その後、０．３×０．６μｍ^２〜１×２μｍ^２の接合面積の試料に微細加工を行い、室温において磁場による磁気抵抗変化率を測定する。

試料の抵抗変化率を図３６に示す。図３６からわかるように、ＭｇＯのトンネルバリア１１３と、ＣｏおよびＭｎを含むフルホイスラー合金層１１１、１１５との間にＣｏおよびＦｅ合金からなる第１および第２強磁性層１１２、１１４を設けることにより、室温で大きなＭＲ比が得られる。なお、強磁性層１１２、１１４として、ＣｏＦｅ層を用いるよりも、Ｃｏ_２ＦｅＡｌ_０．５Ｓｉ_０．５を用いる方が、室温で高い磁気抵抗変化率を得ることができる。また、第２比較試料は、第１比較試料に比べて室温におけるＭＲ比が低いことがわかる。

（実施例２）
本発明の実施例２は、図３に示す第１実施形態のｎ型スピンＭＯＳＦＥＴであって、ソース部１５ａと、ドレイン部１５ｂの強磁性積層膜の面積を変えた構成を有している。半導体基板２としてインプラしたＳｉ基板を用いている。ソース部１５ａおよびドレイン部１５ｂの強磁性積層膜の面積が異なるスピンＭＯＳＦＥＴは、以下のようにして形成される。まず図３７に示したように、半導体基板２に離間してソース領域５ａおよびドレイン領域５ｂを形成し、ソース領域５ａとドレイン領域５ｂとの間の半導体基板２上にゲート絶縁膜９を形成し、このゲート絶縁膜９上にゲート１０を形成する。なお、ゲート絶縁膜９およびゲート１０を形成した後に、ソース領域５およびドレイン領域５ｂを形成してもよい。その後、ゲート１０を覆うように、ＳｉＯ_２からなる層間絶縁膜１３０を堆積する。続いて、この層間絶縁膜１３０に異なる面積の穴１３２ａ、１３２ｂを開ける。その後、高圧ＲＦスパッタを用いて、強磁性積層膜を堆積し、穴１３２ａ、１３２ｂを埋め込む。続いて、ＣＭＰ(Chemical Mechanical Polishing)を用いて、層間絶縁膜１３０の上面に付着した強磁性積層膜を除去する。これにより、ソース部およびドレイン部の強磁性積層膜の膜面面積が異なるスピンＭＯＳＦＥＴが形成される。

また、図３８に示すようにして形成してもよい。図３８は、強磁性積層膜をエッチングする際の上面図を示している。半導体基板上にゲート絶縁膜（図示せず）、ゲート１０を形成し、かつソースおよびドレイン領域（図示せず）を形成する。その後、ゲート１０の両側のソース領域およびドレイン領域上に強磁性積層膜を堆積する。これら強磁性積層膜１３４をパターニングする際に、図３８に示すように、２重露光を行う。例えば、第１回目の露光によりマスク１３４を用いてソース部およびドレイン部に対応する領域を露光し、第２回目の露光によりマスク１３５を用いて露光する。そして、現像工程とエッチングを行うことによりソース部の強磁性積層膜１３６ａと、ドレイン部の強磁性積層膜１３６ｂの膜面面積を変える。

本実施例では、図３７に示す方法を用いてスピンＭＯＳＦＥＴを用意する。素子分離の作製、ゲートの作製、イオン注入、および注入された不純物の活性化のためのＲＴＡ処理は通常のＭＯＳプロセスと同様である。その後、図３７に示すように、層間絶縁膜１３０を形成後、エッチバックを行い、層間絶縁膜１３０の平坦処理を行う。続いて、ソース部およびドレイン部の強磁性積層膜を形成するための穴を１３２ａ、１３２ｂを形成する。これらの穴の平面形状は変えず面積のみ変えてある。その後、穴１３２ａ、１３２ｂを埋め込むように、強磁性積層膜を堆積する。続いて、ＣＭＰ処理を行った後、ＳｉＯ_２膜（図示せず）を成膜し、このＳｉＯ_２膜に、上記強磁性積層膜に通じるビアを開け、このビアを配線材料で埋め込み配線を形成する。配線を形成する前に形状ＳＥＭでソース部およびドレイン部の面積を測定する。ソース部およびドレイン部の穴１３２ａ、１３２ｂのサイズは、ソース部およびドレイン部の設計サイズをそれぞれ０．３μｍ×０．８μｍ、０．８μｍ×０．８μｍとする。実際の穴の形状は楕円形状を有している。

本実施例に係る強磁性積層膜１５ａ、１５ｂの積層構造は、それぞれ以下のようになっている。

Ｓｉ基板２上に、膜厚が０．５ｎｍのＳｉＯ_２層（図示せず）／膜厚が０．５ｎｍのＭｇＯからなるトンネルバリア１４ａ、１４ｂ／膜厚が３ｎｍの強磁性層１５ａ_１、１５ｂ_１／膜厚が１０ｎｍのＣｏ_２ＭｎＳｉ層１５ａ_２、１５ｂ_２／膜厚が２０ｎｍのＲｕ層および膜厚が５０ｎｍのＴａ層からなるキャップ層２０ａ、２０ｂが、この順序で積層された構成を有している。

そして、強磁性層１５ａ_１、１５ｂ_１をＣｏ_２ＦｅＡｌ_０．５Ｓｉ_０．５で形成した強磁性積層膜１５ａ、１５ｂを有するスピンＭＯＳＦＥＴを第１試料とし、強磁性層１５ａ_１、１５ｂ_１をＣｏＦｅで形成した強磁性積層膜１５ａ、１５ｂを有するスピンＭＯＳＦＥＴを第２試料として用意する。すなわち、トンネルバリア１４ａ、１４ｂと、Ｃｏ_２ＭｎＳｉ層１５ａ_２、１５ｂ_２との間に、ＣｏおよぶＦｅを含む合金からなる強磁性層１５ａ_１、１５ｂ_１を設けた構成となっている。

一方、第１比較試料として、Ｓｉ基板上に、膜厚が０．５ｎｍのＳｉＯ_２層（図示せず）／膜厚が０．５ｎｍのＭｇＯからなるトンネルバリア／膜厚が５ｎｍのＣｏＦｅＢ／膜厚が２０ｎｍのＲｕ層／膜厚が５０ｎｍのＴａ層が、この順序で積層された強磁性積層膜を有するスピンＭＯＳＦＥＴを用意する。また、第２比較試料として、第１試料のスピンＭＯＳＦＥＴにおいて、強磁性積層膜のＣｏ_２ＦｅＡｌ_０．５Ｓｉ_０．５からなる強磁性層１５ａ_１、１５ｂ_１を削除した構成の強磁性積層膜を有するスピンＭＯＳＦＥＴを用意する。

上記第１および第２試料と、第１および第２比較試料とに対して、磁場中でアニールを３００℃で１時間行う。その後、スピンＭＯＳＦＥＴのゲートをＯＮ状態として磁場書き込みを行いソース部およびドレイン部の磁性体の保磁力の差でスピンの反平行状態、平行状態を実現し、抵抗変化率値の読み出しを行う。

試料の抵抗変化率を図３９に示す。図３９からわかるように、トンネルバリア１４ａ、１４ｂと、ＣｏおよびＭｎを含むフルホイスラー合金層１５ａ_２、１５ｂ_２との間に、ＣｏおよびＦｅを含む合金からなる強磁性層１５ａ_１、１５ｂ_１を設けたスピンＭＯＳＦＥＴの、室温における磁気抵抗変化率を高くすることができる。また、強磁性層１５ａ_１、１５ｂ_１として、ＣｏＦｅ層を用いるよりも、Ｃｏ_２ＦｅＡｌ_０．５Ｓｉ_０．５を用いる方が、室温で高い磁気抵抗変化率を得ることができる。

また、本実施例では、ｎ型スピンＭＯＳＦＥＴを例に挙げたが、ｐ型スピンＭＯＳＦＥＴも同様の効果を得ることができる。

（実施例３）
本発明の実施例３は、Ｇｅ基板上に形成されたｎ型スピンＭＯＳＦＥＴであって、Ｇｅ基板上に形成されるソース部およびドレイン部として、実施例１で説明した強磁性積層膜を用いる。強磁性積層膜の作製方法は実施例１と同様である。すなわち、本実施例によるスピンＭＯＳＦＥＴの強磁性積層膜は、Ｇｅ基板上に、膜厚が０．５ｎｍのＧｅＯ_ｘ層／膜厚が０．５ｎｍのＭｇＯからなるトンネルバリア／膜厚が３ｎｍの強磁性層／膜厚が１０ｎｍのＣｏ_２ＭｎＳｉ層／膜厚が２０ｎｍのＲｕ層および膜厚が５０ｎｍのＴａ層からなるキャップ層が、この順序で積層された積層構造を有している。

そして、上記強磁性層をＣｏ_２ＦｅＡｌ_０．５Ｓｉ_０．５で形成した強磁性積層膜を有するスピンＭＯＳＦＥＴを第１試料とし、上記強磁性層をＣｏＦｅで形成した強磁性積層膜を有するスピンＭＯＳＦＥＴを第２試料として用意する。すなわち、トンネルバリアと、Ｃｏ_２ＭｎＳｉ層との間に、ＣｏおよぶＦｅを含む合金からなる強磁性層を設けた構成となっている。

一方、第１比較試料として、Ｇｅ基板上に、膜厚が０．５ｎｍのＧｅＯ_ｘ層／膜厚が０．５ｎｍのＭｇＯからなるトンネルバリア／膜厚が５ｎｍのＣｏＦｅＢ／膜厚が２０ｎｍのＲｕ層／膜厚が５０ｎｍのＴａ層が、この順序で積層された強磁性積層膜を有するスピンＭＯＳＦＥＴを用意する。また、第２比較試料として、第１試料のスピンＭＯＳＦＥＴにおいて、強磁性積層膜のＣｏ_２ＦｅＡｌ_０．５Ｓｉ_０．５からなる強磁性層を削除した構成の強磁性積層膜を有するスピンＭＯＳＦＥＴを用意する。

上記第１および第２試料と、第１および第２比較試料とに対して、磁場中でアニールを２７０℃で１時間行う。その後、スピンＭＯＳＦＥＴのゲートをＯＮ状態として磁場書き込みを行いソース部およびドレイン部の磁性体の保磁力の差でスピンの反平行状態、平行状態を実現し、抵抗変化率値の読み出しを行う。

試料の抵抗変化率を図４０に示す。図４０からわかるように、トンネルバリアと、ＣｏおよびＭｎを含むフルホイスラー合金層との間に、ＣｏおよびＦｅを含む合金からなる強磁性層を設けたスピンＭＯＳＦＥＴの、室温における磁気抵抗変化率を高くすることができる。また、強磁性層として、ＣｏＦｅ層を用いるよりも、Ｃｏ_２ＦｅＡｌ_０．５Ｓｉ_０．５を用いる方が、室温で高い磁気抵抗変化率を得ることができる。

また、本実施例では、ｎ型スピンＭＯＳＦＥＴを例に挙げたが、ｐ型スピンＭＯＳＦＥＴも同様の効果を得ることができる。その際に膜厚が０．５ｎｍのＧｅＯｘ層を設けないほうが、スピンＭＯＳＦＥＴの低抵抗化が可能である。

（実施例４）
本発明の実施例４は、ＧａＡｓ基板上に形成されたｎ型スピンＭＯＳＦＥＴであって、ＧａＡｓ基板上に形成されるソース部およびドレイン部として、実施例１で説明した強磁性積層膜を用いる。強磁性積層膜の作製方法は実施例１と同様である。すなわち、本実施例によるスピンＭＯＳＦＥＴの強磁性積層膜は、ＧａＡｓ基板上に、膜厚が１．５ｎｍのＩｎＧａＡｓ層／膜厚が０．５ｎｍのＭｇＯからなるトンネルバリア／膜厚が３ｎｍの強磁性層／膜厚が１０ｎｍのＣｏ_２ＭｎＳｉ層／膜厚が２０ｎｍのＲｕ層および膜厚が５０ｎｍのＴａ層からなるキャップ層が、この順序で積層された積層構造を有している。

そして、上記強磁性層をＣｏ_２ＦｅＡｌ_０．５Ｓｉ_０．５で形成した強磁性積層膜を有するスピンＭＯＳＦＥＴを第１試料とし、上記強磁性層をＣｏＦｅで形成した強磁性積層膜を有するスピンＭＯＳＦＥＴを第２試料として用意する。すなわち、第１および第２試料は、トンネルバリアと、Ｃｏ_２ＭｎＳｉ層との間に、ＣｏおよぶＦｅを含む合金からなる強磁性層を設けた構成となっている。

一方、第１比較試料として、ＧａＡｓ基板上に、膜厚が１．５ｎｍのＩｎＧａＡｓ層／膜厚が０．５ｎｍのＭｇＯからなるトンネルバリア／膜厚が５ｎｍのＣｏＦｅＢ／膜厚が２０ｎｍのＲｕ層／膜厚が５０ｎｍのＴａ層が、この順序で積層された強磁性積層膜を有するスピンＭＯＳＦＥＴを用意する。また、第２比較試料として、第１試料のスピンＭＯＳＦＥＴにおいて、強磁性積層膜のＣｏ_２ＦｅＡｌ_０．５Ｓｉ_０．５からなる強磁性層を削除した構成の強磁性積層膜を有するスピンＭＯＳＦＥＴを用意する。

上記第１および第２試料と、第１および第２比較試料とに対して、磁場中でアニールを３５０℃で１時間行う。その後、スピンＭＯＳＦＥＴのゲートをＯＮ状態として磁場書き込みを行いソース部およびドレイン部の磁性体の保磁力の差でスピンの反平行状態、平行状態を実現し、抵抗変化率値の読み出しを行う。

試料の抵抗変化率を図４１に示す。図４１からわかるように、トンネルバリアと、ＣｏおよびＭｎを含むフルホイスラー合金層との間に、ＣｏおよびＦｅを含む合金からなる強磁性層を設けたスピンＭＯＳＦＥＴの、室温における磁気抵抗変化率を高くすることができる。また、強磁性層として、ＣｏＦｅ層を用いるよりも、Ｃｏ_２ＦｅＡｌ_０．５Ｓｉ_０．５を用いる方が、室温で高い磁気抵抗変化率を得ることができる。

また、本実施例では、ｎ型スピンＭＯＳＦＥＴであったが、ｐ型スピンＭＯＳＦＥＴも同様の効果を得ることができる。

なお、化合物半導体例えばＩＩＩ−Ｖ族半導体からなる基板に形成されるＭＥＳＦＥＴにも本実施例を適用することができる。

（実施例５）
本発明の実施例５は、半導体基板２としてＳｉ基板を用いた図１４に示す第５実施形態のｎ型スピンＭＯＳＦＥＴである。本実施例によるスピンＭＯＳＦＥＴの強磁性積層膜は、図１４，図１５に示すように、Ｓｉ基板上に、膜厚が０．５ｎｍのＳｉＯ_２層（図示せず）／膜厚０．５ｎｍのＭｇＯからなるトンネルバリア１３ａ、１３ｂ／膜厚が３ｎｍの第１強磁性層２３_１／膜厚が１０ｎｍのＣｏ_２ＭｎＳｉ層２３_２／膜厚が３ｎｍの第２強磁性層２３_３／膜厚が０．９ｎｍのＲｕ層２３_４／膜厚が１０ｎｍのＣｏ_２ＭｎＳｉ層２３_５／膜厚が３ｎｍの第３強磁性層２３_６／膜厚が０．９５ｎｍのＭｇＯからなるトンネルバリア２４／膜厚が３ｎｍの第４強磁性層２５_１／膜厚が５ｎｍのＣｏ_２ＭｎＳｉ層２５_２／膜厚が０．９ｎｍのＲｕ層２５_３／膜厚が３ｎｍのＣｏＦｅ層２５_４／膜厚が１０ｎｍのＩｒＭｎ層２６／ 膜厚が１０ｎｍのＲｕ層および膜厚が５０ｎｍのＴａ層からなるキャップ層２０が、この順序で積層された積層構造を有している。

そして、上記第１乃至第４強磁性層をＣｏ_２ＦｅＡｌ_０．５Ｓｉ_０．５で形成した強磁性積層膜を有するスピンＭＯＳＦＥＴを第１試料とし、上記第１乃至第４強磁性層をＣｏＦｅで形成した強磁性積層膜を有するスピンＭＯＳＦＥＴを第２試料として用意する。すなわち、第１および第２試料は、トンネルバリアと、Ｃｏ_２ＭｎＳｉ層との間に、ＣｏおよぶＦｅを含む合金からなる強磁性層を設けた構成となっている。

一方、第１比較試料として、Ｓｉ基板上に、膜厚が０．５ｎｍのＳｉＯ_２層／膜厚が０．５ｎｍのＭｇＯからなるトンネルバリア／膜厚が５ｎｍのＣｏＦｅ層／膜厚が０．９ｎｍのＲｕ層／膜厚が５ｎｍのＣｏＦｅ層／膜厚が０．９５ｎｍのＭｇＯからなるトンネルバリア／膜厚が５ｎｍのＣｏＦｅ層／膜厚が０．９ｎｍのＲｕ層／膜厚が３ｎｍのＣｏＦｅ層／膜圧が１０ｎｍのＩｒＭｎ層／膜厚が１０ｎｍのＲｕ層および膜厚が５０ｎｍのＴａ層からなるキャップ層が、この順序で積層された強磁性積層膜を用意する。

また、第２比較試料として、第１試料のスピンＭＯＳＦＥＴにおいて、強磁性積層膜のＣｏ_２ＦｅＡｌ_０．５Ｓｉ_０．５からなる第１乃至第４強磁性層を削除した構成の強磁性積層膜を有するスピンＭＯＳＦＥＴを用意する。

上記第１および第２試料と、第１および第２比較試料とに対して、磁場中でアニールを３００℃で１時間行う。その後、スピンＭＯＳＦＥＴのゲートをＯＮ状態として磁場書き込みを行いソース部およびドレイン部の磁性体の保磁力の差でスピンの反平行状態、平行状態を実現し、抵抗変化率値の読み出しを行う。

試料の抵抗変化率を図４２に示す。図４２からわかるように、半導体（Ｓｉ）を介して室温で大きな磁気抵抗変化率と、ソース部およびドレイン部のＭＴＪ構造からのＭＲ変化率が重畳し大きなＭＲ変化率が得られる。また、ｐ型スピンＭＯＳＦＥＴにおいても同様の効果を得ることができる。また、Ｓｉ基板２と強磁性積層膜との間にトンネルバリアとなるＳｉＯ_２層およびＭｇＯ層を設けない試料（ショットキー障壁型）の場合も、同様の効果を得ることができる。

また、トンネルバリアと、ＣｏおよびＭｎを含むフルホイスラー合金層との間に、ＣｏおよびＦｅを含む合金からなる強磁性層を設けたスピンＭＯＳＦＥＴの、室温における磁気抵抗変化率を高くすることができる。また、第１乃至第４強磁性層として、ＣｏＦｅ層を用いるよりも、Ｃｏ_２ＦｅＡｌ_０．５Ｓｉ_０．５を用いた方が、室温で高い磁気抵抗変化率を得ることができる。

（実施例６）
本発明の実施例６は、半導体基板２としてＳｉ基板を用いた図１７に示す第６実施形態のｎ型スピンＭＯＳＦＥＴである。本実施例によるスピンＭＯＳＦＥＴは、ソース領域５ａ、ドレイン領域５ｂ上の強磁性積層膜を作製する際に、強磁性積層構造を変えるため磁化固着層１８ａを作製したのちにＭＴＪ構造２２ｂを作製する。

磁化固着層１８ａは、図１２、図１７に示すように、Ｓｉ基板上に、膜厚が０．５ｎｍのＳｉＯ_２層（図示せず）／膜厚が０．５ｎｍのＭｇＯからなるトンネルバリア１３ａ／膜厚が３ｎｍの第１強磁性層挿入層１８ａ_１／膜厚が１０ｎｍのＣｏ_２ＭｎＳｉ層１８ａ_２／膜厚が０．９ｎｍのＲｕ層１８ａ_３／膜厚が３ｎｍのＣｏＦｅ層１８ａ_４／膜厚が１０ｎｍのＩｒＭｎ層１８ａ_５／膜厚が１０ｎｍのＲｕ層および膜厚が５０ｎｍのＴａ層からなるキャップ層２０が、この順序で積層された強磁性積層膜である。

また、ＭＴＪ構造２２ｂは、図１５、図１７に示すように、Ｓｉ基板上に、膜厚が０．５ｎｍのＳｉＯ_２層（図示せず）／膜厚が０．５ｎｍのＭｇＯからなるトンネルバリア１３ｂ／膜厚が３ｎｍの第２強磁性層２３_１／膜厚が１０ｎｍのＣｏ_２ＭｎＳｉ層２３_２／膜厚が３ｎｍの第３強磁性層２３_３／膜厚が０．９ｎｍのＲｕ層２３_４／膜厚が１０ｎｍのＣｏ_２ＭｎＳｉ層２３_５／膜厚が３ｎｍの第４強磁性層２３_６／膜厚が０．９５ｎｍのＭｇＯからなるトンネルバリア２４／膜厚が３ｎｍの第５強磁性層２５_１／膜厚が５ｎｍのＣｏ_２ＭｎＳｉ層２５_２／膜厚が０．９ｎｍのＲｕ層２５_３／膜厚が３ｎｍのＣｏＦｅ層２５_４／膜厚が１０ｎｍのＩｒＭｎ層２６／膜厚が１０ｎｍのＲｕ層および膜厚が５０ｎｍのＴａ層からなるキャップ層２０が、この順序で積層された強磁性積層膜である。

そして、上記第１乃至第５強磁性層をＣｏ_２ＦｅＡｌ_０．５Ｓｉ_０．５で形成した強磁性積層膜を有するスピンＭＯＳＦＥＴを第１試料とし、上記第１乃至第５強磁性層をＣｏＦｅで形成した強磁性積層膜を有するスピンＭＯＳＦＥＴを第２試料として用意する。すなわち、第１および第２試料は、トンネルバリアと、Ｃｏ_２ＭｎＳｉ層との間に、ＣｏおよぶＦｅを含む合金からなる強磁性層を設けた構成となっている。

一方、第１比較試料のスピンＭＯＳＦＥＴの磁化固着層として、Ｓｉ基板上に、膜厚が０．５ｎｍのＳｉＯ_２層／膜厚が０．５ｎｍのＭｇＯからなるトンネルバリア／膜厚が５ｎｍのＣｏＦｅ層／膜厚が０．９ｎｍのＲｕ層／膜厚が３ｎｍのＣｏＦｅ層／膜厚が１０ｎｍのＩｒＭｎ層／膜厚が１０ｎｍのＲｕ層および膜厚が５０ｎｍのＴａ層からなるキャップ層が、この順序で積層された積層構造を用意する。また、第１比較試料のスピンＭＯＳＦＥＴのＭＴＪ構造として、Ｓｉ基板上に、膜厚が０．５ｎｍのＳｉＯ_２層／膜厚が０．５ｎｍのＭｇＯ層／膜厚が５ｎｍのＣｏＦｅ層／膜厚が０．９ｎｍのＲｕ層／膜厚が５ｎｍのＣｏＦｅ層／膜厚が０．９５ｎｍのＭｇＯからなるトンネルバリア／膜厚が５ｎｍのＣｏＦｅ層／膜厚が０．９ｎｍのＲｕ層／膜厚が３ｎｍのＣｏＦｅ層／膜厚が１０ｎｍのＩｒＭｎ層／膜厚が１０ｎｍのＲｕ層および膜厚が５０ｎｍのＴａ層からなるキャップ層が、この順序で積層された積層構造を用意する。

また、第２比較試料として、第１試料のスピンＭＯＳＦＥＴにおいて、強磁性積層膜のＣｏ_２ＦｅＡｌ_０．５Ｓｉ_０．５からなる第１乃至第５強磁性層を削除した構成の強磁性積層膜を有するスピンＭＯＳＦＥＴを用意する。

上記第１および第２試料と、第１および第２比較試料とに対して、磁場中でアニールを３００℃で１時間行う。その後、スピンＭＯＳＦＥＴのゲートをＯＮ状態として磁場書き込みを行いソース部およびドレイン部の磁性体の保磁力の差でスピンの反平行状態、平行状態を実現し、抵抗変化率値の読み出しを行う。

試料の抵抗変化率を図４３に示す。図４３からわかるように、半導体（Ｓｉ）を介して室温で大きな磁気抵抗変化率と、ソース部およびドレイン部のＭＴＪ構造からのＭＲ変化率が重畳し大きなＭＲ変化率が得られる。また、ｐ型スピンＭＯＳＦＥＴにおいても同様の効果が得られる。また、Ｓｉ基板２と強磁性積層膜との間にトンネルバリアとなるＳｉＯ_２層およびＭｇＯ層を設けない試料（ショットキー障壁型）の場合も、同様の効果を得ることができる。

また、トンネルバリアと、ＣｏおよびＭｎを含むフルホイスラー合金層との間に、ＣｏおよびＦｅを含む合金からなる強磁性層を設けたスピンＭＯＳＦＥＴの、室温における磁気抵抗変化率を高くすることができる。また、第１乃至第４強磁性層として、ＣｏＦｅ層を用いるよりも、Ｃｏ_２ＦｅＡｌ_０．５Ｓｉ_０．５を用いた方が、室温で高い磁気抵抗変化率を得ることができる。

（実施例７）
本発明の実施例７は、半導体基板２としてＳｉ基板を用いた図２２に示す第８実施形態のｎ型スピンＭＯＳＦＥＴである。本実施例によるスピンＭＯＳＦＥＴは、ソース領域５ａ、ドレイン領域５ｂ上の強磁性積層膜を作製する際に、強磁性積層構造を変えるため磁化固定層３４を作製したのちにＭＴＪ構造３０ｂを作製する。

磁化固定層３４は、図２２、図２３に示すように、Ｓｉ基板上に、膜厚が０．５ｎｍのＳｉＯ_２層（図示せず）／膜厚が０．５ｎｍのＭｇＯからなるトンネルバリア１３ａ／膜厚が２ｎｍの第１強磁性層３４_１／膜厚が３ｎｍのＣｏ_２ＭｎＳｉ層３４_２／膜厚が１０ｎｍのＦｅＰｄ層３４３／膜厚が１０ｎｍのＲｕ層および膜厚が５０ｎｍのＴａ層からなるキャップ層２０ａが、この順序で積層された強磁性積層膜である。

また、ＭＴＪ構造３０ｂは、図２０、図２２に示すように、Ｓｉ基板上に、膜厚が０．５ｎｍのＳｉＯ_２層（図示せず）／膜厚が０．５ｎｍのＭｇＯからなるトンネルバリア１３ｂ／膜厚が２ｎｍの第２強磁性層３１_１／膜厚が３ｎｍのＣｏ_２ＭｎＳｉ層３１_２／膜厚が１０ｎｍのＦｅＰｄ層３１_３／膜厚が３ｎｍのＣｏ_２ＭｎＳｉ層３１_４／膜厚が２ｎｍの第３強磁性層３１_５／膜厚が０．９５ｎｍのＭｇＯからなるトンネルバリア３２／膜厚が２ｎｍの第４強磁性層３３_１／膜厚が３ｎｍのＣｏ_２ＭｎＳｉ層３３_２／膜厚が３０ｎｍのＦｅＰｄ層３３_３／膜厚が１０ｎｍのＲｕ層および膜厚が５０ｎｍのＴａ層からなるキャップ層２０ｂが、この順序で積層された強磁性積層膜である。

そして、上記第１乃至第４強磁性層をＣｏ_２ＦｅＡｌ_０．５Ｓｉ_０．５で形成した強磁性積層膜を有するスピンＭＯＳＦＥＴを第１試料とし、上記第１乃至第４強磁性層をＣｏＦｅで形成した強磁性積層膜を有するスピンＭＯＳＦＥＴを第２試料として用意する。すなわち、第１および第２試料は、トンネルバリアと、Ｃｏ_２ＭｎＳｉ層との間に、ＣｏおよぶＦｅを含む合金からなる強磁性層を設けた構成となっている。

一方、第１比較試料のスピンＭＯＳＦＥＴの磁化固定層として、Ｓｉ基板上に、膜厚が０．５ｎｍのＳｉＯ_２層／膜厚が０．５ｎｍのＭｇＯからなるトンネルバリア／膜厚が３ｎｍのＣｏＦｅ層／膜厚が１０ｎｍのＦｅＰｄ層／膜厚が１０ｎｍのＲｕ層および膜厚が５０ｎｍのＴａ層からなるキャップ層が、この順序で積層された積層構造を用意する。また、第１比較試料のスピンＭＯＳＦＥＴのＭＪＴ構造として、Ｓｉ基板上に、膜厚が０．５ｎｍのＳｉＯ_２層／膜厚が０．５ｎｍのＭｇＯからなるトンネルバリア／膜厚が３ｎｍのＣｏＦｅ層／膜厚が１０ｎｍのＦｅＰｄ層／膜厚が３ｎｍのＣｏＦｅ層／膜厚が０．９５ｎｍのＭｇＯからなるトンネルバリア／膜厚が３ｎｍのＣｏＦｅ層／膜厚が３０ｎｍのＦｅＰｄ層／膜厚が１０ｎｍのＲｕ層および膜厚が５０ｎｍのＴａ層からなるキャップ層が、この順序で積層された積層構造を用意する。

また、第２比較試料として、第１試料のスピンＭＯＳＦＥＴにおいて、強磁性積層膜のＣｏ_２ＦｅＡｌ_０．５Ｓｉ_０．５からなる第１乃至第５強磁性層を削除した構成の強磁性積層膜を有するスピンＭＯＳＦＥＴを用意する。

上記第１および第２試料と、第１および第２比較試料とに対して、磁場中でアニールを３００℃で１時間行う。その後、スピンＭＯＳＦＥＴのゲートをＯＮ状態として、磁場を膜面に略垂直方向に印加して磁場書き込みを行い、ソース部およびドレイン部の磁性体の保磁力の差でスピンの反平行状態、平行状態を実現し、抵抗変化率値の読み出しを行う。

試料の抵抗変化率を図４４に示す。図４４からわかるように、半導体（Ｓｉ）を介して室温で大きな磁気抵抗変化率と、ソース部およびドレイン部のＭＴＪ構造からのＭＲ変化率が重畳し大きなＭＲ変化率が得られる。また、ｐ型スピンＭＯＳＦＥＴにおいても同様の効果を得ることができる。また、Ｓｉ基板２と強磁性積層膜との間にトンネルバリアとなるＳｉＯ_２層およびＭｇＯ層を設けない試料（ショットキー障壁型）の場合も、同様の効果を得ることができる。

また、トンネルバリアと、ＣｏおよびＭｎを含むフルホイスラー合金層との間に、ＣｏおよびＦｅを含む合金からなる強磁性層を設けたスピンＭＯＳＦＥＴの、室温における磁気抵抗変化率を高くすることができる。また、第１乃至第４強磁性層として、ＣｏＦｅ層を用いるよりも、Ｃｏ_２ＦｅＡｌ_０．５Ｓｉ_０．５を用いた方が、室温で高い磁気抵抗変化率を得ることができる。

ハーフメタルホイスラー合金のエネルギーバンド構造を示す図。 ハーフメタルホイスラー合金のＭＴＪのＭＲ比の温度依存性を示す図。 第１実施形態によるスピンＭＯＳＦＥＴの断面図。 第１実施形態の変形例によるスピンＭＯＳＦＥＴの断面図。 第２実施形態によるスピンＭＯＳＦＥＴの断面図。 第２実施形態に係るソース部およびドレイン部の一具体例の積層構造を示す断面図。 線対称な図形を示す図。 線非対称な図形を示す図。 第２実施形態の変形例によるスピンＭＯＳＦＥＴの断面図。 第３実施形態によるスピンＭＯＳＦＥＴの断面図。 第３実施形態の変形例によるスピンＭＯＳＦＥＴの断面図。 第４実施形態に係るソース部の一具体例の積層構造を示す断面図。 第４実施形態に係るドレイン部の一具体例の積層構造を示す断面図。 第５実施形態によるスピンＭＯＳＦＥＴの断面図。 第５実施形態に係るソース部およびドレイン部の一具体例の積層構造を示す断面図。 第５実施形態の変形例によるスピンＭＯＳＦＥＴの断面図。 第６実施形態によるスピンＭＯＳＦＥＴの断面図。 第６実施形態の変形例によるスピンＭＯＳＦＥＴの断面図。 第７実施形態によるスピンＭＯＳＦＥＴの断面図。 第７実施形態に係るソース部およびドレイン部の一具体例の積層構造を示す断面図。 第７実施形態の変形例によるスピンＭＯＳＦＥＴの断面図。 第８実施形態によるスピンＭＯＳＦＥＴの断面図。 第８実施形態に係るソース部の一具体例の積層構造を示す断面図。 第８実施形態の変形例によるスピンＭＯＳＦＥＴの断面図。 第９実施形態による論理回路を示す回路図。 第９実施形態の論理回路の出力のフローティングゲート電圧依存性を示す図。 第９実施形態の論理回路がＡＮＤ回路として機能する場合の論理表を示す図。 第９実施形態の論理回路がＯＲ回路として機能する場合の論理表を示す図。 第９実施形態の第１変形例による論理回路を示す図。 第９実施形態の第２変形例による論理回路を示す図。 第１０実施形態による磁気抵抗効果素子の断面図。 第１１実施形態のＭＲＡＭのメモリセルを示す断面図。 第１１実施形態のＭＲＡＭの主要部の回路図。 実施例１の強磁性積層膜の断面図。 第１比較試料の強磁性積層膜の断面図。 実施例１の室温における抵抗変化率を示す図。 ソース部およびドレイン部の膜面面積が異なるＭＯＳＦＥＴの製造方法を説明する断面図。 ソース部およびドレイン部の膜面面積が異なるＭＯＳＦＥＴの製造方法を説明する平面図。 実施例２の室温における抵抗変化率を示す図。 実施例３の室温における抵抗変化率を示す図。 実施例４の室温における抵抗変化率を示す図。 実施例５の室温における抵抗変化率を示す図。 実施例６の室温における抵抗変化率を示す図。 実施例７の室温における抵抗変化率を示す図。

符号の説明

２ 半導体基板
３ 素子領域
４ 素子分離領域
５ａ ソース領域
５ｂ ドレイン領域
６ａ ｎ型不純物拡散領域
６ｂ ｎ型不純物拡散領域
７ｂ ｎ^＋不純物拡散領域
８ チャネル領域
９ ゲート絶縁膜
１０ ゲート電極
１２ ゲート側壁
１３ａ 誘電体層
１３ｂ 誘電体層
１４ａ トンネルバリア
１４ｂ トンネルバリア
１５ａ ソース部
１５ｂ ドレイン部

Claims (16)

1. 半導体基板上に離間して設けられたソース部およびドレイン部であって、前記ソース部およびドレイン部はそれぞれ、ＣｏおよびＦｅを含む合金からなる第１強磁性層と、前記第１強磁性層上に形成されたＣｏおよびＭｎを含むフルホイスラー合金からなる第２強磁性層とを有する強磁性積層膜を含む、ソース部およびドレイン部と、
   前記ソース部と前記ドレイン部との間の前記半導体基板上に設けられるゲート絶縁膜と、
   前記ゲート絶縁膜上に設けられたゲート電極と、
   を備えたことを特徴とするスピントランジスタ。
2. 前記半導体基板と、前記ソース部およびドレイン部の強磁性積層膜との間にそれぞれトンネルバリアが設けられていることを特徴とする請求項１記載のスピントランジスタ。
3. 前記ソース部およびドレイン部のうちの少なくとも一方の前記強磁性積層膜上に、ＣｏおよびＦｅを含む合金からなる強磁性層／トンネルバリア／ＣｏおよびＦｅを含む合金からなる強磁性層／ＣｏおよびＭｎを含むフルホイスラー合金からなる強磁性層が、この順序で積層された積層膜が設けられていることを特徴とする請求項１または２記載のスピントランジスタ。
4. 前記ソース部およびドレイン部のうちの少なくとも一方の前記強磁性積層膜上に、非磁性層／ＣｏおよびＦｅを含む合金からなる強磁性層／反強磁性層が、この順序で積層された積層膜を有し、前記非磁性層はＲｕ，Ｒｈ，Ｉｒまたはこれら合金からなることを特徴とする請求項１または２記載のスピントランジスタ。
5. 前記ソース部およびドレイン部のそれぞれの前記強磁性積層膜上に、ＣｏおよびＦｅを含む合金からなる強磁性層／トンネルバリア／ＣｏおよびＦｅを含む合金からなる強磁性層／ＣｏおよびＭｎを含む合金からなる強磁性層が、この順序で積層された第１および第２積層膜を有し、前記第１および第２積層膜の膜面の面積が異なることを特徴とする請求項１または２記載のスピントランジスタ。
6. 前記第１および第２積層膜の膜面の形状が異なることを特徴とする請求項５記載のスピントランジスタ。
7. 前記ＣｏおよびＦｅを含む合金からなる強磁性層は、体心立方格子のＣｏおよびＦｅを含む合金、またはＣｏおよびＦｅを含むフルホイスラー合金からなる強磁性層であることを特徴とする請求項１乃至６のいずれかに記載のスピントランジスタ。
8. 前記ソース部およびドレイン部の下の前記半導体基板に不純物が導入されたソース領域およびドレイン領域が設けられ、前記ソース領域およびドレイン領域はそれぞれ、第１不純物領域と、前記第１不純物領域と前記ソース部およびドレイン部との間に設けられ、前記第１不純物領域よりも不純物の濃度が高い第２不純物領域とを備えていることを特徴とする請求項１乃至７のいずれかに記載のスピントランジスタ。
9. 前記トンネルバリアは、酸化マグネシウム、酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウム、酸化ゲルマニウム、窒化ゲルマニウム、希土類酸化物、および希土類窒化物のいずれか、またはこれら積層膜を含むことを特徴とする請求項１乃至８のいずれかに記載のスピントランジスタ。
10. 前記ソース部およびドレイン部のそれぞれの前記強磁性積層膜の強磁性層のスピンの磁化容易軸が膜面に対して略垂直であることを特徴とする請求項１乃至９のいずれかに記載のスピントランジスタ。
11. 前記ソース部およびドレイン部のそれぞれの前記強磁性積層膜の強磁性層は、Ｆｅ−Ｐｄ層、Ｆｅ−Ｐｔ層、Ｆｅ−Ｐｄ−Ｐｔ層、Ｃｏ／Ｎｉの積層膜、Ｆｅ／Ｐｄの積層膜、Ｆｅ／Ｐｔの積層膜のいずれかを含むことを特徴とする請求項１０記載のスピントランジスタ。
12. ２つの電界効果トランジスタを備え、前記２つの電界効果トランジスタのうちの少なくとも一方が請求項１乃至１１のいずれかに記載のスピントランジスタであり、前記２つの電界効果トランジスタには共通のフローティングゲートが設けられていることを特徴とするリコンフィギャラブル論理回路。
13. ＣｏおよびＭｎを含むフルホイスラー合金からなる第１強磁性層と、
    前記第１強磁性層上に設けられたＣｏおよびＦｅを含む合金からなる第２強磁性層と、
    前記第２強磁性層上に設けられたトンネルバリアと、
    前記トンネルバリア上に設けられたＣｏおよびＦｅを含む合金からなる第３強磁性層と、
    前記第３強磁性層上に設けられたＣｏおよびＭｎを含むフルホイスラー合金からなる第４強磁性層と、
    を備えていることを特徴とする磁気抵抗効果素子。
14. 前記第２および第３強磁性層は、体心立方格子のＣｏおよびＦｅを含む合金、またはＣｏおよびＦｅを含むフルホイスラー合金からなる強磁性層であることを特徴とする請求項１３記載の磁気抵抗効果素子。
15. 請求項１３または１４に記載の磁気抵抗効果素子をメモリセルに備えていることを特徴とする磁気メモリ。
16. 請求項１３または１４に記載の磁気抵抗効果素子と、一端が前記磁気抵抗効果素子の一端と直列接続されたトランジスタと、を含むメモリセルと、
    前記磁気抵抗効果素子の他端と接続された第１書き込み電流回路と、
    前記トランジスタの他端と接続され、前記第１書き込み電流回路とともに前記磁気抵抗効果素子の一端から他端または他端から一端に向かう電流を供給する第２書き込み電流回路と、
    を備えていることを特徴とする磁気メモリ。

Images