KR100653708B1 - 발열체를 갖는 자기 램 소자의 구동 방법들 - Google Patents

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Abstract

발열체를 갖는 자기 램 소자를 프로그램 하는 방법들이 제공된다. 이 방법들은, 자기터널접합체 및 상기 자기터널접합체의 하부 또는 상부에 배치되는 적어도 하나의 발열체에 쓰기 전류를 인가하는 것을 구비한다. 상기 쓰기 전류는 상기 자기터널접합체의 자유층(free layer)으로부터 상기 자기터널접합체의 고정층을 향하여 흐르는 양의 쓰기 전류이거나 상기 자기터널접합체의 고정층(pinned layer)으로부터 상기 자기터널접합체의 자유층을 향하여 흐르는 음의 쓰기 전류이다. 상기 쓰기 전류가 상기 발열체에 흐를 때 발생하는 열을 이용하여 상기 자기터널접합체를 가열시킴과 동시에 상기 쓰기 전류를 이용하여 상기 자유층 내의 자기 분극들을 상기 고정층 내의 자기 분극들에 평행하거나 반 평행하도록 배열시킨다.

Description

발열체를 갖는 자기 램 소자의 구동 방법들{Methods of operating a magnetic random access memory device having a heat-generating structure}
도 1은 본 발명의 실시 예들에 따른 프로그램 방법들을 적용하기에 적합한 발열체를 갖는 자기 램 소자의 단면도이다.
도 2는 본 발명의 실시 예들에 따른 프로그램 방법들을 적용하기에 적합한 발열체를 갖는 다른 자기 램 소자의 단면도이다.
도 3은 본 발명의 실시 예에 따른 쓰기 방법이 적용된 자기 램 소자의 스위칭 루프를 도시한 그래프이다.
본 발명은 반도체 기억소자의 구동방법에 관한 것으로, 특히 발열체를 갖는 자기 램 소자의 구동 방법들에 관한 것이다.
비휘발성 기억소자인 자기 램(magnetic random access memory; MRAM)은, 전기도체의 저항이 주변 자기장에 따라 변화하는 자기저항효과(magneto resistance effect)를 이용해 정보를 저장하는 방식으로, 단일 트랜지스터 위에 자기터널접합체(magnetic tunnel junction; MTJ)로 구성된 복수개의 자기 램 셀들을 포함한다.
상기 자기터널접합체(magnetic tunnel junction; MTJ)는 외부에서 전기신호를 인가해 주었을 때 전자가, 두층의 강자성박막 사이에 끼워져 있는 매우 얇은 절연층을 통해, 터널링(tunneling)을 일으킬 수 있는 샌드위치 형태의 다층박막으로 되어있다. 상부 자성박막은 자유층(free layer)이라고 불리며 하부 자성박막은 고정층(pinned layer)이라고 한다.
상기 자유층 및 고정층 내의 자화방향들이 서로 평행하도록 배열된 경우에, 상기 자기 터널 접합을 통하여 흐르는 터널링 전류는 최대값을 보인다. 즉, 터널링 저항은 가장 낮게 된다. 이에 반하여, 상기 자유층 및 고정층 내의 자화방향들이 서로 반 평행하도록 배열된 경우에, 상기 자기 터널 접합을 통하여 흐르는 터널링 전류는 최소값을 보인다. 즉, 터널링 저항은 가장 높게 된다.
기존의 메모리가 정보를 저장하는데 있어서 전하를 이용하는 것과 달리, 자기 램은 자하(magnetic charge)를 이용한다. 즉, 0 과 1로 구성되는 디지털데이터는 상기 두 자성박막 의 자화방향이 서로 평행한 저항이 낮은 상태와 서로 반 평행한 저항이 높은 상태를 구분하여 저장된다.
상기 고정층에는 피닝층(pinning layer)이라고 불리는 반강자성층(anti-ferromagnetic layer)이 부설된다. 상기 피닝층은 상기 고정층의 자화방향을 고정해주는 역할을 한다. 즉, 상기 피닝층에 부착된 상기 고정층은 커다란 스위칭 필드를 가지며, 상기 고정층의 자화방향은 인가된 자계가 상기 스위칭 필드보다 작을 때 항상 동일한 방향으로 고정된다. 따라서 상기 자기 램 셀의 데이터는 상기 자유층 내의 자화방향에 따라서 결정될 수 있다. 상기 자유층의 자화방향은 주변에 자 기장을 인가하여 변환시킬 수 있다. 상기 자유층의 자화방향을 원하는 형태로 변환하기 위하여, 상기 자기터널접합체 위/아래에 서로 수직방향으로 비트라인(bit line) 과 디지트라인(digit line) 이라는 도전성배선들을 형성한 뒤 각각의 도전성배선들에 전류를 흘려 이들로부터 발생하는 자기장을 이용한다.
상기 자기터널접합체의 대부분은 평면도로부터 보여 질 때 직사각형 형태(rectangular shape) 또는 타원형의 형태(ellipse shape)를 갖는다. 이는, 상기 자유층 내의 자기 스핀들이 상기 자유층의 길이 방향에 평행한 경우에, 상기 자유층 내의 자기 스핀들은 안정된 상태를 갖기 때문이다.
상기 자기 램 소자는 복수개의 자기터널접합체들을 포함한다. 상기 복수개의 자기터널접합체들은 제조 공정에 따라서 불균일한 스위칭 특성들을 보일 수 있다. 이 경우에, 상기 자기터널접합체들 내에 원하는 데이터들을 저장시키기 위한 외부 자계들은 서로 다를 수 있다. 이에 따라, 상기 자기터널접합체들의 스위칭 특성들이 불균일할수록, 상기 자기 램 소자의 쓰기 여유도(writing margin)는 더욱 감소된다. 특히, 상기 자기터널접합체들이 고집적화(high integration density)를 위하여 축소되는 경우에, 상기 쓰기 여유도는 현저히 감소될 수 있다. 다시 말해서, 상기 자기터널접합체들 중 어느 하나에 선택적으로 원하는 데이터를 저장시키기 위한 쓰기 동작 동안, 상기 선택된 자기터널접합체에 전기적으로 접속된 비트라인 및/또는 디지트 라인을 공유하는 비 선택된 자기터널접합체들 내에 원하지 않는 데이터(undesired data)가 기입될 수 있다. 즉, 종래의 쓰기 방법들에 따르면, 상기 선택된 자기터널접합체 내에 데이터를 저장시키는 동안 상기 비 선택된 자기터널접합체 들 내에 원하지 않는 데이터가 저장되는 쓰기 방해(write disturbance)가 발생될 수 있다.
더 나아가서, 종래의 자기 램 셀은 상술한 바와 같이 상기 자기터널접합체의 주위에 배치된 디지트 라인을 구비한다. 일반적으로, 상기 디지트 라인은 상기 자기터널접합체의 하부에 배치되고, 상기 자기터널접합체는 상기 디지트 라인과 중첩하는 하부전극을 갖는다. 이 경우에, 상기 하부전극은 상기 디지트 라인의 하부에 배치된 액세스 트랜지스터의 드레인 영역에 전기적으로 접속되어야 한다. 따라서 상기 하부전극은 상기 드레인 영역 상에 형성되는 콘택 플러그와 접촉하기 위하여 수평방향을 향하여 연장되어야 한다. 결과적으로, 상기 디지트 라인의 존재에 기인하여 상기 자기 램 셀의 면적을 감소시키는 데 한계가 있다.
최근에, 상기 쓰기 방해 및 낮은 집적도(low integration density)를 해결하기 위하여 스핀 주입 메커니즘을 적용하기에 적합한 자기 램 소자들이 제안된 바 있다. 예를 들면, 상기 스핀 주입 메커니즘의 적용에 적합한 자기 램 소자들이 미국특허 제6,130,814호에 "전류 유기된 자기 스위칭 소자 및 이를 구비하는 메모리(current-induced magnetic switching device and memory including the same)"이라는 제목으로 선(Sun)에 의해 개시된 바 있다. 이에 더하여, 상기 스핀 주입 메커니즘의 적용에 적합한 또 다른 자기 램 소자들이 미국특허 제6,603,677 B2호에 "메모리 기능을 갖는 3층의 적층된 자기 스핀 분극 소자(three-layered stacked magnetic spin polarization device with memory)"라는 제목으로 르동 등(Redon et al.)에 의해 개시된 바 있다.
그러나 상기 스핀 주입 메커니즘을 사용하여 선택된 자기 램 셀을 스위칭 시키기 위해서는 쓰기 전류 밀도가 임계 전류 밀도(critical current density) 보다 커야 한다. 이 경우에, 액세스 트랜지스터는 상기 임계 전류 밀도(critical current density) 보다 큰 쓰기 전류를 생성(generation)시킬 수 있는 전류 구동능력(current drivability)을 가져야 한다. 즉, 상기 스핀 주입 메커니즘을 사용하여 상기 선택된 자기 램 셀을 프로그램 시키는 경우에, 상기 액세스 트랜지스터들을 축소(scale down)시키는 데 한계가 있을 수 있다.
한편, 상기 자기터널접합체를 가열하여 쓰기 여유도를 확장하는 방식의 자기 램 소자가 미국특허 제6,603,678 B2 호에 "자기 메모리 소자들의 열적으로 지원되는 스위칭(Thermally-assisted switching of magnetic memory elements)"라는 제목으로 니켈 등(Nickel et al.)에 의해 개시된 바 있다. 니켈 등에 따른 자기 램 소자는 복수개의 평행한 워드라인들, 상기 워드라인들의 상부를 가로지르는 복수개의 평행한 비트라인들, 상기 워드라인들 및 비트라인들 사이에 개재된 복수개의 자기터널 접합 셀들, 및 상기 비트라인들 상부에 대각선 방향으로(diagonally) 배치된 가열배선들을 포함한다. 상기 가열배선들은 금속층으로 형성되고 상기 비트라인들로부터 전기적으로 절연된다.
니켈 등에 따르면, 상기 자기터널 접합 셀들 중 어느 하나에 선택적으로 원하는 정보를 저장시키기 위한 쓰기 동작은 상기 선택된 셀의 상부를 가로지르는 선택된 가열배선 내에 쓰기 전류를 가하여(forcing) 상기 선택된 셀을 가열시키는 것을 포함한다. 그러나 상기 가열배선들이 상기 자기터널 접합 셀들은 물론 상기 비 트라인들로부터 전기적으로 절연되도록 배치되므로, 열전달 효율(heat conduction efficiency)을 증가시키는 데 한계가 있다. 게다가, 상기 가열배선들은 상술한 바와 같이 낮은 비저항을 갖는 금속층으로 형성된다. 이에 따라, 상기 선택된 가열배선 내에 쓰기 전류(히팅 전류)를 인가할지라도, 상기 선택된 가열배선은 높은 주울 열(joule heat)을 발생시키지 못한다. 결과적으로, 니켈 등에 따른 자기 램 소자는 선택된 셀의 가열 효율(heating efficiency)을 증가시키는 데 한계점을 가질 수 있다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하기 위한 것으로서, 집적도의 저하 없이 쓰기 전류를 감소시킬 수 있는 자기 램 소자의 구동방법들을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 발열체를 갖는 자기 램 소자를 프로그램하는 방법들 및 판독하는 방법들을 제공한다. 상기 프로그램 방법들은 자기터널접합체 및 상기 자기터널접합체의 하부 또는 상부에 배치되는 적어도 하나의 발열체에 쓰기 전류를 인가하는 것을 포함한다. 상기 쓰기 전류는 상기 자기터널접합체의 자유층(free layer)으로부터 상기 자기터널접합체의 고정층을 향하여 흐르는 양의 쓰기 전류이거나 상기 자기터널접합체의 고정층(pinned layer)으로부터 상기 자기터널접합체의 자유층을 향하여 흐르는 음의 쓰기 전류이다. 상기 쓰기 전류가 상기 발열체에 흐를 때 발생하는 열을 이용하여 상기 자기터널접합체를 가열시킴과 동시에 상기 쓰기 전류를 이용하여 상기 자유층 내의 자기 분극들을 상기 고정층 내의 자기 분극들에 평행하거나 반 평행하도록 배열시킨다.
상기 쓰기 전류를 가하는 것은 상기 자기터널접합체의 일 단(one terminal)에 전기적으로 접속된 스위칭 소자를 턴온(turn on)시키는 것과 상기 자기터널접합체의 타 단(the other terminal)에 전기적으로 접속된 비트라인에 비트라인 쓰기신호(writing signal)를 인가하는 것을 포함할 수 있다. 이 경우에, 상기 자기터널접합체 및 그에 접속된 상기 스위칭 소자를 통하여 상기 양의 쓰기 전류 또는 상기 음의 쓰기 전류가 흐른다.
상기 발열체는 알루미늄 산화층(aluminum oxide layer; Al2O3), 언도우프트 실리콘층(undoped silicon layer), 실리콘 탄화층(silicon carbide layer; SiC), 실리콘 산화층, 실리콘 산질화층(SiON) 또는 칼코게나이드층(chalcogenide layer)일 수 있다. 여기서, 상기 칼코게나이드층은 게르마늄, 안티몬 및 텔루르를 함유하는 화합물(compound layer containing germanium, stibium and tellurium), 즉 지에스티층(GST layer)일 수 있다. 상기 발열체는 전하의 터널링 효과 저하를 방지하기 위하여 30Å보다 작은 두께를 갖는 것이 바람직하다.
상기 발열체는 상기 자기터널접합체 및 하부 층간절연층 사이에 개재될 수 있다. 이 경우에, 상기 하부 층간절연층을 관통하여 상기 스위칭 소자와 접속하는 자기터널접합 콘택 플러그를 더 포함할 수 있다. 상기 발열체는 적어도 일부분이 상기 자기터널접합 콘택 플러그를 덮는다. 또한, 상기 발열체는 상기 자기터널접합 체의 하부면 전체에 접착되는 것이 바람직하다. 상기 발열체 및 상기 자기터널접합 콘택 플러그 사이의 접촉면적(contact area)은 상기 자기터널접합체의 하부면 보다 작은 것이 바람직하다. 결과적으로, 상기 자기터널접합체는 상기 발열체 및 상기 자기터널접합 콘택 플러그를 통하여 상기 스위칭 소자와 전기적으로 접속될 수 있다.
이와는 달리, 상기 발열체는 상기 자기터널접합체 상부에 배치될 수 있다. 이 경우에, 상기 비트라인 및 상기 발열체 사이에 배치되는 비트라인 콘택 플러그를 더 포함할 수 있다. 또한, 상기 발열체는 상기 자기터널접합체의 상부면 전체에 접착되는 것이 바람직하다. 상기 비트라인 콘택 플러그 및 상기 발열체 사이의 접촉면적(contact area)은 상기 자기터널접합체의 상부면 보다 작은 것이 바람직하다. 결과적으로, 상기 비트라인은 상기 비트라인 콘택 플러그 및 상기 발열체를 통하여 상기 자기터널접합체에 전기적으로 접속될 수 있다.
상기 자기터널접합체는 피닝층(pinning layer), 상기 고정층(pinned layer), 터널링 절연층(tunneling insulating layer) 및 상기 자유층(free layer)을 포함할 수 있다. 상기 자유층은 하부 강자성층, 상부 강자성층 및 이들 사이의 반강자성 커플링 스페이서층(anti-ferromagnetic spacer layer)을 구비하는 합성 반강성층(synthetic anti-ferromagnetic layer; SAF layer)일 수 있다.
본 발명에 따른 다른 방법들은, 반도체기판의 소정영역에 배치된 스위칭소자, 상기 스위칭소자 및 상기 반도체기판을 덮는 하부 층간절연층, 상기 하부 층간절연층 상에 배치되고 상기 스위칭 소자에 전기적으로 접속된 자기터널접합체, 상 기 자기터널접합체 및 상기 하부 층간절연층을 덮는 상부 층간절연층, 상기 상부 층간절연층 상에 배치되고 상기 자기터널접합체와 전기적으로 접속되는 비트라인, 상기 자기터널접합체의 하부 또는 상부에 배치되는 적어도 하나의 발열체를 구비하는 자기 램 소자를 프로그램 및 판독하는 구동방법들을 제공한다. 상기 프로그램 방법들은 상기 스위칭소자를 턴온(turn on)시키는 것을 포함한다. 상기 비트라인에 비트라인 쓰기신호를 인가하여 상기 자기터널접합체 및 상기 발열체를 통하여 쓰기 전류가 흐르도록 한다. 상기 쓰기 전류는 상기 자기터널접합체의 자유층(free layer)으로부터 상기 자기터널접합체의 고정층을 향하여 흐르는 양의 쓰기 전류이거나 상기 자기터널접합체의 고정층(pinned layer)으로부터 상기 자기터널접합체의 자유층을 향하여 흐르는 음의 쓰기 전류이다. 상기 쓰기 전류가 상기 발열체에 흐를 때 발생하는 열을 이용하여 상기 자기터널접합체를 가열시킴과 동시에 상기 쓰기 전류를 이용하여 상기 자유층 내의 자기 분극들을 상기 고정층 내의 자기 분극들에 평행하거나 반 평행하도록 배열시킨다.
상기 판독방법은 상기 자기터널접합체의 양 단들에 읽기 전압(read voltage)을 인가하여 상기 자기터널접합체를 통하여 흐르는 읽기 전류의 양을 감지하는 것을 포함할 수 있다. 상기 읽기 전류는 상기 쓰기 전류보다 작은 것이 바람직하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전 달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 1은 본 발명의 실시 예들에 따른 프로그램 방법들을 적용하기에 적합한 발열체를 갖는 자기 램 소자의 단면도이다.
도 1을 참조하면, 본 발명의 실시 예들에 따른 쓰기 방법을 사용하기에 적합한 자기 램 소자는 집적회로 기판(1)의 소정영역에 소자분리막(3), 드레인 영역(7d), 소스 영역(7s), 및 채널 영역을 포함한다. 상기 채널 영역은 상기 드레인 영역(7d)과 상기 소스 영역(7s) 사이에 위치하며, 상기 채널 영역의 상부에는 절연된 게이트 전극(5)이 배치된다. 상기 게이트 전극(5)은 연장되어 워드라인의 역할을 할 수 있다. 결과적으로, 상기 기판(1) 상에 상기 드레인 영역(7d), 상기 소스 영역(7s) 및 상기 게이트 전극(5)을 포함하는 스위칭 소자, 즉, 액세스 트랜지스터(TA)가 제공된다.
상기 액세스 트랜지스터(TA)를 갖는 기판 상에 제1 층간절연막(9)이 제공된다. 상기 소스 영역(7s)은 상기 제1 층간절연막(9)을 관통하는 소스 콘택홀에 의해 노출되고, 상기 소스 콘택홀은 소스 콘택 플러그(11)로 채워질 수 있다. 상기 소스 콘택 플러그(11)는 소스 라인(13)으로 덮여진다. 결과적으로, 상기 소스 라인(13)은 상기 소스 콘택 플러그(11)를 통하여 상기 소스 영역(7s)에 전기적으로 연결된 다.
상기 소스 라인(13)을 갖는 기판 상에 제2 층간절연막(15)이 제공된다. 상기 드레인 영역(7d)은 상기 제2 층간절연막(15) 및 상기 제1 층간절연막(9)을 관통하는 드레인 콘택홀에 의해 노출되고, 상기 드레인 콘택홀은 드레인 콘택 플러그(17)로 채워질 수 있다. 상기 드레인 콘택 플러그(17)는 드레인 패드(18)로 덮여진다. 그러나 상기 드레인 패드(18)는 생략될 수도 있다. 결과적으로, 상기 드레인 패드(18)는 상기 드레인 콘택 플러그(17)를 통하여 상기 드레인 영역(7d)에 전기적으로 연결된다.
상기 드레인 패드(18)를 갖는 반도체기판은 제3 층간절연막(16)으로 덮여진다. 상기 제1 내지 제3 층간절연막(9, 15, 16)은 하부 층간절연막을 구성한다. 상기 드레인 패드(18)는 상기 제3 층간절연막(16)을 관통하는 자기터널접합 콘택홀에 의하여 노출된다. 상기 드레인 패드(18)가 생략된 경우에는, 상기 자기터널접합 콘택홀은 상기 드레인 콘택 플러그(17)를 노출시킨다. 더 나아가서, 상기 드레인 패드(18) 및 상기 드레인 콘택 플러그(17)가 모두 생략된 경우에는, 상기 자기터널접합 콘택홀은 상기 드레인 영역(7d)을 직접 노출시킬 수 있다.
상기 자기터널접합 콘택홀은 자기터널접합 콘택 플러그(20)로 채워진다. 상기 자기터널접합 콘택홀의 측벽상에 절연성스페이서(19)를 배치할 수 있다. 상기 절연성스페이서(19)는 상기 자기터널접합 콘택 플러그(20)의 유효 단면적을 더욱 감소시키는 역할을 한다. 결과적으로, 상기 자기터널접합 콘택 플러그(20)는 상기 드레인 영역(7d)에 전기적으로 접속된다.
상기 자기터널접합 콘택 플러그(20)는 자기터널접합체(41)로 덮여진다. 상기 자기터널접합체(41) 및 상기 자기터널접합 콘택 플러그(20) 사이에 발열체(111)가 개재된다. 상기 발열체(111)는 적어도 일부분이 상기 자기터널접합 콘택 플러그(20)를 덮는다. 또한, 상기 발열체(111)는 상기 자기터널접합체(41)의 하부면 전체에 접착되는 것이 바람직하다. 결과적으로, 상기 자기터널접합 콘택 플러그(20) 및 상기 발열체(111) 사이의 접촉면적(contact area)은 상기 자기터널접합체(41)의 하부면 보다 작은 것이 바람직하다.
상기 발열체(111)는 알루미늄 산화층(aluminum oxide layer; Al2O3), 언도우프트 실리콘층(undoped silicon layer), 실리콘 탄화층(silicon carbide layer; SiC), 실리콘 산화층, 실리콘 산질화층(SiON) 또는 칼코게나이드층(chalcogenide layer)일 수 있다. 여기서, 상기 칼코게나이드층은 게르마늄, 안티몬 및 텔루르를 함유하는 화합물(compound layer containing germanium, stibium and tellurium), 즉 지에스티층(GST layer)일 수 있다. 상기 발열체(111)는 전하의 터널링 효과 저하를 방지하기 위하여 30Å보다 작은 두께를 갖는 것이 바람직하다.
상기 자기터널접합체(41)는 고정층(pinned layer; 29), 자유층(free layer; 39) 및 이들 사이의 터널링 절연층(tunneling insulating layer; 31)을 포함할 수 있다. 더 나아가서, 상기 자기터널접합체(41)는 상기 고정층(29)에 접촉하는 피닝층(pinning layer; 21)을 포함할 수 있다. 상기 자기터널접합체(41)의 상기 각 층들(21, 29, 31, 39)은 여러 가지 순서들(orders)에 의해 적층될 수 있다. 예를 들 면, 상기 피닝층(21)은 상기 발열체(111)에 접촉하도록 배치될 수 있고, 상기 고정층(29), 상기 터널링 절연층(31) 및 상기 자유층(39)은 상기 피닝층(21) 상에 차례로 적층될 수 있다.
상기 자유층(39)은 단일 강자성층(a single layer of ferromagnetic material) 또는 도 1에 도시된 바와 같이 차례로 적층된 하부 강자성층(33), 반강자성 커플링 스페이서층(anti-ferromagnetic coupling spacer layer; 35) 및 상부 강자성층(37)을 갖는 합성 반강자성층(synthetic anti-ferromagnetic layer; SAF layer)일 수 있다.
이에 더하여, 상기 고정층(29) 역시 단일 강자성층(a single layer of ferromagnetic material) 또는 도 1에 도시된 바와 같이 차례로 적층된 하부 강자성층(23), 반강자성 커플링 스페이서층(anti-ferromagnetic coupling spacer layer; 25) 및 상부 강자성층(27)을 갖는 합성 반강자성층(synthetic anti-ferromagnetic layer; SAF layer)일 수 있다.
상기 자기터널접합체(41) 상에 상부전극(43)이 적층될 수 있다. 상기 상부전극(43)은 예를 들면, 티타늄 질화막일 수 있다. 상기 상부전극(43)을 갖는 반도체기판은 상부 층간절연막(47)으로 덮여진다. 또한, 상기 상부전극(43)의 상부면은 노출된다. 상기 상부 층간절연막(47) 및 상기 상부전극(43) 상에 비트라인(49)이 배치된다. 상기 비트라인(49)은 상기 상부전극(43)을 통하여 상기 자기터널접합체(41)에 전기적으로 접속된다.
한편, 상기 자기터널접합체(41)는 평면적으로 보여 질 때 길이 및 상기 길이 보다 작은 폭을 갖는 직사각형 형태 또는 타원형의 형태를 가질 수 있다.
이제 도 1을 다시 참조하여 본 발명의 실시 예들에 따른 쓰기 방법들, 즉 프로그램 방법들을 설명하기로 한다.
도 1을 다시 참조하면, 상기 워드라인, 즉 상기 액세스 트랜지스터(TA)의 게이트전극(5)에 워드라인 신호를 인가하고, 동시에 상기 비트라인(49)에 비트라인 쓰기신호를 인가한다. 상기 워드라인 신호는 소정의 시간 동안 상기 액세스 트랜지스터(TA)의 문턱전압보다 높은 워드라인 전압을 갖는 전압 펄스 신호(voltage pulse signal)일 수 있다. 따라서 상기 워드라인에 접속된 상기 액세스 트랜지스터(TA)는 상기 워드라인 전압이 인가되는 동안 턴온(turn on)된다. 또한, 상기 비트라인 쓰기신호는 상기 워드라인 신호가 인가되는 동안 상기 비트라인에 전류를 가하는(force) 전류 펄스 신호일 수 있다. 그 결과, 상기 자기터널접합체(41) 및 이에 직렬 접속된 상기 액세스 트랜지스터(TA)를 통하여 쓰기 전류가 흐른다. 예를 들어, 상기 워드라인(5) 및 상기 비트라인(49)에 각각 상기 워드라인 신호 및 비트라인 쓰기신호를 인가하면, 상기 소스 라인(13) 및 비트라인(49)에 접속된 상기 자기터널접합체(41)를 통하여 쓰기 전류가 흐를 수 있다.
상기 쓰기 전류는 상기 선택된 자기터널접합체(41)의 자유층(39)으로부터 그것의 고정층(29)을 향하여 흐르는 양의 쓰기 전류(positive writing current; +IW)이거나 상기 선택된 고정층(29)으로부터 상기 선택된 자유층(39)을 향하여 흐르는 음의 쓰기 전류(negative writing current; -IW)일 수 있다. 즉, 본 실시 예들에서, 상기 양의 쓰기 전류(+IW)는 도 1에 보여 진 바와 같이 상기 선택된 자기터널 접합체(41) 내에서 음의 Y축 방향(negative Y-axis direction)을 향하여 흐르고, 상기 음의 쓰기 전류(-IW)는 도 1에 보여 진 바와 같이 양의 Y축 방향을 향하여 흐른다. 다시 말해서, 상기 양의 쓰기 전류(+IW)가 흐르는 동안 전자들(electrons)은 상기 양의 Y축 방향을 향하여 흐르고, 상기 음의 쓰기 전류(-IW)가 흐르는 동안 전자들은 상기 음의 Y축 방향을 향하여 흐른다.
프로그램 동작(쓰기 동작) 동안 상기 소스 라인(13)이 접지된 경우에, 상기 양의 쓰기 전류(+IW)는 상기 선택된 비트라인에 양의 프로그램 전압을 인가함으로써 발생될 수 있다. 이와 마찬가지로, 상기 프로그램 동작(쓰기 동작) 동안 상기 소스 라인(13)이 접지된 경우에, 상기 음의 쓰기 전류(-IW)는 상기 선택된 비트라인에 음의 프로그램 전압을 인가함으로써 발생될 수 있다.
상기 양의 쓰기 전류(+IW)가 상기 선택된 자기터널접합체(41)를 통하여 흐르면, 상기 고정층(29)을 통과하는 전자들의 대부분은 상기 고정층(29) 내의 고정된 자기 분극들(fixed magnetic polarizations)과 동일한 자화 방향(magnetization direction)을 보이는 스핀을 갖도록 변화한다. 예를 들어, 상기 고정층(29) 내의 다수의 자기 분극들(majority magnetic polarizations)이 업 스핀(up-spin)을 갖는 경우에, 상기 고정층(29)을 지나는 전자들의 대부분은 업 스핀을 갖도록 변화한다. 특히, 상기 고정층(29)이 전술한 바와 같이 합성 반 강자성층이면, 상기 전자들의 대부분은 상기 합성 반강자성 고정층(SAF pinned layer)의 상기 상부 강자성층(27)과 동일한 자화방향을 보이는 스핀을 갖도록 변화한다.
상기 업 스핀 전자들(up-spin electrons)은 상기 터널링 절연층(31)을 지나 서 상기 자유층(39)에 도달한다. 상기 자유층(39)에 도달하는 상기 업 스핀 전자들의 수는 상기 양의 쓰기 전류(+IW)의 전류밀도에 비례한다. 따라서 상기 양의 쓰기 전류밀도를 증가시키면, 상기 자유층(39)은 초기의 자화 방향에 관계없이 상기 고정층(29) 내의 고정된 자기 분극들에 평행한 다수의 자기 분극들을 가질 수 있다. 이는 상기 자유층(39) 내로 주입된 상기 업 스핀 전자들에 기인한다. 상기 자유층(39)이 전술한 바와 같이 합성 반강자성층인 경우에, 상기 양의 쓰기 전류(+IW)는 상기 합성 반강자성 자유층(SAF free layer)의 상기 하부 강자성층(33) 내의 자기 분극들을 상기 고정층(29) 내의 고정된 자기 분극들에 평행하도록 만든다. 또한, 상기 고정층(29) 및 상기 자유층(39) 모두가 도 1에 도시된 바와 같이 합성 반강자성층들인 경우에, 상기 양의 쓰기 전류(+IW)는 상기 합성 반강자성 자유층(SAF free layer)의 상기 하부 강자성층(33) 내의 자기 분극들을 상기 합성 반강자성 고정층의 상기 상부 강자성층(27) 내의 고정된 자기 분극들에 평행하도록 만든다. 결과적으로, 상기 양의 쓰기 전류밀도가 임계 전류밀도(critical current density)보다 크면, 상기 자기터널접합체(41)는 최소 저항 값을 갖도록 스위칭 될 수 있다.
한편, 상기 음의 쓰기 전류(-IW)가 상기 자기터널접합체(41)를 통하여 흐르면, 상기 자유층(39) 내로 전자들이 주입된다. 상기 전자들은 업 스핀 전자들 및 다운 스핀 전자들을 포함한다. 상기 고정층(29) 내의 고정된 자기 분극들의 대부분이 업 스핀을 갖는다면, 상기 자유층(39) 내로 주입된 상기 업 스핀 전자들만이 상기 터널링 절연층(31)을 지나서 상기 고정층(29)에 도달하고 상기 자유층(39) 내로 주입된 상기 다운 스핀 전자들은 상기 자유층(39) 내에 축적된다(accumulated). 상 기 자유층(39) 내로 주입되는 상기 업 스핀 전자들 및 상기 다운 스핀 전자들의 수량 역시 상기 음의 쓰기 전류(-IW)의 전류밀도에 비례한다. 따라서 상기 음의 쓰기 전류밀도를 증가시키면, 상기 자유층(39)은 초기의 자화방향에 관계없이 상기 고정층(29)의 자화방향에 반 평행한 다수의 자기 분극들(majority magnetic polarizations)을 가질 수 있다. 결과적으로, 상기 음의 쓰기 전류밀도가 임계 전류밀도(critical current density)보다 큰 경우에, 상기 자기터널접합체(41)는 최대 저항 값을 갖도록 스위칭 될 수 있다.
상술한 바와 같이 상기 스핀 주입 메커니즘을 사용하여 상기 자기터널접합체(41)를 스위칭 시키기 위해서는 상기 쓰기 전류밀도가 상기 임계 전류밀도(critical current density)보다 커야 한다. 이 경우에, 상기 액세스 트랜지스터(TA)는 상기 임계 전류밀도(critical current density)보다 큰 쓰기 전류를 생성(generation)시킬 수 있는 전류 구동능력(current drivability)을 가져야 한다. 즉, 상기 스핀 주입 메커니즘을 사용하여 상기 자기 램 셀을 프로그램 시키는 경우에, 상기 액세스 트랜지스터(TA)를 축소(scale down)시키는 데 한계가 있을 수 있다. 다시 말해서, 자기 램 소자의 집적도를 개선시키는 데 한계가 있을 수 있다. 따라서 본 발명의 실시 예들은 상기 선택된 자기 램 소자를 성공적으로 스위칭 시키는 데 요구되는 상기 쓰기 전류밀도를 감소시킬 수 있는 쓰기 방법들(프로그램 방법들)을 제공하기 위하여 상기 자기터널접합체(41)의 하부에 상기 발열체(111)를 배치하여 상기 자기터널접합체(41)를 가열시키는 것을 채택한다.
상기 쓰기 전류들(+IW, -IW)은 상기 자기터널접합체(41) 및 상기 자기터널접 합 콘택 플러그(20) 사이에 개재된 상기 발열체(111)를 통하여 흐른다. 상기 쓰기 전류들(+IW, -IW)은 상기 자기터널접합 콘택 플러그(20) 및 상기 발열체(111) 사이의 계면에서 가장 높은 전류밀도를 보인다. 이는 상기 발열체(111)가 상기 피닝층(21), 상기 고정층(29) 및 상기 자유층(39)에 비하여 상대적으로 높은 비저항을 갖는 물질층이고, 상기 자기터널접합 콘택 플러그(20) 및 상기 발열체(111) 사이의 접촉 면적(contact area)이 상기 자기터널접합체(41)의 평면적보다 작기 때문이다. 이에 따라, 상기 발열체(111)는 상기 쓰기 전류들(+IW, -IW)에 의해 가열되어 주울 열(joule heat)을 발생시킨다.
상기 발열체(111)로부터의 열은 상기 자기터널접합체(41)를 가열시킨다. 그 결과, 상기 자유층(39) 내의 자기 스핀들은 상온에서 요구되는 것 보다 낮은 쓰기 전류밀도에서 성공적으로 스위칭 될 수 있다. 구체적으로, 상기 워드라인(5) 및 상기 비트라인(49)에 각각 상기 워드라인 신호 및 비트라인 쓰기신호를 인가하면, 상기 소스 라인(13) 및 비트라인(49)에 접속된 상기 자기터널접합체(41)를 통하여 쓰기 전류가 흐를 수 있다. 동시에 상기 발열체(111)로부터의 열에 의하여 상기 자기터널접합체(41)가 가열된다. 상기 가열된 자기터널접합체(41)는 상온에서 보다 쉽게 스위칭 될 수 있다. 예를 들어, 상기 가열된 자기터널접합체(41)에 상기 양의 쓰기 전류(+IW)가 흐르는 경우, 상기 가열된 자유층(39) 내의 자기 분극들은 상기 양의 쓰기 전류(+IW)가 낮은 수준일지라도 상기 고정층(29) 내의 자기 분극들에 평행하도록 배열될 수 있다. 이와 마찬가지로, 상기 가열된 자기터널접합체(41)에 상기 음의 쓰기 전류(-IW)가 흐르는 경우, 상기 가열된 자유층(39) 내의 자기 분극들 은 상기 음의 쓰기 전류(-IW)가 낮은 수준일지라도 상기 고정층(29) 내의 자기 분극들에 반 평행하도록 배열될 수 있다.
결과적으로, 상기 발열체(111)로부터의 열은 상기 자기터널접합체(41)를 성공적으로 스위칭 시키는 데 요구되는 최소 쓰기 전류(minimum writing current)를 감소시킨다. 즉, 임계 전류밀도(critical current density)를 감소시킨다.
본 실시 예에서, 상기 자기터널접합체(41)는 상기 발열체(111)에 직접 접촉한다. 따라서 본 실시 예에 따른 자기 램 소자는 높은 가열 효율을 보일 수 있다. 또한, 상기 쓰기 전류들(+IW, -IW)은 상기 쓰기 동작 동안 선택된 셀만을 통하여 흐른다. 결과적으로, 본 실시 예에 따르면, 자기 램 소자의 쓰기 선택성(writing selectivity) 및 쓰기 효율(writing efficiency)을 향상시킬 수 있다.
상기 자기 램 소자에 저장된 데이터를 판독하는 방법은 상기 자기 램 소자의 상기 자기터널접합체(41)의 양 단들에 읽기 전압(read voltage)을 인가함으로써 이루어질 수 있다. 예를 들면, 상기 자기 램 소자에 저장된 데이터를 판독하기 위해서는, 상기 워드라인에 워드라인 전압을 인가하여 상기 워드라인에 접속된 액세스 트랜지스터(TA)를 턴온(turn on)시키고 상기 소스 라인(13) 및 상기 비트라인(49)에 각각 접지 전압 및 상기 읽기 전압을 인가한다. 그 결과, 상기 자기 램 소자의 자기터널접합체(41)를 통하여 읽기 전류가 흐르고, 상기 읽기 전류의 양에 따라 상기 자기 램 소자의 데이터가 논리 "0" 또는 논리 "1"로 판별된다. 이 경우에, 상기 읽기 전압은 상기 읽기 전류가 상기 최소 쓰기 전류(minimum writing current)보다 작도록 충분히 낮은 전압이어야 한다.
도 2는 본 발명의 실시 예들에 따른 프로그램 방법들을 적용하기에 적합한 발열체를 갖는 다른 자기 램 소자의 단면도이다.
도 2를 참조하면, 본 발명의 실시 예들에 따른 쓰기 방법을 사용하기에 적합한 다른 자기 램 소자는 도 1에 보여 진 실시 예들과 동일한 구조들을 갖는 소자분리막(3), 드레인 영역(7d), 소스 영역(7s), 게이트 전극(5)을 포함하는 스위칭 소자, 즉, 액세스 트랜지스터(TA)가 제공된다. 설명의 간략화를 위하여, 도 1에 도시된 실시 예들과 다른 점을 중점적으로 설명한다.
상기 액세스 트랜지스터(TA)를 갖는 기판 상에 도 1에 보여 진 실시 예들과 같이 제1 층간절연막(9), 제2 층간절연막(15), 소스 콘택 플러그(11), 소스 라인(13) 및 드레인 콘택 플러그(17)가 제공된다. 상기 드레인 콘택 플러그(17)는 하부전극(22)으로 덮여진다. 결과적으로, 상기 하부전극(22)은 상기 드레인 콘택 플러그(17)를 통하여 상기 드레인 영역(7d)에 전기적으로 연결된다.
상기 하부전극(22) 상에 자기터널접합체(41)가 배치된다. 본 실시 예들에서는, 도 1에 보여 진 상기 자기터널접합체(41) 하부에 배치된 상기 발열체(111)대신, 도 2에 도시된 바와 같이 상기 자기터널접합체(41) 상부에 발열체(211)가 배치된다. 또한, 상기 발열체(211)는 상기 자기터널접합체(41)의 상부면 전체에 접착되는 것이 바람직하다. 상기 발열체(211)를 갖는 반도체기판은 상부 층간절연막(47)으로 덮여진다. 상기 상부 층간절연막(47) 상에 비트라인(49)이 배치된다. 상기 비트라인(49) 및 상기 발열체(211) 사이에 상기 상부 층간절연막(47)을 관통하는 비트라인 콘택홀이 배치된다. 상기 비트라인 콘택홀은 비트라인 콘택 플러그(60)로 채워진다. 상기 비트라인 콘택홀의 측벽상에 절연성스페이서(59)를 배치할 수 있다. 상기 절연성스페이서(59)는 상기 비트라인 콘택 플러그(60)의 유효 단면적을 더욱 감소시키는 역할을 한다. 결과적으로, 상기 비트라인(49)은 상기 비트라인 콘택 플러그(60)를 통하여 상기 발열체(211)에 전기적으로 접속된다. 또한, 상기 비트라인 콘택 플러그(60) 및 상기 발열체(211) 사이의 접촉면적(contact area)은 상기 자기터널접합체(41)의 상부면 보다 작은 것이 바람직하다.
상기 발열체(211)는 알루미늄 산화층(aluminum oxide layer; Al2O3), 언도우프트 실리콘층(undoped silicon layer), 실리콘 탄화층(silicon carbide layer; SiC), 실리콘 산화층, 실리콘 산질화층(SiON) 또는 칼코게나이드층(chalcogenide layer)일 수 있다. 여기서, 상기 칼코게나이드층은 게르마늄, 안티몬 및 텔루르를 함유하는 화합물(compound layer containing germanium, stibium and tellurium), 즉 지에스티층(GST layer)일 수 있다. 상기 발열체(211)는 전하의 터널링 효과 저하를 방지하기 위하여 30Å보다 작은 두께를 갖는 것이 바람직하다.
본 발명의 실시 예들에 따른 쓰기 방법을 사용하기에 적합한 다른 자기 램 소자는, 상기 자기 램 소자를 성공적으로 스위칭 시키는 데 요구되는 상기 쓰기 전류밀도를 감소시킬 수 있는 쓰기 방법들(프로그램 방법들)을 제공하기 위하여 상기 자기터널접합체(41)의 상부에 상기 발열체(211)를 배치하여 상기 자기터널접합체(41)를 가열시키는 것을 채택한다. 상기 발열체(211)로부터의 열은 상기 자기터널접합체(41)를 성공적으로 스위칭 시키는 데 요구되는 최소 쓰기 전류(minimum writing current)를 감소시킨다. 즉, 임계 전류밀도(critical current density)를 감소시킨다.
<실험예들; examples>
도 3은 본 발명의 실시 예에 따른 쓰기 방법이 적용된 자기 램 소자의 스위칭 루프를 도시한 그래프이다. 도 3에 있어서, 가로축은 상기 자기 램 소자의 자기터널접합체에 쓰기 전류를 발생시키기 위하여 상기 자기 램 소자의 비트라인에 인가되는 비트라인 전압(VB)을 나타내고 눈금의 단위는 볼트(voltage; V)이며, 세로축은 상기 비트라인 전압(VB)에 따른 상기 자기터널접합체의 전기적인 저항(Rm)을 나타내고 눈금의 단위는 옴(ohm)이다.
설명의 편의를 위하여, 자유층 내의 자기 분극들이 고정층 내의 자기 분극들에 평행한 경우에 상기 자기터널접합체가 논리 "0" 상태를 갖는다고 정의하기로 한다. 또한, 상기 자유층 내의 자기 분극들이 상기 고정층 내의 자기 분극들에 반 평행한 경우에 상기 자기터널접합체가 논리 "1" 상태를 갖는다고 정의하기로 한다.
도 3의 곡선 25는 상기 자기터널접합체를 섭씨 25도 상태, 즉, 상온에서 측정된 스위칭 루프이고, 도 3의 곡선 85는 상기 자기터널접합체를 섭씨 85도로 가열한 상태에서 측정된 스위칭 루프이며, 도 3의 곡선 120은 상기 자기터널접합체를 섭씨 120도로 가열한 상태에서 측정된 스위칭 루프이다.
도 3의 곡선 25를 참조하면, 상기 자기터널접합체가 논리 "1" 상태를 가졌을 때, 상기 자기터널접합체는 0볼트에 가까운 낮은 비트라인 전압(VB)에서 약 1550(ohm)의 오프 저항값(off-resistance; Roff)을 보였다. 양의 쓰기 전류를 생성시키기 위하여 상기 비트라인 전압(VB)을 양의 방향(positive direction)으로 증가시켰을 때, 상기 자기 저항체의 저항(Rm)은 곡선 25를 따라 감소하였다. 상기 비트라인 전압(VB)이 약 +0.7볼트에 도달하였을 때, 상기 자기터널접합체는 약 1020(ohm)의 저항을 보인 후에 스위칭 되었다. 즉, 상기 자기터널접합체는 논리 "0" 상태를 갖도록 스위칭 되었다. 상기 논리 "0" 상태를 갖는 자기터널접합체의 저항(Rm)은 양의 비트라인 전압(+VB)에서 곡선 25를 따라 변화하였다. 즉, 상기 논리 "0" 상태를 갖는 자기터널접합체는 0볼트에 가까운 낮은 비트라인 전압(VB)에서 약 1280(ohm)의 온 저항값(on-resistance; Ron)을 보였다. 한편, 상기 논리 "0" 상태를 갖는 자기터널접합체에 +0.7볼트 보다 큰 비트라인 전압(VB)이 가해질지라도, 상기 자기터널접합체는 논리 "0" 상태를 지속적으로 유지하였다.
계속해서, 상기 논리 "0" 상태를 갖는 자기터널접합체에 음의 비트라인 전압(-VB)을 인가하였을 때, 상기 자기터널접합체의 저항(Rm)은 곡선 25를 따라 감소하였다. 상기 비트라인 전압(VB)이 약 -0.65볼트에 도달하였을 때, 상기 자기터널접합체는 약 1050(ohm)의 저항을 보인 후에 논리 "1" 상태를 갖도록 스위칭 되었다. 상기 논리 "1" 상태를 갖는 자기터널접합체의 저항(Rm)은 음의 비트라인 전압(-VB)에서 곡선 25를 따라 변화하였다. 상기 논리 "1" 상태를 갖는 자기터널접합체는 0볼 트에 가까운 낮은 비트라인 전압(VB)에서 전술한 바와 같이 약 1550(ohm)의 오프 저항값(off-resistance; Roff)을 다시 보였다. 한편, 상기 논리 "1" 상태를 갖는 자기 저항체에 -0.65볼트 보다 큰 음의 비트라인 전압(VB)이 가해질지라도, 상기 자기터널접합체는 논리 "1" 상태를 지속적으로 유지하였다.
도 3의 곡선 85를 참조하면, 상기 자기터널접합체가 논리 "1" 상태를 가졌을 때, 상기 자기터널접합체는 0볼트에 가까운 낮은 비트라인 전압(VB)에서 약 1480(ohm)의 오프 저항값(off-resistance; Roff)을 보였다. 양의 쓰기 전류를 생성시키기 위하여 상기 비트라인 전압(VB)을 양의 방향(positive direction)으로 증가시켜 약 +0.6볼트에 도달하였을 때, 상기 자기터널접합체는 약 1020(ohm)의 저항을 보인 후에 스위칭 되었다. 상기 논리 "0" 상태를 갖는 자기터널접합체는 0볼트에 가까운 낮은 비트라인 전압(VB)에서 약 1220(ohm)의 온 저항값(on-resistance; Ron)을 보였다. 한편, 상기 논리 "0" 상태를 갖는 자기터널접합체에 +0.6볼트 보다 큰 비트라인 전압(VB)이 가해질지라도, 상기 자기터널접합체는 논리 "0" 상태를 지속적으로 유지하였다.
계속해서, 상기 논리 "0" 상태를 갖는 자기터널접합체에 음의 비트라인 전압(-VB)을 인가하여 약 -0.4볼트에 도달하였을 때, 상기 자기터널접합체는 약 1100(ohm)의 저항을 보인 후에 논리 "1" 상태를 갖도록 스위칭 되었다. 상기 논리 "1" 상태를 갖는 자기터널접합체는 0볼트에 가까운 낮은 비트라인 전압(VB)에서 전술한 바와 같이 약 1480(ohm)의 오프 저항값(off-resistance; Roff)을 다시 보였다. 한편, 상기 논리 "1" 상태를 갖는 자기 저항체에 -0.4볼트 보다 큰 음의 비트라인 전압(VB)이 가해질지라도, 상기 자기터널접합체는 논리 "1" 상태를 지속적으로 유지하였다.
도 3의 곡선 120을 참조하면, 상기 자기터널접합체가 논리 "1" 상태를 가졌을 때, 상기 자기터널접합체는 0볼트에 가까운 낮은 비트라인 전압(VB)에서 약 1400(ohm)의 오프 저항값(off-resistance; Roff)을 보였다. 양의 쓰기 전류를 생성시키기 위하여 상기 비트라인 전압(VB)을 양의 방향(positive direction)으로 증가시켜 약 +0.52볼트에 도달하였을 때, 상기 자기터널접합체는 약 1020(ohm)의 저항을 보인 후에 스위칭 되었다. 상기 논리 "0" 상태를 갖는 자기터널접합체는 0볼트에 가까운 낮은 비트라인 전압(VB)에서 약 1150(ohm)의 온 저항값(on-resistance; Ron)을 보였다. 한편, 상기 논리 "0" 상태를 갖는 자기터널접합체에 +0.52볼트 보다 큰 비트라인 전압(VB)이 가해질지라도, 상기 자기터널접합체는 논리 "0" 상태를 지속적으로 유지하였다.
계속해서, 상기 논리 "0" 상태를 갖는 자기터널접합체에 음의 비트라인 전압(-VB)을 인가하여 약 -0.3볼트에 도달하였을 때, 상기 자기터널접합체는 약 1100(ohm)의 저항을 보인 후에 논리 "1" 상태를 갖도록 스위칭 되었다. 상기 논리 "1" 상태를 갖는 자기터널접합체는 0볼트에 가까운 낮은 비트라인 전압(VB)에서 전술한 바와 같이 약 1400(ohm)의 오프 저항값(off-resistance; Roff)을 다시 보였다. 한편, 상기 논리 "1" 상태를 갖는 자기 저항체에 -0.3볼트 보다 큰 음의 비트라인 전압(VB)이 가해질지라도, 상기 자기터널접합체는 논리 "1" 상태를 지속적으로 유지하였다.
도 3의 측정결과를 보이는 자기 램 소자 내에 저장된 데이터를 판독하는 방법은 상기 자기 램 소자에 전기적으로 접속된 워드라인에 워드라인 전압을 인가하고 상기 자기 램 소자에 전기적으로 접속된 비트라인에 읽기 전압을 인가함으로써 이루어질 수 있다. 이 경우에, 상기 읽기 전압은 가능한 0볼트에 가까운 낮은 전압인 것이 바람직하다. 이는, 도 3으로부터 알 수 있듯이 상기 읽기 전압(즉, 비트라인 전압)이 0볼트에 근접할수록 상기 자기 램 소자(즉, 자기터널접합체)의 오프 저항(Roff) 및 온 저항(Ron) 사이의 차이값이 증가하기 때문이다. 즉, 상기 읽기 전압(즉, 비트라인 전압)이 감소함에 따라 상기 자기 램 소자의 감지 여유도(sensing margin)는 증가할 수 있다. 예를 들면, 도 3의 측정결과를 보이는 자기 램 소자의 경우에, 상기 읽기 전압으로서 약 0.1 내지 0.2볼트의 낮은 비트라인 전압이 채택될 수 있다. 이 경우에, 상기 자기터널접합체의 오프 저항(Roff) 및 온 저항(Ron) 사이의 차이는 적어도 200(ohm)일 수 있으므로, 상기 자기 램 소자의 감지 여유도를 극대화시킬 수 있다.
도 3의 곡선 25, 곡선 85 및 곡선 120에서 나타난 바와 같이, 상기 자기터널접합체는 가열된 온도가 높을수록 낮은 비트라인 전압(VB) 하에서 스위칭 될 수 있음을 알 수 있다.
상술한 바와 같이 본 발명에 따르면, 자기터널접합체의 상부 또는 하부에 적어도 하나의 발열체가 배치된다. 스핀 주입 메커니즘을 사용하여 상기 자기터널접합체를 스위칭 시키기 위하여 상기 자기터널접합체를 지나는 쓰기 전류를 가한다. 상기 쓰기 전류는 상기 발열체로부터 열을 발생시키고, 상기 발열체로부터 발생하는 열에 의하여 상기 자기터널접합체가 가열된다. 그 결과, 상기 자기터널접합체의 온도상승에 기인하여 상기 자기터널접합체를 스위칭 시키는 데 요구되는 상기 쓰기 전류를 현저히 감소시킬 수 있다.

Claims (22)

  1. 자기터널접합체 및 상기 자기터널접합체의 하부 또는 상부에 배치되는 적어도 하나의 발열체에 쓰기 전류를 인가하고 상기 자기터널접합체에 스핀주입 메커니즘에 의한 쓰기 동작을 수행하되, 상기 쓰기 전류는 상기 자기터널접합체의 자유층(free layer)으로부터 상기 자기터널접합체의 고정층을 향하여 흐르는 양의 쓰기 전류이거나 상기 자기터널접합체의 고정층(pinned layer)으로부터 상기 자기터널접합체의 자유층을 향하여 흐르는 음의 쓰기 전류이고, 상기 쓰기 전류가 상기 발열체에 흐를 때 발생하는 열을 이용하여 상기 자기터널접합체를 가열시킴과 동시에 상기 쓰기 전류를 이용하여 상기 자유층 내의 자기 분극들을 상기 고정층 내의 자기 분극들에 평행하거나 반 평행하도록 배열시키는 것을 포함하는 자기 램 소자의 프로그램 방법.
  2. 제 1 항에 있어서, 상기 쓰기 전류를 가하는 것은
    상기 자기터널접합체의 일 단(one terminal)에 전기적으로 접속된 스위칭 소자를 턴온(turn on)시키고,
    상기 자기터널접합체의 타 단(the other terminal)에 전기적으로 접속된 비트라인에 비트라인 쓰기신호(writing signal)를 인가하여 상기 자기터널접합체 및 그에 접속된 상기 스위칭 소자를 통하여 흐르는 상기 양의 쓰기 전류 또는 상기 음의 쓰기 전류를 생성시키는 것을 포함하는 것을 특징으로 하는 자기 램 소자의 프로그램 방법.
  3. 제 1 항에 있어서,
    상기 발열체는 알루미늄 산화층(aluminum oxide layer; Al2O3), 언도우프트 실리콘층(undoped silicon layer), 실리콘 탄화층(silicon carbide layer; SiC), 실리콘 산화층, 실리콘 산질화층(SiON) 또는 칼코게나이드층(a calcogenide layer)인 것을 특징으로 하는 자기 램 소자의 프로그램 방법.
  4. 제 1 항에 있어서,
    상기 발열체는 30Å보다 작은 두께를 갖는 것을 특징으로 하는 자기 램 소자의 프로그램 방법.
  5. 제 1 항에 있어서,
    상기 발열체는 상기 자기터널접합체에 전기적으로 접속되는 것을 특징으로 하는 자기 램 소자의 프로그램 방법.
  6. 제 1 항에 있어서,
    상기 발열체는 상기 자기터널접합체 및 하부 층간절연층 사이에 개재된 것을 특징으로 하는 자기 램 소자의 프로그램 방법.
  7. 제 6 항에 있어서,
    상기 하부 층간절연층을 관통하여 상기 스위칭 소자와 접속하는 자기터널접합 콘택 플러그를 더 포함하되, 상기 발열체의 적어도 일부분은 상기 자기터널접합 콘택 플러그를 덮고, 상기 발열체 및 상기 자기터널접합 콘택 플러그 사이의 접촉면적(contact area)은 상기 자기터널접합체의 하부면 보다 작은 것을 특징으로 하는 자기 램 소자의 프로그램 방법.
  8. 제 1 항에 있어서,
    상기 발열체는 상기 자기터널접합체 상부에 배치되는 것을 특징으로 하는 자기 램 소자의 프로그램 방법.
  9. 제 8 항에 있어서,
    상기 비트라인 및 상기 발열체 사이에 배치되는 비트라인 콘택 플러그를 더 포함하되, 상기 발열체 및 상기 비트라인 콘택 플러그 사이의 접촉면적(contact area)은 상기 자기터널접합체의 상부면 보다 작은 것을 특징으로 하는 자기 램 소자의 프로그램 방법.
  10. 제 1 항에 있어서,
    상기 자기터널접합체는 피닝층(pinning layer), 상기 고정층(pinned layer), 터널링 절연층(tunneling insulating layer) 및 상기 자유층(free layer)을 포함하 는 것을 특징으로 하는 자기 램 소자의 프로그램 방법.
  11. 제 1 항에 있어서,
    상기 자유층은 하부 강자성층, 상부 강자성층 및 이들 사이의 반강자성 커플링 스페이서층(anti-ferromagnetic spacer layer)을 구비하는 합성 반강성층(synthetic anti-ferromagnetic layer; SAF layer)인 것을 특징으로 하는 자기 램 소자의 프로그램 방법.
  12. 반도체기판의 소정영역에 배치된 스위칭소자, 상기 스위칭소자 및 상기 반도체기판을 덮는 하부 층간절연층, 상기 하부 층간절연층 상에 배치되고 상기 스위칭 소자에 전기적으로 접속된 자기터널접합체, 상기 자기터널접합체 및 상기 하부 층간절연층을 덮는 상부 층간절연층, 상기 상부 층간절연층 상에 배치되고 상기 자기터널접합체와 전기적으로 접속되는 비트라인, 상기 자기터널접합체의 하부 또는 상부에 배치되는 적어도 하나의 발열체를 구비하는 자기 램 소자를 프로그램 및 판독하는 구동방법에 있어서, 상기 프로그램 방법은
    상기 스위칭소자를 턴온(turn on)시키고,
    상기 비트라인에 비트라인 쓰기신호를 인가하여 상기 자기터널접합체 및 상기 발열체를 통하여 쓰기 전류가 흐르도록 하고 상기 자기터널접합체에 스핀주입 메커니즘에 의한 쓰기 동작을 수행하되, 상기 쓰기 전류는 상기 자기터널접합체의 자유층(free layer)으로부터 상기 자기터널접합체의 고정층을 향하여 흐르는 양의 쓰기 전류이거나 상기 자기터널접합체의 고정층(pinned layer)으로부터 상기 자기터널접합체의 자유층을 향하여 흐르는 음의 쓰기 전류이고, 상기 쓰기 전류가 상기 발열체에 흐를 때 발생하는 열을 이용하여 상기 자기터널접합체를 가열시킴과 동시에 상기 쓰기 전류를 이용하여 상기 자유층 내의 자기 분극들을 상기 고정층 내의 자기 분극들에 평행하거나 반 평행하도록 배열시키는 것을 포함하는 자기 램 소자의 구동방법.
  13. 제 12 항에 있어서,
    상기 발열체는 알루미늄 산화층(aluminum oxide layer; Al2O3), 언도우프트 실리콘층(undoped silicon layer), 실리콘 탄화층(silicon carbide layer; SiC), 실리콘 산화층, 실리콘 산질화층(SiON) 또는 칼코게나이드층(a calcogenide layer)인 것을 특징으로 하는 자기 램 소자의 구동방법.
  14. 제 12 항에 있어서,
    상기 발열체는 30Å보다 작은 두께를 갖는 것을 특징으로 하는 자기 램 소자의 구동방법.
  15. 제 12 항에 있어서,
    상기 발열체는 상기 자기터널접합체 및 상기 하부 층간절연층 사이에 개재된 것을 특징으로 하는 자기 램 소자의 구동방법.
  16. 제 15 항에 있어서,
    상기 하부 층간절연층을 관통하여 상기 반도체기판의 소정영역과 접촉하는 자기터널접합 콘택 플러그를 더 포함하되, 상기 발열체의 적어도 일부분은 상기 자기터널접합 콘택 플러그를 덮고, 상기 발열체 및 상기 자기터널접합 콘택 플러그 사이의 접촉면적(contact area)은 상기 자기터널접합체의 하부면 보다 작은 것을 특징으로 하는 자기 램 소자의 구동방법.
  17. 제 12 항에 있어서,
    상기 발열체는 상기 자기터널접합체 상부에 배치되는 것을 특징으로 하는 자기 램 소자의 구동방법.
  18. 제 17 항에 있어서,
    상기 비트라인 및 상기 발열체 사이에 배치되는 비트라인 콘택 플러그를 더 포함하되, 상기 발열체 및 상기 비트라인 콘택 플러그 사이의 접촉면적(contact area)은 상기 자기터널접합체의 상부면 보다 작은 것을 특징으로 하는 자기 램 소자의 구동방법.
  19. 제 12 항에 있어서,
    상기 자기터널접합체는 피닝층(pinning layer), 상기 고정층(pinned layer), 터널링 절연층(tunneling insulating layer) 및 상기 자유층(free layer)을 포함하는 것을 특징으로 하는 자기 램 소자의 구동방법.
  20. 제 12 항에 있어서,
    상기 자유층은 하부 강자성층, 상부 강자성층 및 이들 사이의 반강자성 커플링 스페이서층(anti-ferromagnetic spacer layer)을 구비하는 합성 반강성층(synthetic anti-ferromagnetic layer; SAF layer)인 것을 특징으로 하는 자기 램 소자의 구동방법.
  21. 제 12 항에 있어서,
    상기 판독방법은 상기 자기터널접합체의 양 단들에 읽기 전압(read voltage)을 인가하여 상기 자기터널접합체를 통하여 흐르는 읽기 전류의 양을 감지하는 것을 포함하는 자기 램 소자의 구동방법.
  22. 제 21 항에 있어서,
    상기 읽기 전류는 상기 쓰기 전류보다 작은 것을 특징으로 하는 자기 램 소자의 구동방법.
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