KR100562177B1 - 집적 자기저항 반도체 메모리 시스템 - Google Patents

집적 자기저항 반도체 메모리 시스템 Download PDF

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Abstract

본 발명은 얇은 유전 배리어(TL)에 의해 분리된 2개의 자기 층(WML, HML) 및 서로 교차하는 관련 워드 라인(WL) 및 비트 라인(BL)을 포함하는 n 메모리 셀이 n 층(L1, L2, L3)으로 수직으로 스택된 집적 자기저항 반도체 메모리 시스템에 관한 것이다. 상기 시스템은 또한 n 메모리 층(L1-L4)중 하나를 선택하기 위한 디코딩 회로를 포함한다. 상기 디코딩 회로가 워드 라인(WL) 또는 비트 라인(BL)의 양 단부에 각각 n 메모리 층(L1-L4)중 하나를 선택하기 위한 n 층 선택 트랜지스터(N0-N3, N4-N7)로 구성된 하나의 장치, 및 전압(V)이 인가되는 각각의 수평 워드 라인(WL) 또는 비트 라인(BL)을 선택하기 위한 하나의 라인 선택 트랜지스터(P0, P1)를 포함한다.

Description

집적 자기저항 반도체 메모리 시스템{INTEGRATED MAGNETORESISTIVE SEMICONDUCTOR MEMORY SYSTEM}
본 발명은 얇은 유전 배리어에 의해 분리된 2개의 자기저항 층 및 서로 직교하는 관련 워드 라인 및 비트 라인을 포함하는 n 메모리 셀이 n 층으로 수직으로 스택되고, 상기 n 메모리 층 중 하나를 선택하기 위한 디코딩 회로가 제공된, 집적 자기저항 반도체 메모리 시스템에 관한 것이다.
자기저항 메모리(MRAM)에서, 메모리 효과는 자계에 의해 변하는 메모리 셀의 전기 저항에 있다.
첨부된 도 3은 공지된 자기저항 메모리 셀을 개략적으로 나타낸 사시도이다. 메모리 셀은 통상 서로 직교하는 2개의 도체, 즉 비트 라인(BL) 및 워드 라인(WL)을 갖는다. 상기 도체(WL)와 (BL)간의 교차점에는 특정 다층 시스템, 즉 연자성 재료 층(WML)과 경자성 재료 층(HML)의 스택으로 이루어진 다층 시스템이 배치된다. 상기 연자성 재료 층(WML)과 경자성 재료 층(HML) 사이에는 터널 산화물 층(TL)이 배치된다. 메모리 셀 내에 포함된, 도체(WL)와 (BL)간의 저항값(Rc)은 연자성 층(WML)과 경자성 층(HML)의 자화 방향이 평행한지(낮은 값 Rc) 또는 반대방향으로 평행(antiparallel)한지(높은 값 Rc)의 여부에 의존한다. 이것은 도 3의 하부에 도시되어 있다.
셀의 기록은 전자계에 의한 연자성 층(WML)의 스위칭에 의해 이루어진다. 스위칭을 위해, 2 자계의 중첩이 필요하다. 연자성 층(WML)이 2개의 반대 방향으로 편파(polarize)될 수 있기 위해서, 프로그래밍 전류(IBL 또는 IWL) 중 적어도 하나가 상응하는 라인을 통해 양 방향으로 흐를 수 있어야 한다. 이것은 도 3 및 도 4에 도시되어 있다. 도 4는 도 3에 도시된 메모리 셀의 등가회로도이다.
다른 집적 반도체 메모리에 비한 MRAM의 장점은 다수의 메모리 셀이 수직으로 스택될 수 있다는 것이다. 이로 인해, 칩 면적이 상당히 절감된다. 수직으로 스택된 개별 평면(층)은 첨부된 도 5에 따라 산화물 평면에 의해 서로 분리되거나 또는 도 6에 따라 중간 산화물 없이 "공용 층(shared layer)"의 형태로 구현되며, 이 경우 비트 라인(BL2) 및 (BL3)은 한편으로는 워드 라인(WL1) 및 (WL2)와 그리고 다른 한편으로는 (WL3) 및 (WL4)와 각각 공용이다.
메모리 셀을 다수의 평면 또는 층으로 수직으로 스택할 수 있다는 전술한 MRAM의 장점은 수평 라인을 종래대로 디코딩하는 것에 부가해서, 수직으로 배치된 메모리 평면을 디코딩하기 위한 새로운 회로 기술적 해결책을 필요로 한다.
본 발명의 목적은 수직으로 배치된 n 메모리 층 중 하나를 선택할 수 있는, 실제로 저렴하게 구현 가능한 디코딩 회로를 포함하는 집적 자기저항 반도체 메모리 시스템을 제공하는 것이다.
상기 목적은 독립 청구항에 제시된 특징에 의해 달성된다.
본 발명의 제 1 관점에 따라, n 메모리 층 중 하나를 디코딩하기 위한 디코딩 회로가 워드 라인 또는 비트 라인의 양 단부에 각각 n 층 선택 트랜지스터로 구성된 하나의 장치, 및 전압이 인가되는 각각의 수평 워드 라인 또는 비트 라인을 선택하기 위한 하나의 라인 선택 트랜지스터를 포함한다.
하이브리드 디코딩 컨셉을 형성하는 본 발명의 제 2 관점에 따라, 디코딩 회로는 (n 수직 메모리 층이 가상 직각 좌표계의 Z-방향을, 비트 라인이 Y-방향을, 그리고 상기 비트 라인과 직교하는 워드 라인이 X-방향을 가리키는 경우) 하나의 워드 라인의 양 단부에 예컨대 하나의 워드 라인을 선택하기 위한 X-선택 트랜지스터, Z-방향에서 상응하는 메모리 층을 선택하기 위한 Z-선택 트랜지스터 및 컬럼 선택 라인(예컨대, 마스터 워드 라인 및 세그먼트화된 WL-부분)에 의해 Y-방향으로 디코딩하기 위한 Y-선택 트랜지스터를 포함한다.
2개의 집적 자기저항 반도체 메모리 시스템에서, 디코딩 회로를 형성하는 트랜지스터들은 워드 라인 또는 비트 라인의 양 단부에 구현된다. 이 경우, 층 선택 트랜지스터 또는 Y-선택 트랜지스터의 소오스 단자 또는 드레인 단자는 서로 접속되고, 트랜지스터들은 하나의 공통 확산 구역을 공유하는 한편, 다른 전극 단자들은 서로 독립적인 워드 라인 또는 비트 라인을 접속시킨다. 디코딩 회로의 각각의 트랜지스터들은 하나의 메모리 셀에 필요한, 통상 2 mA의 높은 기록 전류를 드라이브 할 수 있도록 설계된다.
본 발명에 따른 집적 자기저항 반도체 메모리 시스템의 실시예는 첨부된 도 면을 참고로 한 하기의 설명에 구체적으로 설명된다.
도 1은 본 발명에 따른 집적 자기저항 반도체 메모리 시스템용 디코딩 회로의 제 1 실시예의 회로도.
도 2는 본 발명에 따른 집적 자기저항 반도체 메모리 시스템용 디코딩 회로의 제 2 실시예의 회로도.
도 3은 자기저항 반도체 메모리 셀의 개략도.
도 4는 도 3에 도시된 자기저항 메모리 셀의 회로도.
도 5는 중간 산화물을 가진 예컨대 4개의 수직 층으로 자기저항 반도체 메모리 셀을 스택하는 제 1 실시예.
도 6은 중간 산화물 없이 수직 층으로 4개의 자기저항 반도체 메모리 셀을 스택하는 제 2 실시예.
도 1은 자기저항 반도체 메모리 셀의 예컨대 4개의 수직으로 스택된 층을 위해 설치된 디코딩 회로의 회로도이다. 상기 디코딩 회로는 하나의 워드 라인 또는 비트 라인의 양 단부에 배치된 층 선택 트랜지스터(N0-N3) 및 (N4-N7)에 의해 자기저항 메모리 셀의 n 층으로부터 하나의 층을 선택할 수 있다. 라인 선택 트랜지스터(P0) 및 (P1)은 실시예에서는 전압(V)까지 접속되는 워드 라인(WL<0>)이지만 비트 라인(BL)일 수도 있는 어드레스될 수평 라인을 선택한다. 양 측면에 있는 4 층 선택 트랜지스터(N0-N3) 및 (N7, N6, N5, N4)로 이루어진 후속 장치는 수직으로 배 치된 메모리 층(L1-L4) 가운데 하나를 선택한다. 층 선택 트랜지스터(N0-N3) 및 (N4-N7)의 한 단부에 있는 소오스 단자 또는 드레인 단자는 서로 접속된다.
레이아웃에서 트랜지스터(N0-N3) 및 (N4-N7)는 하나의 확산 구역을 공유하며 각각 서로 독립적인 다른 워드 라인 또는 비트 라인을 접속시킨다. 층 선택 트랜지스터(N0-N3)와 (N4-N7)의 오프셋 배치에 의해, MRAM의 전형적인 좁은 WL/BL 피치로 장소 절감 레이아웃이 가능해진다. 사용되는 트랜지스터는 MRAM 셀의 기록을 위한 전형적인 2 mA의 높은 기록 전류를 드라이브할 수 있어야 한다. 도시된 실시예에서 4개의 수직으로 스택된 메모리 층의 수는 단지 예시적인 것이다. 따라서, 다른 수의 메모리 층이 주어지면, 디코딩 회로는 상응하는 수의 층 선택 트랜지터를 포함한다.
도 2는 본 발명에 따른 집적 자기저항 반도체 메모리 시스템용의 디코딩 회로의 제 2 실시예를 나타낸다.
여기서는, 자기저항 메모리 셀의 수직으로 스택된 n 층들이 직각 좌표계의 Z-방향으로, 비트 라인이 Y-방향으로 그리고 이것에 교차하는 워드 라인이 X-방향으로 배치된다고 가정한다. 도 2에 도시된 디코딩 회로는 좌우측 단부에 각각 X-방향의 한 라인을 선택하기 위한 X-선택 트랜지스터(P0, P1), Z-방향의 대응하는 메모리 층을 선택하기 위한 Z-선택 트랜지스터(N0, N9) 그리고 컬럼 선택 라인(CSL1-CSL4)(예컨대, 마스터 워드 라인 및 세그먼트화된 WL-부분)에 의한 Y-방향의 디코딩을 위한 한편으로는 Y-선택 트랜지스터(N1-N4) 및 다른 한편으로는 Y-선택 트랜지스터(N5-N8)의 장치를 포함한다. 레이아웃에서 상기 트랜지스터들의 배치 및 그 설계에 있어서, 상기 트랜지스터들이 자기저항 메모리 셀에 필요한 높은 기록 전류를 드라이브할 수 있기 위해, 도 1에 도시된 실시예에 대해 전술한 바와 동일한 것이 적용된다.
직교하는 워드 라인과 비트 라인을 사용하는 대신에, 레이아웃 기술적으로 다른 변형예, 예컨대 연자성 층(WML)에서 편파의 바람직한 회전 방향에 의도적으로 영향을 주기 위해, 다른 변형예가 구현될 수 있다.

Claims (4)

  1. 얇은 유전 배리어(TL)에 의해 분리된 2개의 자기 층(WML, HML) 및 서로 교차하는 관련 워드 라인(WL) 및 비트 라인(BL)을 가지는 n 메모리 셀이 n 층(L1, L2, L3)으로 수직으로 스택되고, n 메모리 층(L1-L4)중 하나를 선택하기 위한 디코딩 회로가 제공된, 집적 자기저항 반도체 메모리 시스템에 있어서,
    상기 디코딩 회로가 워드 라인(WL) 또는 비트 라인(BL)의 양 단부에 각각 n 메모리 층(L1-L4)중 하나를 선택하기 위한 n 층 선택 트랜지스터(N0-N3, N4-N7)로 구성된 하나의 장치, 및 전압(V)이 인가되는 각각의 수평 워드 라인(WL) 또는 비트 라인(BL)을 선택하기 위한 하나의 라인 선택 트랜지스터(P0, P1)를 포함하는 것을 특징으로 하는 집적 자기저항 반도체 메모리 시스템.
  2. 얇은 유전 배리어(TL)에 의해 분리된 2개의 자기 층(WML, HML) 및 서로 교차하는 관련 워드 라인(WL) 및 비트 라인(BL)을 가지는 n 메모리 셀이 n 층(L1, L2, L3, L4)으로 수직으로 스택되고, 상기 n 메모리 층(L1-L4)중 하나를 선택하기 위한 디코딩 회로가 제공되고, 상기 n 수직 층이 가상 직각 좌표계의 Z-방향에, 비트 라인 또는 워드 라인이 Y-방향에, 그리고 이것과 교차하는 워드 라인 또는 비트 라인이 X-방향에 배치된, 집적 자기저항 반도체 메모리 시스템에 있어서,
    상기 디코딩 회로는 하나의 워드 라인(WL) 또는 비트 라인(BL)의 양 단부에 X-방향에서 하나의 라인을 선택하기 위한 X-선택 트랜지스터(P0, P1), Z-방향에서 대응하는 메모리 층을 선택하기 위한 Z-선택 트랜지스터(N0-N9) 및 컬럼 선택 라인(CSL1-CSL4)에 의해 Y-방향에서 디코딩하기 위한 Y-선택 트랜지스터(N1-N4 및 N5-N8)를 포함하는 것을 특징으로 하는 집적 자기저항 반도체 메모리 시스템.
  3. 제 1항 또는 제 2항에 있어서,
    상기 Y-선택 트랜지스터 또는 상기 층 선택 트랜지스터가 그들의 소오스 단자 또는 드레인 단자에서 상호접속되고, 하나의 공통 확산 구역을 공유하고, 반대 전극 단자에서 서로 독립적인 워드 라인 또는 비트 라인을 접속시키는 것을 특징으로 하는 집적 자기저항 반도체 메모리 시스템.
  4. 제 1항 또는 제 2항에 있어서,
    상기 디코딩 회로의 각각의 트랜지스터는 메모리 시스템의 각각의 메모리 셀에 필요한 비교적 높은 기록 전류를 드라이브할 수 있도록 설계되는 것을 특징으로 하는 집적 자기저항 반도체 메모리 시스템.
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