TW544678B - Integrated magnetoresistive semiconductor-memory arrangement - Google Patents

Description

544678 五、發明説明（1 ) 本發明涉及一積體磁阻式半導體記憶體配置，其中n個 記憶胞堆疊在η個垂直位置，這些記憶胞分別具有二個由 薄介電質位障所隔開之磁阻層及所屬之互相交叉之字元線 及位元線，且設有解碼電路以選取η個記憶位置中之一。 在磁阻式記憶體（MRAMs)中，儲存效應是顯示在記憶胞 之磁性可改變之電阻中。 第3圖是習知之磁阻式記憶胞之透視圖，其二條導線 (位元線BL及字元線WL)相交，BL及WL通常配置成互 相垂直。在BL及WL之相交位置中存在一種固定之多層 系統，其由軟磁性材料層WML及硬磁性材料層HML之堆 疊所構成，WML及HML之間存在一種穿隧（Tunnel)氧化 物層TL。介於WL和BL之間此記憶胞中所含有之電阻之 値是與”軟磁層WML及硬磁層HML中之磁化方向是否 平行（Re値較低）或反向平行（Re値較大广有關。這表示在第 3圖之下部中。 記憶胞之寫入是以電磁場使軟磁層WML發生轉換來達 成。爲了達成此種轉換，則需使二個磁場互相重疊。因此 ，軟磁層WML可極化成二個相反之方向，此時程式化電 流Iwl中至少一種可在二種方向中流經相對應之導線。這 顯示在第3圖及第4圖中，第4圖是第3圖中所示幾何配 置之等效電路。 MRAMs較其他積體半導體記憶體所具有之主要優點是 :多個記憶胞可堆疊地配置著。因此可節省晶片面積。各 別互相堆疊之平面（層）依據第5圖可由氧化物平面互相隔 544678 五、發明説明（2 ) 開或依據第6圖以π共同層（shared ayer)n之形成不需中間 氧化物即可構成，其中位元線BL2及BL3，字元線WL1 及WL2，WL3及WL4是屬共同層。 MRAMs之上述優點（記憶胞堆疊在多個垂直之平面中） 在電路技術上除了水平導線之傳統解碼器之外，另需要新 的解法來對垂直配置之記憶體平面進行解碼。 本發明之目的是提供一積體磁阻式半導體記憶體配置， 其具有成本低之實際上可製成之解碼電路，其可選取n個 垂直配置之記憶體平面中之一。 上述目的以本發明之申請專利範圍來達成。 依據本發明之第一種形式，解碼電路是對字元線或位元 線之二個末端上之η個記憶平面中之一進行解碼，此種解 碼電路是一種由η個層選擇電晶體及一個導線選擇電晶體 所構成之配置以便選取此種即將反應之水平字元線或位元 線（其上施加一種電壓）。 依據本發明之另一種形式（其形成一種混合式（Hybrid)解 碼槪念），在直角座標系統中η個垂直之記憶體層在Z方 向中延伸，位元線在Υ方向中延伸且與位元線相交之字元 線在X方向中延伸時，該解碼電路在字兀線之二端具有： X選擇電晶體以選取一條字元線；一種Ζ選擇電晶體以選 取Ζ方向中相對應之記憶體層；另有多個Υ選擇電晶體以 藉由行-選擇-線（例如，主（master)字元線及分段之WL-區 段）在Y方向中進行解碼。 在二個積體磁阻式半導體記憶體配置中，形成該解碼電 -4- 544678 五、發明説明（3 ) 路所用之各電晶體設置在字元線或位元線之二個末端上。 層選擇電晶體或γ選擇電晶體之源極端或汲極端互相連接 ’各電晶體共用一個共同之擴散區，其它之電極端連接互 相獨立之字元線或位元線。解碼電路之每一電晶體須可驅 動該gS憶胞所需之局的寫入電流（典型値是2 m A)。 本發明之實施例以下將依據圖式來詳述。圖式簡單說明： 第1圖 本發明之解碼電路之第一實施例。 第2圖 本發明之解碼電路之第二實施例。 第3圖 磁阻式半導體記憶胞之已詳述之圖解。 第4圖 係第3圖所示磁阻式半導體記憶胞之已詳述之 等效電路。 第5圖 在第4圖垂直層（其具有中間氧化物）中磁阻式 半導體記憶胞之第一種堆疊形式。 /第6圖 4個磁阻式半導體記憶胞在不具備中間氧化物 層時之垂直式堆疊之第二種範例。 第1圖是解碼電路之電路圖，其例如用於磁阻式半導體 記憶胞之4個垂直堆疊之層中且藉由配置在字元線或位元 線之二個末端上之層選擇電晶體N0-N3及N4-N7由磁阻 式記憶胞之η層中選取一層。導線選擇電晶體P0和P 1選 取該即將反應之水平導線，其例如是字元線WL<0>，但亦 可爲字元線BL /其即將施加該電壓V。隨後之由二側上 之4個層選擇電晶體N0-N3及N7，N6，N5和N4所構成 之配置選取已垂直配置之記憶體層L1-L4中之一。層選擇 電晶體N0-N3之一端及N4-N7之一端上之源極端或汲極 544678 五、發明説明（4 ) 端是互相連接的。 在佈局中各電晶體N0-N3或N4-N7共用一個擴散區且 分別連接其它互相獨立之字元線或位元線。藉由層選擇電 晶體N0-N3或N4-N7之偏移（offset)之配置，則在一種適 用於MR AM之典型之狹窄WL/BL節距（pitch)中節省佈局 之空間是可能的。所使用之各電晶體在MRAM記憶胞寫 入時必須可驅動一種高的寫入電流（其値是2mA)。須指出 :在本實施例中4個相堆疊之記憶體層只是舉例而已。若 互相堆疊之記憶體層之數目不是4個，則解碼電路可含有 相對應之電晶體數目以進行各層之選取。 第2圖是本發明半導體記憶體配置之解碼電路之第二實 施例之電路配置。 此處假設：磁阻式記憶胞之η個垂直堆疊之層在直角座 標系統中配置在Ζ方向中，位元線配置在Υ方向中，與位 元線相交之字元線配置在X方向中。第2圖所示之解碼電 路在左端及右端分別具有：X-選擇電晶體Ρ0，Ρ1，以便 在X-方向中選取一條導線；Ζ-選擇電晶體NO和Ν9，以 便在Z方向中選取相對應之記憶體層；以及一種由Y-選 擇電晶體N-N4及N5-N8所構成之配置，以便在Y-方向中 藉由行選擇線CSL1-CSL4(例如，主字元線及分段之WL· 區段）來進行解碼。就佈局中之各電晶體之配置及其設計 而言，上述第1圖中所示之實施例同樣可適用，使其可驅 動磁阻式記憶胞所需之高的寫入電流。 若不使用垂直相交之字元線及位元線，則在佈局技術上 544678 五、發明説明（5 ) 亦可使用其它之配置方式，以使適當地在軟磁層WML中 影響該極化之優先旋轉方向。 符號之說明 BL 位元線 WL 字元線 Ibl 流經位元線BL之電流 I WL 流經字元線WL之電流 Rc 磁阻式記憶胞之電阻 WML 軟磁性層 HML 硬磁性層 TL 穿隧氧化物層 N0-N7?P0?P1 選擇電晶體 N0-N9?P0?P1 選擇電晶體 L1-L4 記憶胞之層 -7-

Claims (1)

1. 544678 一_ t\ i V 六、申請專利範圍 第901 28226號「積體磁阻式半導體記憶體配置」專利案 (9 1年3月修正） 六申請專利範圍： 1 · 一種積體磁阻式半導體記憶體配置，其中η個記憶 胞垂直堆疊地配置在η個層（LI，L2，L3 ,L4)中，這些 記憶胞分別具有二個薄介電質位障（TL )所隔開之磁 層（WML，HML )及所屬之相交之字元線（WL )及位元線 (BL);另有一解碼電路以選取n個記憶體層（L1-L4) 之一，其特徵爲： 解碼電路在字元線（WL )或位元線（BL )之二個末端上 分別具有：一種η個層選擇電晶體（Ν-Ν3,Ν4-Ν7)所構 成之配置，以選取η個記憶體層（L 1 - L4 )中之一；一種 導線選擇電晶體（Ρ0，Ρ1)，以選取該即將反應之水平字 元線（WL )或位元線（BL )，須施加一種電壓（V )至此位元 線（BL)或字元線（WL)。 2 . —種積體磁阻式半導體記憶體配置，其中η個記憶胞 垂直堆疊地配置在η個層（L 1，L 2，L 3 , L 4 )中，這些記憶 胞分別具有二個薄介電質位障（TL)所隔開之磁層 (WML,HML)及所屬之相交之字元線（WL)及位元線（BL) ;另有一解碼電路以選取η個記憶體層（L1-L4)之一， 在座標系統中，該η個垂宜之層配置在Ζ方向中，位 元線（或字元線）配置在Υ方向中，與位元線（或字元線 )相交之字元線（或位元線）配置在X方向中，其特徵爲： 544678 六、申請專利範圍 解碼電路在字元線（WL )或位元線（BL )之二個末端上 具有：X選擇電晶體（P0，P1)，以便在X方向中選取一 條導線；Z選擇電晶體（NO，N9)，用來在Z方向中選取 相對應之記憶體層；以及Y選擇電晶體（N 1- N4及N5 -N8)，其在Y方向中藉由行（column)選擇線（CSL1 - CSL4) 來進行解碼。 3 .如申請專利範圍第1或2項之積體磁阻式半導體記憶 體配置，其中各Y選擇電晶體或層選擇電晶體在其一 個電極端（源極或汲極）上互相連接，共用一種共同之 擴散區且在相對之另一個電極端上連接各互相獨立之 字元線或位元線。 4 .如申請專利範圍第1或2項之積體磁阻式半導體記憶 體配置，其中此解碼電路之每一電晶體設計成可驅動 此記憶體配置之每一記憶胞所需之較大之寫入電流° 5.如申請專利範圍第3項之積體磁阻式半導體記憶體配 置，其中此解碼電路之每一電晶體設計成可驅動此記 憶體配置之每一記憶胞所需之較大之寫入電流°