KR20020002291A - 비휘발성 반도체 메모리 장치 및 정보 기록 방법 - Google Patents

비휘발성 반도체 메모리 장치 및 정보 기록 방법 Download PDF

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KR20020002291A
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오까자와다께시
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가네꼬 히사시
닛본 덴기 가부시끼가이샤
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Abstract

비휘발성 반도체 메모리 장치는 그 적절한 동작을 보장하기 위해 서로 폭넓게 분리된 그 출력 신호를 갖고, 임의의 높은 정확도의 저항값 발생 소자를 필요로 하지 않으며, 단순한 메모리 셀 구성 때문에 고밀도 메모리 용량을 실현하고, 제1 배선(21), 제1 배선(21)에 수직인 제2 배선(25), 제1 배선(21)에 평행한 제3 배선(35), 제1 배선(21)과 제2 배선(25) 사이의 제1 메모리 소자(28), 및 제2 배선(25)과 제3 배선(35) 사이의 제2 메모리 소자(38)가 설치된다. 각 메모리 소자(28, 38)는 각각이 강자성 박막으로 구성된 2개의 층 사이에 삽입된 절연막(13)을 포함한다. 제1 메모리 소자(28)는 제2 메모리 소자(38)에 기억된 것과 상이한 데이터를 기억한다.

Description

비휘발성 반도체 메모리 장치 및 정보 기록 방법{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR RECORDING INFORMATION}
본 발명은 전기적으로 소거가능한 비휘발성 반도체 메모리 장치 및 이 메모리 장치에서 정보를 기록하는 방법에 관한 것으로, 특히 메모리 셀이 강자성 박막으로 형성된 자기 저항 소자로 구성된 비휘발성 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.
종래 유형의 전기적으로 소거가능한 비휘발성 반도체 메모리 장치 중에서, 강자성 박막으로 형성된 자기 저항 소자로 구성된 메모리 셀을 구비한 것을 "MRAM(Magnetic Random Access Memory)"이라 한다.
도 4a, 4b, 및 4c는 상기 MRAM의 메모리 소자의 일례를 도시한 모식도로서, 도 4a는 이 메모리 셀의 구조를 도시한 모식도이고, 도 4b는 이 메모리 셀에서 수행되는 데이터 판독 동작을 도시한 메모리 셀의 요부의 모식도이며, 도 4c는 이 메모리 셀의 데이터 기입 동작을 도시한 메모리 소자의 요부의 모식도이다. 도 4a에 도시된 바와 같이, 이 메모리 소자에서, 고정층(12)은 대략 20 nm의 두께를 갖는 강자성 박막으로 형성되고 그 자화 방향은 고정되어 있다. 이 고정층(12)은 하층 배선(11) 상의 소정의 위치에 배치된다. 이 고정층(12) 위에는 대략 2 nm의 두께를 갖는 절연층(13)이 위치한다. 또한 이 절연층(13) 위에는 두께가 대략 20 nm이며 그 자화 방향이 가변적인 강자성 박막으로 형성된 데이터 기억층(14)이 위치한다. 또한 이 데이터 기억층(14) 위에는 하층 배선(11)과 직교하는 방향으로 연장된 상층 배선(15)이 위치한다.
도 4c에 도시된 바와 같이, 상기 메모리 소자의 기입 동작에서, 외부 자계의 인가에 의한 고정층(12)의 자계 방향에 대해 데이터 기억층(14)의 자화 방향이 "평행(데이터 1에 대응)" 자화 상태에서 "반평행(데이터 0에 대응)" 자화 상태로 전환되는 전환동작을 통해 2진 정보가 기억된다. 이때, 소위 자기 저항 효과에 의해,"평행" 자화 상태에서의 절연막(13)의 전기 저항값은 "반평행" 자화 상태에서의 절연막(13)의 전기 저항값의 대략 10 내지 40%의 범위내에서 변화한다.
도 4b에 도시된 바와 같이, 상기 기입 동작을 통해 메모리 소자에 기억된 2진 정보의 데이터 판독 동작은 상층 배선(15)과 하층 배선(11) 사이에 소정의 전위차를 인가하여 하층 배선(11)에서 상층 배선(15)으로 고정층(12), 절연층(13), 및 데이터 기억층(14)을 통해 터널 전류가 흐르게 함으로써 실현된다. 즉, 절연층(13)은 터널링 자기 저항 효과(Tunneling magnetoresistive effect; 이하 "TMR"이라 함)에 기인하여 고정층(12)의 자화 방향에 대한 데이터 기억층(14)의 "평행" 및 "반평행" 자화 상태 각각에 따라 절연층의 전기 저항값이 변하므로, 상기 터널 전류의 변화를 검출함으로써 기억된 정보를 검색하는 것이 가능하다.
도 4a 및 4b에 도시된 메모리 소자는 터널자기 저항 효과(TMR)을 이용하므로, 기억된 정보를 검색하기 위한 전극의 구성에 있어서 거대 자기 저항 효과(Giant magnetoresistive effect; 이하 "GMR"이라 함)를 이용하는 메모리 소자보다 더 단순하다. 이 때문에, TMR을 이용하는 메모리 소자는 고밀도 메모리 용량을 갖는 MRAM 장치의 제조에 유리하다.
도 5는 복수의 메모리 소자(17)가 복수의 상층 배선(15)("비트선"이라 함)과 하층 배선(11)("워드선"이라 함)의 교차점에 매트릭스 형태로 정렬된 MRAM 장치를 도시한 모식도이다. 메모리 소자(17) 중 임의의 하나는 소정의 한 워드선(즉, 하층 배선)(11)과 소정의 한 비트선(즉, 상층 배선)(15)을 선택함으로써 식별될 수 있다. 메모리 소자(17)의 각각에서 수행된 정보의 기입 동작 완료후, 메모리소자(17)와 접속된 워드선(11) 및 비트선(15)으로부터 흐르는 터널 전류를 검출함으로써 메모리 소자(17)로부터 기억된 정보를 검색할 수 있다. 이런 유형의 종래의 메모리 소자 중의 하나는 일본특개 2000-82791호 공보에 개시되어 있다. 이러한 종래의 메모리 소자의 구성에 있어서도, 메모리 소자의 하층 배선과 상층 배선 사이에 형성된 자기터널접합(이하 "MTJ"라 함)을 통해 흐르는 터널 전류의 변화로서 기억정보가 검출된다.
상술한 바와 같이, TMR을 이용하는 MRAM 장치는 통상 2개의 강자성 박막 사이에 삽입된 절연막을 포함한 3층 이상의 다층구조를 갖는 자기 저항 소자로 구성된다. 동작시, 강자성 박막이 외부자계의 영향하에 있을 때, 이들 강자성 박막은 그 자화 방향에서 서로 "평행" 또는 "반평행"으로 되어, 터널 전류가 생긴다. 이 터널 전류가 절연막을 통해 흐르고, 그 전기 저항값이 달라, MRAM 장치의 개개 메모리 소자가 "1" 또는 "0"의 2진 정보를 내부에 기억할 수 있다.
그러나, 자기 저항 효과에 의한 절연막의 이런 전기 저항값은 통상 약 30%에서 최대 약 40%의 범위에서 변화하므로, 그 값은 비교적 작다. 또한, 도 5에 도시된 바와 같이, 복수의 메모리 소자(17)가 상층 배선(15)("비트선"이라 함)과 하층 배선(11)("워드선"이라 함) 의 교차점에서 매트릭스 형태로 정렬될 때, 필요한 정보가 검색되어야 하는 소정의 또는 선택된 하나의 메모리 셀(17)은 선택되지 않은 워드선 및 비트선에 기인한 잡음에 의해 악영향을 받는다. 이는 판독전류비(즉, 신호 대 잡음 비)에 있어서 이러한 선택된 메모리 셀(17)의 기능을 손상시키고, 종종 오동작의 원인이 된다. 특히, 도 5에 도시된 바와 같이, 매트릭스 형태로 정렬된 다수의 메모리 셀(17)을 갖는 대용량 메모리 장치가 구성되는 경우, 메모리 장치의 개개 메모리 셀의 전기 저항값은 주로 메모리 장치의 제조시의 다양한 변수에 기인하여 폭넓게 변화한다.
이 때문에, 이러한 종래유형의 비휘발성 반도체 메모리 장치에 사용된 검출수단은 높은 정확도의 회로구성을 필요로한다. 또한, 종래유형의 메모리 장치는, 메모리 셀로부터 높은 정확도로 정보를 검색하는 데 너무 많은 시간이 걸린다는 단점이 있다. 판독 정확도에 있어 메모리 셀을 개선시키기 위한 수단으로 예컨대 저항값 발생 소자가 사용된다. 이 소자는 개개 메모리 셀의 전기 저항의 절대값 변화를 검출할 때의 참조용으로 사용된다. 그러나, 이러한 높은 정확도의 저항값 발생 소자는 제조비용이 고가이므로, 전체 메모리 장치의 제조비용이 상승한다. 또한, 이러한 높은 정확도의 저항값 발생 소자의 형성은 판독 동작시 메모리 장치의 성능을 저하시킨다.
MRAM에 특유한 상기 문제점에 대해서, 예컨대, 일본특개평 10-177783호 공보에 해결방안이 개시되어 있는데, 상기 공보에 개시되어 있는 바와 같이, 하나의 메모리 셀이 한 쌍의 메모리 소자로 구성되고, 이 메모리 셀에 정보가 기억되며, 이 메모리 셀을 통해 흐르는 전류의 차가 정보로서 검출된다.
본 발명에 의해 해결되는 문제점은 다음과 같다. 즉, 일본특개평 10-17783호 공보에 개시된 기술은 다음과 같은 문제점이 여전히 남아 있다. 상기 개시된 기술에 따른 MRAM의 자기 메모리 셀은 GMR 효과를 이용하지만, 기억된 정보를 검색하기 위해서, 메모리 셀은 자화 방향에 평행한 방향으로 흐르는 전류를 사용하여전기 저항값의 변화를 검출할 필요가 있다. 결과적으로, 일본특개평 10-17783호 공보의 도 1에 도시된 바와 같이, 상기 개시된 기술은 저항값 검출 전극을 정보 기록부(자기 저항 소자)의 측면에 형성할 필요가 있다. 또한, 상기 개시된 기술의 메모리 장치에서, 메모리 장치의 상하의 메모리 소자가 적층되어 형성될 때, 이 메모리 셀과 접속된 복수의 리드배선이 필요하여, 메모리 장치의 구성이 복잡하게 된다. 결과적으로, 상기 개시된 기술의 메모리 셀은 다수의 메모리 셀로 구성된 정보 메모리 장치의 구성에 적합하지 않다.
상기 문제점의 관점에서, 본 발명이 구성되었다. 결과적으로, 본 발명의 목적은 비휘발성 반도체 메모리 장치 및 이 메모리 장치에서 정보를 기록하는 방법을 제공하는 것으로, 이 메모리 장치는 그 적절한 동작을 보장하기 위해 서로 폭넓게 분리된 출력 신호를 갖고, 높은 정확도의 저항값 발생 소자를 필요로 하지 않아, 단순한 메모리 셀 구성 때문에 고밀도의 메모리 용량을 실현한다.
본 발명의 제1 양태에 따르면,
비휘발성 반도체 메모리 장치는,
제1 방향으로 연장하는 제1 배선;
제1 배선과 접속되도록 배치된 제1 메모리 소자;
제1 방향과 상이한 제2 방향으로 연장하며, 제1 메모리 소자와 접속된 제2 배선;
제2 배선에 접속되도록 배치된 제2 메모리 소자; 및
제1 방향으로 연장하며, 제2 메모리 소자와 접속된 제3 배선을 포함하고,
제1 메모리 소자는 절연막, 및 이 절연막의 양측에 인접하여 배치되고 제1 배선에 접속된 절연막의 양측 중 하나에 인접하여 배치되며 또한 제2 배선에 접속된 절연막의 양측 중 다른 하나에 인접하여 배치된 2개 또는 그 이상의 강자성 박막으로 구성되고,
제2 메모리 소자는 절연막, 및 이 절연막의 양측에 인접하여 배치되고 제2 배선에 접속된 절연막의 양측 중 하나에 인접하여 배치되며 또한 제3 배선에 접속된 절연막의 양측 중 다른 하나에 인접하여 배치된 2개 또는 그 이상의 강자성 박막으로 구성되고,
이 2개 또는 그 이상의 강자성 박막 사이의 자화 방향의 차가 정보로서 기억되고, 터널 전류가 이 메모리 소자를 통해 흐를 때 메모리 소자의 전기 저항값의 변화, 즉 2개 또는 그 이상의 강자성 박막의 자화 방향의 차로 생긴 자기 저항 효과에 기인한 메모리 소자의 전기 저항값의 변화를 이용하여 상기 정보가 검색되고,
제1 메모리 소자는 항상 제2 메모리 소자와 쌍을 이루어 제2 메모리 소자에 기억된 것과 반대되는 정보를 기억하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치를 제공함으로써 본 발명의 상기 목적이 달성된다.
종래기술에서는, 메모리 소자를 통해 터널 전류가 흐르도록 한 쌍의 배선 사이에 하나의 메모리 소자가 설치되어, 이 메모리 소자의 전기 저항의 절대값이 검출된다. 이에 반해, 본 발명에서는, 2개의 메모리 소자가 3본의 배선 중 이웃한 2본의 배선 사이에 설치되어 서로 상이한 복수의 데이터가 기억되고 각 데이터는 각메모리 소자에 기억되고, 여기서 각 메모리 소자를 통해 흐르는 각 터널 전류 사이의 차가 검출된다. 즉, 본 발명에서는, 전기 저항값의 상대적 변화가 검출되므로, 변화의 폭을 증가시킬 수 있어 정보의 판독 동작이 용이하다. 또한, 이 메모리 소자로 구성된 메모리 셀은 구성이 단순하므로, 이 메모리 셀을 용이하게 집적함으로써 대규모의 비휘발성 반도체 메모리 장치를 제조할 수 있다.
본 발명의 비휘발성 반도체 메모리 장치에서는,
제1, 제2, 및 제3 배선과, 제1 및 제2 메모리 소자가 각각 복수개 설치되고,
제1 및 제2 메모리 소자 모두에 정보를 기억시키기 위하여 제1, 제2, 및 제3 배선과 접속된 기입 회로, 및
제1 및 제2 메모리 소자에 기억된 정보를 검색하기 위하여 제1, 제2, 및 제3 배선과 접속된 판독 회로가 제공되는 것이 바람직하다.
또한, 제1 방향은 제2 방향과 수직인 것이 바람직하다.
또한, 제1 배선은 제1 평면상에서 서로 평행하게 배치되고,
제2 배선은 제2 평면상에서 서로 평행하게 배치되며, 제2 평면은 제1 평면 위에 제1 평면과 평행하게 배치되고,
제3 배선은 제3 평면상에 서로 평행하게 배치되며, 제3 평면은 제2 평면 위에 제1 평면과 평행하게 배치되고,
제1 메모리 소자는 제4 평면상에 배치되며, 제4 평면은 제1 평면과 제2 평면 사이에 제1 평면과 평행하게 배치되고,
제2 메모리 소자는 제5 평면상에 배치되며, 제5 평면은 제2 평면과 제3 평면사이에 제1 평면과 평행하게 배치되는 것이 바람직하다.
바람직하게는, 기입 회로 및 판독 회로 각각은 반도체 집적 회로로 구성된다.
또한, 각 그룹이 제1, 제2, 및 제3 배선과 제1 및 제2 메모리 소자로 구성된 복수의 그룹은 절연막을 통해 설치되는 것이 바람직하다.
본 발명의 제2 양태에 따르면,
제1 방향으로 연장하는 제1 배선, 제1 배선과 접속되도록 배치된 제1 메모리 소자, 제1 방향과 상이한 제2 방향으로 연장하며 제1 메모리 소자와 접속된 제2 배선, 제2 배선과 접속되도록 배치된 제2 메모리 소자, 및 제1 방향으로 연장하며 제2 메모리 소자와 접속된 제3 배선을 포함하고,
제1 메모리 소자는 절연막, 및 이 절연막의 양측에 인접하여 배치되고 제1 배선에 접속된 절연막의 양측 중 하나에 인접하여 배치되며 또한 제2 배선에 접속된 절연막의 양측 중 다른 하나에 인접하여 배치된 2개 또는 그 이상의 강자성 박막으로 구성되고,
제2 메모리 소자는 절연막, 및 이 절연막의 양측에 인접하여 배치되고 제2 배선에 접속된 절연막의 양측 중 하나에 인접하여 배치되며 또한 제3 배선에 접속된 절연막의 양측 중 다른 하나에 인접하여 배치된 2개 또는 그 이상의 강자성 박막으로 구성되고,
이 2개 또는 그 이상의 강자성 박막 사이의 자화 방향의 차가 정보로서 기억되고, 터널 전류가 이 메모리 소자를 통해 흐를 때 메모리 소자의 전기 저항값의변화, 즉 2개 또는 그 이상의 강자성 박막의 자화 방향의 차로 생긴 자기 저항 효과에 기인한 메모리 소자의 전기 저항값의 변화를 이용하여 상기 정보가 검색되고,
제1 메모리 소자는 항상 제2 메모리 소자와 쌍을 이루어 제2 메모리 소자에 기억된 것과 반대되는 정보를 기억하는 비휘발성 반도체 메모리 장치에서 정보를 기록하는 방법에 있어서,
비휘발성 반도체 메모리 장치에서 정보 기입 동작을 수행하기 위하여 제1 메모리 소자의 1개 또는 그 이상의 강자성 박막을 상기 1개 또는 그 이상의 강자성 박막과는 다른 나머지 강자성 박막의 자화 방향과 평행한 방향 또는 반평행 방향으로 자화시키는 단계; 및
비휘발성 반도체 메모리 장치에서 상기 정보의 상기 기입 동작을 수행하기 위하여 제2 메모리 소자의 1개 또는 그 이상의 강자성 박막을 상기 1개 또는 그 이상의 상기 강자성 박막과는 다른 나머지 강자성 박막의 자화 방향에 평행한 방향 또는 반평행 방향으로 자화시키는 단계를 포함하며,
제2 메모리 소자의 상기 1개 또는 그 이상의 강자성 박막이 제2 메모리 소자의 나머지 강자성 박막의 자화 방향과 반평행 방향으로 자화되는 상태에서 제1 메모리 소자의 상기 1개 또는 이상의 강자성 박막이 제1 메모리 소자의 나머지 강자성 박막의 자화 방향과 평행한 방향으로 자화될 때 확정되는 제1 상태와, 제2 메모리 소자의 상기 1개 또는 그 이상의 강자성 박막이 제2 메모리 소자의 나머지 강자성 박막의 자화 방향과 평행한 방향으로 자화되는 상태에서 제1 메모리 소자의 상기 1개 또는 그 이상의 강자성 박막이 제1 메모리 소자의 나머지 강자성 박막의 자화 방향과 반평행한 방향으로 자화될 때 확정되는 제2 상태 중 어느 한 상태가 상기 기입 동작을 수행하기 위해 선택되고,
비휘발성 반도체 메모리 장치의 정보 판독 동작은, 터널 전류가 제1 메모리 소자를 통해 흐를 때 제1 메모리 소자의 제1 전기 저항값을 결정하는 단계, 터널 전류가 제2 메모리 소자를 통해 흐를때 제2 메모리 소자의 제2 전기 저항값을 결정하는 단계, 및 메모리 장치가 현재 제1 및 제2 상태 중 어느 상태에 있는지를 결정하기 위하여 제1 전기 저항값과 제2 전기 저항값 사이의 전기 저항값의 차를 검출하는 단계를 통해 수행되는 것을 특징으로 하는 개선 방안을 제공함으로써 본 발명의 상기 목적이 달성된다.
본 발명의 방법에서, 제1 메모리 소자의 상기 1개 또는 그 이상의 강자성 박막을 자화시키는 상기 단계들은 자계를 이용하여 수행되고, 이 자계는 제1 및 제2 배선 중 적어도 하나를 통해 흐르는 전류에 의해 발생되는 것이 바람직하다.
또한, 제2 메모리 소자의 상기 1개 또는 그 이상의 강자성 박막을 자화시키는 단계는 자계를 이용하여 수행되고, 이 자계는 제2 및 제3 배선 중 적어도 하나를 통해 흐르는 전류에 의해 발생되는 것이 바람직하다.
상술한 바와 같이, 본 발명에 따른 자기 저항 소자로 구성된 비휘발성 반도체 메모리 장치는 종래기술에서 발생하는 것보다 작은 전류의 작은 변화에 대해서 전류검출 정확도에 있어 향상될 수 있다. 이것은 본 발명의 메모리 장치가 종래의 메모리 장치에 필수적인 구성 요소인 저항값 발생 소자를 제거할 수 있게 한다. 또한, 본 발명의 비휘발성 반도체 메모리 장치의 메모리 셀은 구성이 단순하므로,본 발명의 복수의 메모리 셀을 용이하게 집적하는 것이 가능하다. 또한, 본 발명의 비휘발성 반도체 메모리 장치의 메모리 셀이 수직으로 적층된 2개의 메모리 소자로 구성되더라도, 본 발명의 메모리 셀은 그 점유면적을 증가시킬 우려가 없어서, 본 발명의 메모리 장치가 고밀도의 메모리 용량 및 보다 안정된 메모리동작을 실현할 수 있게 한다.
본 발명의 상기 및 다른 목적, 장점, 및 특징은 첨부도면을 참조하여 이하의 설명으로부터 더 명백해질 것이다.
도 1a는 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 장치의 메모리 셀을 도시한 도면으로, 메모리 셀의 메모리 소자의 구성을 도시한 모식도.
도 1b는 도 1a에 도시된 복수의 메모리 셀로 구성된 비휘발성 반도체 메모리 장치의 요부의 구성을 도시한 모식도.
도 2a는 도 1b에 도시된 비휘발성 반도체 메모리 장치의 요부로서, 그 데이터 기입 동작을 도시한 모식도.
도 2b는 도 1b에 도시된 비휘발성 반도체 메모리 장치의 요부로서, 그 데이터 판독 동작을 도시한 모식도.
도 3은 본 발명의 제2 실시예에 따른 비휘발성 반도체 메모리 장치의 구성을 도시한 모식도.
도 4a는 도 3에 도시된 비휘발성 반도체 메모리 장치의 요부로서, 그 메모리 셀의 구성을 도시한 모식도.
도 4b는 도 4a에 도시된 비휘발성 반도체 메모리 장치의 요부로서, 메모리 셀의 데이터 판독 동작을 도시한 모식도.
도 4c는 도 4a에 도시된 비휘발성 반도체 메모리 장치의 요부로서, 메모리셀의 데이터 기입 동작을 도시한 모식도.
도 5는 종래의 비휘발성 반도체 메모리 장치의 요부의 구성을 도시한 모식도.
<도면의 주요 부분에 대한 부호의 설명>
21 : 제1 배선
22 : 제1 고정층
23 : 제1 절연층
24 : 제1 데이터 기억층
25 : 제2 배선
26 : 메모리 셀
28 : 제1 메모리 소자
32 : 제2 고정층
33 : 제2 절연층
35 : 제3 배선
38 : 제2 메모리 소자
본 발명을 수행하는 최선의 양태은 첨부도면을 참조하여 본 발명의 실시예를 이용하여 상세히 설명하기로 한다.
그러나, 본 발명은 다양한 다른 형태로 구현될 수도 있고 여기 설명된 실시예에 한정된 것으로 해석되어서는 안되며, 이 실시예들은 여기 개시된 내용이 온전히 설명되고 당업자에게 본 발명의 범위를 충분히 전달하기 위해 제시된 것이다.
첨부도면에서는, 막의 두께와 영역을 명확하게 나타내기 위해 과장하여 도시하였다. 전 도면에 걸쳐 동일한 부재번호는 동일한 부분을 나타낸다.
또한, 층 또는 막이 다른 막 또는 기판 "상"에 있다고 언급될 때, 이것은 이러한 다른 막 또는 기판의 바로 위에 있을 수 있으며, 또는 개재막이 그 사이에 존재할 수도 있음은 이해될 것이다.
첨부도면에서, 도 1a는 본 발명의 제1 실시예에 따른 MRAM의 메모리 셀의 메모리 소자의 구성을 도시한 모식도이며, 도 1b는 도 1a에 도시된 복수의 메모리 셀이 격자형태로 배치된 비휘발성 반도체 메모리 장치의 요부의 구성을 도시한 모식도이다.
도 1a에 도시된 바와 같이, 본 발명의 제1 실시예의 비휘발성 반도체 메모리 장치의 메모리 셀에서는, 제1 방향으로 선형적으로 연장하는 제1 배선(21)이 설치된다. 제1 고정층(22)은 대략 20 nm의 두께를 갖고, 자화 방향이 고정된 강자성 박막으로 구성된다. 한편, 제1 절연막(23)은 대략 2 nm의 두께를 갖고, 터널 전류가 통과한다. 이 절연막은 제1 고정층(22)과 접속되도록 고정층(22) 상에 배치된다. 또한, 제1 데이터 기억층(24)은 제1 절연층(23)과 접속되도록 제1 절연층(23) 상에 배치된다. 이 제1 데이터 기억층(24)은 두께가 대략 20 nm인 강자성 박막으로 구성되고 그 자화 방향을 전환시킬 수 있다. 또한 본 발명의 메모리 셀에 제2 배선(25)이 배치되는데, 이것은 제1 데이터 기억층(24)과 접속되도록 제1 데이터 기억층(24) 상에 배치된다. 이 제2 배선(25)은 제1 배선(21)과 수직방향으로 선형적으로 연장한다. 또한 두께가 대략 20 nm인 강자성 박막으로 구성된 제2 고정층(32)이 메모리 셀에 설치된다. 이 제2 고정층(32)은 그 자화 방향이 고정되어 있고 제2 배선(25)과 접속되도록 제2 배선(25) 상의 소정 위치에 배치된다. 한편, 두께가 대략 2 nm인 제2 절연층(33)은 제2 고정층(32)과 접속되도록 제2 고정층(32) 상에 배치되고, 이에 의해 터널 전류가 제2 절연층(33)을 통과한다. 제2 데이터 기억층(34)은 제2 절연층(33)과 접속되도록 제2 절연층(33) 상에 배치되고 두께가 대략 20 nm인 강자성 박막으로 구성되며 그 자화 방향이 전환될 수 있다. 또한 제2 데이터 기억층(34)과 접속되도록 제2 데이터 기억층(34) 상에 배치된 제3배선(35)이 메모리 셀에 설치된다. 이 제3 배선(35)은 제1 배선(21)과 평행한 방향으로 연장한다. 또한 메모리 셀의 부분으로서, 제1 메모리 소자(28) 및 제2 메모리 소자(38)가 설치되는데, 제1 메모리 소자(28)는 제1 고정층(22), 제1 절연층(23), 및 제1 데이터 기억층(24)으로 구성되며, 제2 메모리 소자는 제2 고정층(32), 제2 절연층(33), 및 제2 데이터 기억층(34)으로 구성된다. 제1 실시예의 메모리 셀에서는, 1비트의 정보가 한 쌍의 제1 메모리 소자(28) 및 제2 메모리 소자(38)를 이용하여 메모리 셀에 기억된다.
제1 실시예의 비휘발성 반도체 메모리 장치는 매트릭스 형태로 배치된 복수의 메모리 셀로 구성된다. 즉, 도 1b에 도시된 바와 같이, 각각이 하층 비트선을 형성하는 복수의 제1 배선(21)은 제1 평면상에 배치되고 동일한 간격으로 서로 이격되어 동일 방향으로 연장되어 있다. 한편, 각각이 하층 비트선과 수직 방향으로 연장하는 워드선을 형성하는 복수의 제2 배선(25)은 제1 평면과 평행으로 배치된 제2 평면상에 위치하고 동일한 간격으로 서로 이격되어 동일 방향으로 연장되어 있다. 또한 메모리 셀에는, 각각이 상층 비트선을 형성하는 복수의 제3 배선(35)이 제2 평면과 평행하게 배치된 제3 평면상에 위치하고 동일한 간격으로 서로 이격되어 제1 배선(21)과 동일한 방향으로 연장되어 있다. 상기 구성을 구비한 메모리 셀에서, 제2 평면은 제1 평면과 제3 평면 사이에 배치된다. 제1, 제2, 및 제3 평면과 수직인 방향에서 본 메모리 셀의 평면도에서, 제1 배선(21)은 제3 배선(35) 위에 놓인다. 한편, 제1 배선(21)은 제2 배선(25)과 교차하는 방향으로 연장하여 격자구조를 형성한다.
제1 메모리 소자(28)는 이 교차점에서 제1 배선(21)과 제2 배선(25) 사이에 배치된다. 한편, 제2 메모리 소자(38)는 이 교차점에서 제2 배선(25)과 제3 배선(35) 사이에 배치된다. 평면도에서의 이러한 격자구조때문에, 제1 메모리 소자(28)가 제2 메모리 소자(38) 위에 놓인다. 한 부분의 메모리 셀은 한 부분의 제1 메모리 소자(28)와 한 부분의 제2 메모리 소자(38)로 구성된다. 제1 실시예의 비휘발성 반도체 메모리 장치에서, 이들 메모리 셀은 격자형태, 즉 매트릭스 형태로 배치된다.
또한, 제1 배선(21), 제2 배선(25), 및 제3 배선(35)의 각각의 단말부에, 메모리 셀에 정보를 기억하는 기입 회로와 메모리 셀에 기억된 정보를 검색하는 판독 회로가 접속된다.
이하, 제1 실시예의 비휘발성 반도체 메모리 장치의 동작에 대해 설명하기로 한다. 도 2a는 도 1b에 도시된 비휘발성 반도체 메모리 장치의 요부로서 그 데이터 기입 동작을 도시한 모식도이다. 도 2b는 도 1b에 도시된 비휘발성 반도체 메모리 장치의 요부로서 그 데이터 판독 동작을 도시한 모식도이다. 또한, 설명의 편의상, 워드선(25) 및 그 상하층에 각각 배치된 비트선(35, 21)은 이들 선의 위치가 서로 바뀌어 있는 것처럼 도 2a 및 2b에 도시되어 있다.
먼저, 본 발명의 메모리 장치의 기입 동작에 대해 설명하기로 한다. 도 2a에 도시된 바와 같이, 소정의 전류가 하층 비트선(즉, 제1 배선(21)) 및 상층 비트선(즉, 제3 배선(35))의 각각에서 제1 방향(36)으로 흐른다. 이때, 소정의 전류는 제2 배선(25)에서 제2 방향(37)으로 흐른다. 그 결과, 이 전류는 워드 배선(25)및 비트선(21, 35)의 각각의 주위에 자계를 생성한다.
도 2a에 도시된 바와 같이, 제1 메모리 소자(28)에서, 자계는 하층 비트선(21)을 통해 흐르는 전류에 의해 방향(51)으로 생성된다. 한편, 자계는 워드선(25)을 통해 흐르는 전류에 의해 방향(52)으로 생성된다. 결과적으로, 제1 메모리 소자(28)는 방향(51, 52)으로 생성된 상기 두 자계의 영향을 받는다. 한편, 제2 메모리 소자(38)에 대해서, 자계는 상층 전류에 의해 방향(54)으로 생성된다. 동시에, 다른 자계가 워드선(25)을 통해 흐르는 전류에 의해 방향(53)으로 생성된다. 결과적으로, 제2 메모리 소자(38)는 방향(53, 54)으로 생성된 자계의 영향을 받는다. 그 결과, 제1 메모리 소자(28)는 제2 메모리 소자가 영향받는 자계와 반대방향의 자계의 영향을 받는다. 한편, 제1 메모리 소자(28)에서 데이터 기억층(24)의 강자성층의 자화 방향은 제2 메모리 소자(38)에서 데이터 기억층(34)의 강자성층의 자화 방향과 반평행이다. 이때, 예컨대, 이 메모리 소자의 고정층 각각의 자화 방향이 제2 메모리 소자(38)의 데이터 기억층(34)의 것과 동일할 때, 제1 메모리 소자(28)의 데이터 기억층(24)의 자화 방향은, 제2 메모리 소자(38)의 데이터 기억층(34)의 자화 방향이 고정층(32)의 것과 평행인 상태에서 고정층(22)의 것과 반평행이다. 메모리 셀의 상기 상태는, 예컨대 메모리 셀 데이터 "1"로서 정의되고 기억된다.
예컨대 다른 메모리 셀 데이터 "0"을 기억하기 위하여, 메모리 셀 데이터 "1"로 정의된 상기 상태에서 워드선(25)을 통해 흐르는 전류를 흐름 방향만 반전시킬 필요가 있다. 이때, 상층 비트선 및 하층 비트선 각각을 통해 흐르는 전류는흐름방향이 변하지 않고 유지되는데, 즉 전류의 흐름방향이 메모리 셀 데이터 "1"의 경우에서와 동일하다. 그 결과, 워드선(25)을 통해 흐르는 전류에 의해 생성된 자계의 방향만이 메모리 데이터 "1"의 경우에 비해 반전된다. 제1 데이터 기억층(24) 및 제2 데이터 기억층(34)의 각각의 자화 방향의 용이축(easy axis)이 사전에 제1 방향(36)과 정렬된 경우, 제1 메모리 소자(28) 및 제2 메모리 소자(38)의 각각의 데이터 기억층의 자화 방향을 메모리 셀 데이터 "1"의 경우에 비해 반전시킬 수 있다.
예를 들면, 제2 메모리 소자(38)의 상태가 데이터 "1"(자기 저항값이 작은 경우)이고 제1 메모리 소자(28)의 상태가 데이터 "0"(자기 저항값이 큰 경우)인 경우, 이 한 쌍의 상태가 메모리 셀 데이터 "1"로 정의될 때, 워드선(25)을 통해 흐르는 전류의 흐름방향만을 반전시킴으로써 제2 메모리 소자(38) 및 제1 메모리 소자(28)의 상태를 각각 데이터 "0" 및 데이터 "1"로 변경할 수 있다. 이때, 이 한 쌍의 상태는 메모리 셀 데이터 "0"에 상당한다.
이하, 본 발명의 메모리 장치의 판독 동작에 대해 설명하기로 한다. 제1 실시예의 비휘발성 반도체 장치에서, 그 메모리 셀에 대해서, 메모리 셀의 각각이 메모리 셀의 어레이에서 소정의 판독 동작을 수행한 후에 워드선(25), 상층 비트선(35), 및 하층 비트선(21)의 각각의 소정의 하나를 선택함으로써 메모리 셀 중 임의의 하나를 선택할 수 있다. 메모리 셀 중 원하는 하나가 선택된 후, 도 2b에 도시된 바와 같이, 터널 전류들 사이의 차를 검출함으로써 기억정보를 검색할 수 있는데, 터널 전류 중 하나는 워드선(25)(즉, 제2 배선)과 상층 비트선(35)(즉,제3 배선) 사이에서 흐르고, 다른 터널 전류는 워드선(25)과 하층 비트선(21)(즉, 제1 배선) 사이에서 흐른다. 즉, 메모리 셀의 데이터 판독 동작은 제1 메모리 소자(28)와 제2 메모리 소자(38)에 기억된 상태들 사이의 차를 검출함으로써 수행된다. 즉, 이렇게 검출된 메모리 셀 데이터 "1"의 상태에서, 제1 메모리 소자(28)는 제2 메모리 소자(38)보다 저항이 크다. 한편, 이렇게 검출된 메모리 셀 데이터 "0"의 상태에서, 제1 메모리 소자(28)는 제2 메모리 소자(38)보다 저항이 더 작다.
제1 실시예에서, 정보는 종래기술의 경우에서와 같이 메모리 소자에 기억된다. 정보가 하나의 메모리 소자에 기억된 후에 이렇게 기억된 정보가 메모리 소자를 통해 흐르는 터널 전류의 절대값을 검출함으로써 검색되는 종래기술과 달리, 본 발명의 메모리 장치에서는, 정보는 한 쌍의 제1 메모리 소자(28) 및 제2 메모리 소자(38)를 이용하여 기억되고 메모리 셀에 이렇게 기억된 정보는 제1 메모리 소자(28)를 통해 흐르는 터널 전류를 제2 메모리 소자(38)를 통해 흐르는 터널 전류와 비교함으로써 검색된다. 이 때문에, 정보 판독 정확도에 있어서 메모리 장치를 현저하게 개선시킬 수 있다. 결과적으로, 본 발명의 메모리 장치는 종래의 메모리 장치에 필수적인 구성 요소인 높은 정확도의 저항값 발생 소자를 사용할 필요없이 정보 판독 동작을 높은 정확도로 수행하는 것이 가능하다. 또한, 본 발명의 제1 실시예의 비휘발성 반도체 메모리 장치와 메모리 셀의 각각은 구성이 단순하므로, 본 발명의 복수의 메모리 셀을 용이하게 집적하는 것이 가능하다.
이하, 본 발명의 제2 실시예에 대해 설명하기로 한다. 도 3은 본 발명의 제2 실시예에 따른 비휘발성 반도체 메모리 장치(MRAM)의 구성을 도시한 모식도이다. 제2 실시예의 비휘발성 반도체 메모리 장치는 제1 실시예에서 격자형태로 정렬된 일군의 메모리 셀이 도 3에 도시된 바와 같이 층간절연막(40)의 상하 양측에 배치된 것을 특징으로 한다.
도 3에 도시된 바와 같이, 제2 실시예의 비휘발성 반도체 메모리 장치는,
복수의 제1 배선(21)이 제1 평면(도시되지 않음)상에 배치되고 동일간격으로 서로 이격되어 서로 평행하게 연장하고, 격자형태로 정렬된 복수의 제1 메모리 소자(28)가 대응하는 제1 배선(21)과 접속되도록 동일간격으로 제1 배선의 각각에 배치되고, 복수의 제2 배선(25)이 대응하는 제1 메모리 소자(28)와 접속되도록 대응하는 제1 메모리 소자(28) 상에 배치되는 구성을 취한다. 상기 구성을 구비한 제2 실시예에서, 제2 배선(25)은 제1 평면(도시되지 않음)과 평행인 제2 평면(도시되지 않음) 상에 직각으로 제1 배선(21)과 교차하는 방향으로 연장하도록 배치된다. 또한, 복수의 제2 메모리 소자(38)는 제2 배선(25)에 접속되도록 제2 배선(25) 상에 배치되고 격자형태로 배치된다. 또한 제1 평면에 평행인 제3 평면(도시되지 않음) 상에 배치된 복수의 제3 배선(35)이 제2 메모리 소자(38)와 접속되도록 제2 메모리 소자(38) 상에 배치되어, 제3 배선(35)이 제3 평면상에 제1 배선(21)과 평행하게 연장한다. 또한 제3 배선(35)을 커버하도록 제3 배선(35) 상에 층간절연막(40)이 배치된다.
또한, 층간절연막(40) 위에 동일간격으로 서로 이격되어 층간절연막(40)과 평행하게 동일방향으로 연장한 복수의 제4 배선(41)이 배치된다. 제4 배선(41)과 접속되도록 제4 배선(41) 상에 격자형태로 배치된 복수의 제3 메모리 소자(48)가배치된다. 또한 이 제3 메모리 소자(48) 상에 제3 메모리 소자(48)와 접속되도록 복수의 제5 배선(45)이 배치된다. 상기 구성에서, 제5 배선(45)이 층간절연막(40)의 표면에 평행인 제5 평면(도시되지 않음) 상에 직각으로 제4 배선(41)과 교차하는 방향으로 연장하는 방식으로 제5 배선(45)이 설치된다. 또한 제5 배선(45)과 접속되도록 제5 배선(45) 상에 격자형태로 배치된 복수의 제4 메모리 소자(58)가 배치된다. 또한 제4 메모리 소자(58) 상에 제4 배선(41)과 평행하게 층간절연막(40)의 표면과 평행인 제6 평면(도시되지 않음) 상에 연장한 복수의 제6 배선(55)이 배치된다.
제2 실시예의 비휘발성 반도체 메모리 장치는 상기와 같은 구성을 취한다. 이 구성 때문에, 이 제2 실시예는 비휘발성 반도체 메모리 장치의 제1 실시예의 것과 비교하여 단위면적당 메모리 셀의 패킹밀도를 두배로 할 수 있다. 동일한 방식으로, 본 발명의 비휘발성 반도체 메모리 장치는 층간절연막(40)의 상하측 각각에 세그룹 이상의 메모리 셀을 배치하는 것이 가능한데, 이 메모리 셀은 각 그룹에서 격자형태로 배치된다.
또한, 상기 실시예에서, 도면(예컨대, 도 3)에서 위에서 보면 제2 배선(25)이 제1 배선(21)과 직각으로 교차하지만, 반드시 제2 배선(25)이 제1 배선과 직각으로 교차할 필요는 없다. 즉, 제2 배선(25)은 직각이 아닌 임의의 각도로 제1 배선(21)과 교차할 수 있다.
또한, 상기 실시예에서, 제2 평면이 제1 평면과 제3 평면 사이에 위치하지만, 이들 평면 사이의 위치관계는 이 실시예에서 설명된 것으로만 한정되는 것은아니다. 즉, 예를 들면, 제1 메모리 소자(28)에서 고정층(22)과 데이터 기억층(24) 사이의 관계와 제2 메모리 소자(38)에서 고정층(32)과 데이터 기억층(34) 사이의 관계가 자화 방향에 있어 서로 상이하게 할 필요가 있으면, 제1 배선(21)과 제3 배선(35)을 동일 평면에 배치하는 것도 가능하다.
본 발명은 그 사상이나 본질적인 특징에서 벗어남없이 다른 특정형태로 실시될 수도 있다. 따라서, 상기 실시예들은 예시적인 것이지 한정적인 것으로 고려되어서는 안되며, 본 발명의 범위는 상술한 설명이 아닌 첨부된 청구범위에 의해 나타나므로, 청구범위와 동등한 의미 및 범위내의 모든 변경은 청구범위에 포함되는 것으로 한다.
명세서, 청구범위, 도면, 및 요약서를 포함한 일본특개 2000-199590 호 공보(2000년 6월 30일 출원)가 참조로 여기 병합된다.
상술한 바와 같이, 본 발명에 따르면, 자기 저항 소자에 의해 구성된 비휘발성 반도체 메모리 장치에 있어서, 종래보다 작은 전류변화에 대해서도 전류검출 정확도를 높일 수 있고, 종래에는 필수불가결하였던 저항값 발생 소자가 불필요하다. 또한, 본 발명에 따른 비휘발성 반도체 메모리 장치의 메모리 셀은, 구성이 단순하여 용이하게 집적할 수 있다. 또한, 본 발명의 비휘발성 반도체 메모리 장치에서의 메모리 셀은 2개의 메모리 소자를 갖는 구성이지만, 이 두개의 메모리 소자는 상하로 집적하여 형성되므로, 메모리 셀의 면적의 증대가 전혀 없고, 종래와 동일한 높은 메모리밀도로 보다 안정한 메모리동작을 실현할 수 있다.

Claims (9)

  1. 비휘발성 반도체 메모리 장치에 있어서,
    제1 방향으로 연장하는 제1 배선;
    상기 제1 배선과 접속되도록 배치된 제1 메모리 소자;
    상기 제1 방향과 상이한 제2 방향으로 연장하며 상기 제1 메모리 소자와 접속된 제2 배선;
    상기 제2 배선과 접속되도록 배치된 제2 메모리 소자; 및
    상기 제1 방향으로 연장하며 상기 제2 메모리 소자와 접속된 제3 배선을 포함하며,
    상기 제1 메모리 소자는 절연막, 및 상기 절연막의 양측에 인접하여 배치되고 상기 제1 배선 및 상기 제2 배선에 접속된 2개 또는 그 이상의 강자성 박막으로 구성되고,
    상기 제2 메모리 소자는 절연막, 및 상기 절연막의 양측에 인접하여 배치되고 상기 제2 배선 및 상기 제3 배선에 접속된 2개 또는 그 이상의 강자성 박막으로 구성되고,
    상기 2개 또는 그 이상의 상기 강자성 박막 사이의 자화 방향의 차는 정보로서 기억되고, 상기 정보는 터널 전류가 상기 메모리 소자를 통해 흐를 때 상기 메모리 소자의 전기 저항값의 변화, 즉 상기 2개 또는 그 이상의 상기 강자성 박막의 상기 자화 방향의 상기 차로 생긴 자기 저항 효과에 기인한 상기 메모리 소자의 전기 저항값의 변화를 이용하여 검색되고,
    상기 제1 메모리 소자는 항상 상기 제2 메모리 소자와 쌍을 이루어 상기 제2 메모리 소자에 기억된 것과 반대되는 정보를 기억하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 제1, 상기 제2, 및 상기 제3 배선과 상기 제1 및 상기 제2 메모리 소자가 각각 복수개 설치되고,
    상기 제1 및 상기 제2 메모리 소자 모두에 상기 정보를 기억시키기 위하여 상기 제1, 상기 제2, 및 상기 제3 배선과 접속된 기입 회로, 및
    상기 제1 및 상기 제2 메모리 소자에 기억된 상기 정보를 검색하기 위하여 상기 제1, 상기 제2, 및 상기 제3 배선과 접속된 판독 회로를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 제1 방향은 상기 제2 방향과 직교하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  4. 제2항에 있어서,
    상기 제1 배선은 제1 평면상에 서로 평행하게 배치되고,
    상기 제2 배선은 제2 평면상에 서로 평행하게 배치되며, 상기 제2 평면은 상기 제1 평면 위에 상기 제1 평면과 평행하게 배치되고,
    상기 제3 배선은 제3 평면상에 서로 평행하게 배치되며, 상기 제3 평면은 상기 제2 평면 위에 상기 제1 평면과 평행하게 배치되고,
    상기 제1 메모리 소자는 제4 평면상에 배치되며, 상기 제4 평면은 상기 제1 평면과 제2 평면 사이에 상기 제1 평면과 평행하게 배치되고,
    상기 제2 메모리 소자는 제5 평면상에 배치되며, 상기 제5 평면은 상기 제2 평면과 상기 제3 평면 사이에 상기 제1 평면과 평행하게 배치되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  5. 제2항에 있어서,
    상기 기입 회로 및 상기 판독 회로 각각은 반도체 집적 회로로 구성되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  6. 제1항에 있어서,
    각 그룹이 상기 제1, 상기 제2, 및 상기 제3 배선과, 상기 제1 및 상기 제2 메모리 소자로 구성된 복수의 그룹은 상기 절연막을 통해 배치되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  7. 제1 방향으로 연장하는 제1 배선, 상기 제1 배선과 접속되도록 배치된 제1메모리 소자, 상기 제1 방향과 상이한 제2 방향으로 연장하며 상기 제1 메모리 소자와 접속된 제2 배선, 상기 제2 배선과 접속되도록 배치된 제2 메모리 소자, 및 상기 제1 방향으로 연장하며 상기 제2 메모리 소자와 접속된 제3 배선을 포함하고,
    상기 제1 메모리 소자는 절연막, 및 상기 절연막의 양측에 인접하여 배치되고 상기 제1 배선 및 상기 제2 배선에 접속되고 상기 제1 배선 및 상기 제2 배선에 접속된 2개 또는 그 이상의 강자성 박막으로 구성되고,
    상기 제2 메모리 소자는 절연막, 및 상기 절연막의 양측에 인접하여 배치되고 상기 제2 배선 및 상기 제3 배선에 접속된 2개 또는 그 이상의 강자성 박막으로 구성되고,
    상기 2개 또는 그 이상의 상기 강자성 박막 사이의 자화 방향의 차는 정보로서 기억되고, 상기 정보는 터널 전류가 상기 메모리 소자를 통해 흐를 때 상기 메모리 소자의 전기 저항값의 변화, 즉 상기 2개 또는 그 이상의 상기 강자성 박막의 상기 자화 방향 사이의 상기 차로 생긴 자기 저항 효과에 기인한 상기 메모리 소자의 전기 저항값의 변화를 이용하여 검색되고,
    상기 제1 메모리 소자는 항상 상기 제2 메모리 소자와 쌍을 이루어 상기 제2 메모리 소자에 기억된 것과 반대되는 정보를 기억하도록 구성된
    비휘발성 반도체 메모리 장치에서 정보를 기록하는 방법에 있어서,
    상기 비휘발성 반도체 메모리 장치에서 정보 기입 동작을 수행하기 위하여 상기 제1 메모리 소자의 1개 또는 그 이상의 상기 강자성 박막을 상기 1개 또는 그 이상의 상기 강자성 박막과는 다른 나머지 강자성 박막의 자화 방향과 평행한 방향또는 반(反)평행 방향으로 자화시키는 단계; 및
    상기 비휘발성 반도체 메모리 장치에서 상기 정보의 상기 기입 동작을 수행하기 위하여 상기 제2 메모리 소자의 1개 또는 그 이상의 상기 강자성 박막을 상기 1개 또는 그 이상의 상기 강자성 박막과는 다른 나머지 강자성 박막의 자화 방향에 평행한 방향 또는 반평행 방향으로 자화시키는 단계를 포함하며,
    상기 기입 동작의 수행을 위하여, 상기 제2 메모리 소자의 상기 1개 또는 그 이상의 상기 강자성 박막이 상기 제2 메모리 소자의 나머지 강자성 박막의 자화 방향과 반평행인 방향으로 자화되는 상태에서 상기 제1 메모리 소자의 상기 1개 또는 그 이상의 상기 강자성 박막이 상기 제1 메모리 소자의 나머지 강자성 박막의 자화 방향과 평행한 방향으로 자화될 때 확정되는 제1 상태와, 상기 제2 메모리 소자의 상기 1개 또는 그 이상의 상기 강자성 박막이 상기 제2 메모리 소자의 나머지 강자성 박막의 자화 방향과 평행한 방향으로 자화되는 상태에서 상기 제1 메모리 소자의 상기 1개 또는 그 이상의 상기 강자성 박막이 상기 제1 메모리 소자의 나머지 강자성 박막의 자화 방향과 반평행한 방향으로 자화될 때 확정되는 제2 상태 중 어느 한 상태가 선택되고,
    상기 비휘발성 반도체 메모리 장치의 정보 판독 동작은,
    상기 터널 전류가 상기 제1 메모리 소자를 통해 흐를 때 상기 제1 메모리 소자의 제1 전기 저항값을 결정하는 단계, 상기 터널 전류가 상기 제2 메모리 소자를 통해 흐를 때 상기 제2 메모리 소자의 제2 전기 저항값을 결정하는 단계, 및 상기 메모리 장치가 현재 상기 제1 및 상기 제2 상태 중 어느 상태에 있는지를 결정하기위하여 상기 제1 전기 저항값과 상기 제2 전기 저항값 사이의 전기 저항값의 차를 검출하는 단계를 통해 수행되는 것을 특징으로 하는 정보 기록 방법.
  8. 제7항에 있어서,
    상기 제1 메모리 소자의 상기 1개 또는 그 이상의 상기 강자성 박막을 자화시키는 상기 단계는 자계를 이용하여 수행되며, 상기 자계는 상기 제1 배선 및 상기 제2 배선 중 적어도 하나를 통해 흐르는 전류에 의해 발생되는 것을 특징으로 하는 정보 기록 방법.
  9. 제7항에 있어서,
    상기 제2 메모리 소자의 상기 1개 또는 그 이상의 상기 강자성 박막을 자화시키는 상기 단계는 자계를 이용하여 수행되며, 상기 자계는 상기 제2 배선 및 상기 제3 배선 중 적어도 하나를 통해 흐르는 전류에 의해 발생되는 것을 특징으로 하는 정보 기록 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100537116B1 (ko) * 2001-11-30 2005-12-16 가부시끼가이샤 도시바 자기 랜덤 액세스 메모리

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6545891B1 (en) * 2000-08-14 2003-04-08 Matrix Semiconductor, Inc. Modular memory device
US6927430B2 (en) * 2001-06-28 2005-08-09 Sharp Laboratories Of America, Inc. Shared bit line cross-point memory array incorporating P/N junctions
JP3866567B2 (ja) * 2001-12-13 2007-01-10 株式会社東芝 半導体記憶装置及びその製造方法
US6778421B2 (en) * 2002-03-14 2004-08-17 Hewlett-Packard Development Company, Lp. Memory device array having a pair of magnetic bits sharing a common conductor line
JP2003283000A (ja) 2002-03-27 2003-10-03 Toshiba Corp 磁気抵抗効果素子およびこれを有する磁気メモリ
US6850429B2 (en) * 2002-08-02 2005-02-01 Unity Semiconductor Corporation Cross point memory array with memory plugs exhibiting a characteristic hysteresis
US6831854B2 (en) 2002-08-02 2004-12-14 Unity Semiconductor Corporation Cross point memory array using distinct voltages
US7079442B2 (en) 2002-08-02 2006-07-18 Unity Semiconductor Corporation Layout of driver sets in a cross point memory array
US7009909B2 (en) 2002-08-02 2006-03-07 Unity Semiconductor Corporation Line drivers that use minimal metal layers
US6906939B2 (en) 2002-08-02 2005-06-14 Unity Semiconductor Corporation Re-writable memory with multiple memory layers
US6970375B2 (en) * 2002-08-02 2005-11-29 Unity Semiconductor Corporation Providing a reference voltage to a cross point memory array
US6753561B1 (en) 2002-08-02 2004-06-22 Unity Semiconductor Corporation Cross point memory array using multiple thin films
US6917539B2 (en) * 2002-08-02 2005-07-12 Unity Semiconductor Corporation High-density NVRAM
US6836421B2 (en) 2002-08-02 2004-12-28 Unity Semiconductor Corporation Line drivers that fit within a specified line pitch
US6850455B2 (en) * 2002-08-02 2005-02-01 Unity Semiconductor Corporation Multiplexor having a reference voltage on unselected lines
US6834008B2 (en) * 2002-08-02 2004-12-21 Unity Semiconductor Corporation Cross point memory array using multiple modes of operation
US6798685B2 (en) * 2002-08-02 2004-09-28 Unity Semiconductor Corporation Multi-output multiplexor
JP4063035B2 (ja) 2002-10-08 2008-03-19 ソニー株式会社 強磁性トンネル接合素子を用いた磁気記憶装置
US6914808B2 (en) 2002-12-27 2005-07-05 Kabushiki Kaisha Toshiba Magnetoresistive random access memory device
US7009278B2 (en) * 2003-11-24 2006-03-07 Sharp Laboratories Of America, Inc. 3d rram
US7719876B2 (en) 2008-07-31 2010-05-18 Unity Semiconductor Corporation Preservation circuit and methods to maintain values representing data in one or more layers of memory
US9564579B2 (en) * 2011-05-27 2017-02-07 University Of North Texas Graphene magnetic tunnel junction spin filters and methods of making
FI126508B (en) * 2015-05-15 2017-01-13 Murata Manufacturing Co Method for manufacturing a multilevel micromechanical structure
US9607691B1 (en) 2016-02-17 2017-03-28 Micron Technology, Inc. Memory cell architecture for multilevel cell programming
JP2019057544A (ja) * 2017-09-19 2019-04-11 東芝メモリ株式会社 記憶素子
US11929105B2 (en) * 2020-12-29 2024-03-12 Changxin Memory Technologies, Inc. Method of fabricating a semiconductor device

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5390061A (en) * 1990-06-08 1995-02-14 Hitachi, Ltd. Multilayer magnetoresistance effect-type magnetic head
US6055179A (en) * 1998-05-19 2000-04-25 Canon Kk Memory device utilizing giant magnetoresistance effect
GB2343308B (en) * 1998-10-30 2000-10-11 Nikolai Franz Gregor Schwabe Magnetic storage device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100537116B1 (ko) * 2001-11-30 2005-12-16 가부시끼가이샤 도시바 자기 랜덤 액세스 메모리
US7151691B2 (en) 2001-11-30 2006-12-19 Kabushiki Kaisha Toshiba Magnetic random access memory
US7405962B2 (en) 2001-11-30 2008-07-29 Kabushiki Kaisha Toshiba Magnetic random access memory

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