JP2014229758A - 半導体装置およびその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 123
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 30
- 230000008859 change Effects 0.000 claims abstract description 163
- 239000000758 substrate Substances 0.000 claims abstract description 76
- 238000000034 method Methods 0.000 claims description 99
- 230000004888 barrier function Effects 0.000 claims description 46
- 230000005415 magnetization Effects 0.000 claims description 45
- 230000002093 peripheral effect Effects 0.000 claims description 19
- 238000002347 injection Methods 0.000 claims description 9
- 239000007924 injection Substances 0.000 claims description 9
- 238000003860 storage Methods 0.000 claims description 7
- 239000010410 layer Substances 0.000 description 291
- 239000000463 material Substances 0.000 description 75
- 230000008569 process Effects 0.000 description 72
- 238000010586 diagram Methods 0.000 description 27
- 229910003321 CoFe Inorganic materials 0.000 description 13
- 229910019236 CoFeB Inorganic materials 0.000 description 13
- 239000011229 interlayer Substances 0.000 description 13
- 230000004048 modification Effects 0.000 description 11
- 238000012986 modification Methods 0.000 description 11
- 230000001681 protective effect Effects 0.000 description 11
- 239000002356 single layer Substances 0.000 description 11
- 239000010949 copper Substances 0.000 description 10
- 238000009792 diffusion process Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 9
- 230000005291 magnetic effect Effects 0.000 description 9
- 238000001020 plasma etching Methods 0.000 description 9
- 150000002500 ions Chemical class 0.000 description 8
- 239000007772 electrode material Substances 0.000 description 7
- 238000005530 etching Methods 0.000 description 7
- 238000002955 isolation Methods 0.000 description 7
- 238000000992 sputter etching Methods 0.000 description 7
- 239000010936 titanium Substances 0.000 description 7
- 230000005290 antiferromagnetic effect Effects 0.000 description 6
- 239000002885 antiferromagnetic material Substances 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- 230000010354 integration Effects 0.000 description 6
- 229910052721 tungsten Inorganic materials 0.000 description 6
- 229910001030 Iron–nickel alloy Inorganic materials 0.000 description 5
- 229910019041 PtMn Inorganic materials 0.000 description 5
- 229910052719 titanium Inorganic materials 0.000 description 5
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 229910052718 tin Inorganic materials 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000002950 deficient Effects 0.000 description 3
- 230000005293 ferrimagnetic effect Effects 0.000 description 3
- 238000005304 joining Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- 239000000696 magnetic material Substances 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229910052707 ruthenium Inorganic materials 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- 229910001936 tantalum oxide Inorganic materials 0.000 description 2
- 229910052723 transition metal Inorganic materials 0.000 description 2
- 150000003624 transition metals Chemical class 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 229910019222 CoCrPt Inorganic materials 0.000 description 1
- 229910018979 CoPt Inorganic materials 0.000 description 1
- 229910002531 CuTe Inorganic materials 0.000 description 1
- 229910005335 FePt Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000618 GeSbTe Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- -1 ZnGeTe Inorganic materials 0.000 description 1
- 229910007709 ZnTe Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 150000004770 chalcogenides Chemical class 0.000 description 1
- 229910000428 cobalt oxide Inorganic materials 0.000 description 1
- IVMYJDGYRUAWML-UHFFFAOYSA-N cobalt(ii) oxide Chemical compound [Co]=O IVMYJDGYRUAWML-UHFFFAOYSA-N 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000005294 ferromagnetic effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910001938 gadolinium oxide Inorganic materials 0.000 description 1
- 229940075613 gadolinium oxide Drugs 0.000 description 1
- CMIHHWBVHJVIGI-UHFFFAOYSA-N gadolinium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[Gd+3].[Gd+3] CMIHHWBVHJVIGI-UHFFFAOYSA-N 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 1
- 229910000480 nickel oxide Inorganic materials 0.000 description 1
- 229910000484 niobium oxide Inorganic materials 0.000 description 1
- URLJKFSTXLNXLG-UHFFFAOYSA-N niobium(5+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Nb+5].[Nb+5] URLJKFSTXLNXLG-UHFFFAOYSA-N 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- GNRSAWUEBMWBQH-UHFFFAOYSA-N oxonickel Chemical compound [Ni]=O GNRSAWUEBMWBQH-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910052761 rare earth metal Inorganic materials 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052711 selenium Inorganic materials 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052717 sulfur Inorganic materials 0.000 description 1
- 229910052714 tellurium Inorganic materials 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
- H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
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- H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/01—Manufacture or treatment
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/80—Constructional details
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/80—Constructional details
- H10N50/85—Magnetic active materials
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- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
- H10N70/245—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies the species being metal cations, e.g. programmable metallization cells
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/841—Electrodes
- H10N70/8416—Electrodes adapted for supplying ionic species
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/883—Oxides or nitrides
- H10N70/8833—Binary metal oxides, e.g. TaOx
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Abstract
【課題】抵抗変化素子の特性を向上させることが可能な半導体装置およびその製造方法を提供する。
【解決手段】第1基板の表面側に選択トランジスタを有する第1部材と、抵抗変化素子および前記抵抗変化素子に接する接続層を有し、前記接続層が前記第1部材の裏面に接合されている第2部材とを備えた半導体装置。
【選択図】図6
【解決手段】第1基板の表面側に選択トランジスタを有する第1部材と、抵抗変化素子および前記抵抗変化素子に接する接続層を有し、前記接続層が前記第1部材の裏面に接合されている第2部材とを備えた半導体装置。
【選択図】図6
Description
本開示は、抵抗変化素子および選択トランジスタを有する半導体装置およびその製造方法に関する。
電源を切っても情報が消えない不揮発性のメモリとして、MRAM(Magnetoresistive Random Access Memory )(磁気抵抗メモリ)、あるいはReRAM(Resistive Random Access Memory)(抵抗変化型メモリ)などが知られている。また、二つの電極の間に、イオン源層と抵抗変化層とを積層した記憶層を有し、抵抗変化層の電気特性の変化(抵抗変化)を利用して情報の書込みを行う記憶素子も提案されている。これらの記憶素子はいずれも、抵抗状態の変化により情報を記憶するものであり、本明細書では「抵抗変化素子」と総称する。
抵抗変化素子は、シリコン(Si)基板に選択トランジスタおよび多層配線を形成したのち、更にその上層に形成されることが通常である。しかしながら、近年では、抵抗変化素子を基板の裏面側に配置することが試みられている。例えば特許文献1には、基板の表面側にトランジスタを形成し、同一基板の裏面側に抵抗変化素子を配置した構成が記載されている。
このように抵抗変化素子を基板の裏面側に配置する場合にも、抵抗変化素子の特性を高めることが望まれていた。
本開示はかかる問題点に鑑みてなされたもので、その目的は、抵抗変化素子の特性を向上させることが可能な半導体装置およびその製造方法を提供することにある。
本開示による半導体装置は、第1基板の表面側に選択トランジスタを有する第1部材と、抵抗変化素子および抵抗変化素子に接する接続層を有し、接続層が第1部材の裏面に接合されている第2部材とを備えたものである。
本開示の半導体装置では、抵抗変化素子および接続層は、選択トランジスタを有する第1部材とは別の第2部材に設けられているので、抵抗変化素子が、下層構造物に起因する段差がなく平滑性の高い面に形成されており、抵抗変化素子の特性が向上する。
本開示による半導体装置の製造方法は、以下の(A),(B)の工程を含むものである。
(A)抵抗変化素子および抵抗変化素子に接する接続層を有する第2部材を形成する工程
(B)第1基板の表面側に選択トランジスタを有する第1部材の裏面に、接続層を接合する工程
(A)抵抗変化素子および抵抗変化素子に接する接続層を有する第2部材を形成する工程
(B)第1基板の表面側に選択トランジスタを有する第1部材の裏面に、接続層を接合する工程
本開示の半導体装置、または本開示の半導体装置の製造方法によれば、抵抗変化素子および接続層を、選択トランジスタを有する第1部材とは別の第2部材に設け、接続層を第1部材の裏面に接合するようにしたので、抵抗変化素子の特性を向上させることが可能となる。
以下、本開示の実施の形態について図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
1.第1の実施の形態(半導体装置:面内磁化型STT−MTJの例)
2.第2の実施の形態(半導体装置:面内磁化型STT−MTJの例で、トンネルバリア層を加工せず、共通積層部をビット線として用いる例)
3.第3の実施の形態(半導体装置:面内磁化型STT−MTJの例で、共通積層部とは別にビット線を設ける例)
4.第4の実施の形態(半導体装置:記憶素子部と論理素子部とを積層する例)
5.第5の実施の形態(半導体装置:垂直磁化型STT−MTJの例)
6.第6の実施の形態(半導体装置:垂直磁化型STT−MTJの例で、個別積層部の側面にサイドウォールを形成し、共通積層部とは別にビット線を設ける例)
7.第7の実施の形態(半導体装置:ReRAMの例)
8.第8の実施の形態(半導体装置:イオン源層および抵抗変化層を積層した記憶層を有する例)
8.変形例1(半導体装置:抵抗変化素子を第1部材にも設けることにより集積度を増す例)
9.変形例2(半導体装置:一つの基板の表裏に記憶素子部と論理素子部とを配置する例)
1.第1の実施の形態(半導体装置:面内磁化型STT−MTJの例)
2.第2の実施の形態(半導体装置:面内磁化型STT−MTJの例で、トンネルバリア層を加工せず、共通積層部をビット線として用いる例)
3.第3の実施の形態(半導体装置:面内磁化型STT−MTJの例で、共通積層部とは別にビット線を設ける例)
4.第4の実施の形態(半導体装置:記憶素子部と論理素子部とを積層する例)
5.第5の実施の形態(半導体装置:垂直磁化型STT−MTJの例)
6.第6の実施の形態(半導体装置:垂直磁化型STT−MTJの例で、個別積層部の側面にサイドウォールを形成し、共通積層部とは別にビット線を設ける例)
7.第7の実施の形態(半導体装置:ReRAMの例)
8.第8の実施の形態(半導体装置:イオン源層および抵抗変化層を積層した記憶層を有する例)
8.変形例1(半導体装置:抵抗変化素子を第1部材にも設けることにより集積度を増す例)
9.変形例2(半導体装置:一つの基板の表裏に記憶素子部と論理素子部とを配置する例)
(第1の実施の形態)
図1および図2は、本開示の第1の実施の形態に係る半導体装置の構成を表したものである。この半導体装置1は、図1に示したメモリセル10を、図2に示したように複数マトリクス状に配置してメモリセルアレイ(記憶装置)を構成したものである。
図1および図2は、本開示の第1の実施の形態に係る半導体装置の構成を表したものである。この半導体装置1は、図1に示したメモリセル10を、図2に示したように複数マトリクス状に配置してメモリセルアレイ(記憶装置)を構成したものである。
メモリセル10は、図1に示したように、一つの抵抗変化素子20と、一つの選択トランジスタ30とを有している。
抵抗変化素子20は、例えば、記録層21と、トンネルバリア層22と、参照層23とを含むスピン注入磁化反転型記憶素子(STT−MTJ;Spin Transfer Torque-Magnetic Tunnel Junctions)であることが好ましい。
面内磁化型の代表的な構造例では、参照層23は、PtMn,IrMn等からなる反強磁性体と、CoFe,CoFeB等の単層またはCoFe/Ru/CoFeB等の積層フェリ構造とからなる積層構造を有している。トンネルバリア層22は、例えば、AlO,MgO等の酸化膜により構成されている。記録層21は、例えば、CoFe,CoFeB,NiFe等の単層、またはRu,MgO等をCoFe,CoFeB,NiFe等で挟んだ積層構造により構成されている。
図3ないし図5は、抵抗変化素子20をSTT−MTJにより構成することが好ましい理由を説明するためのものである。MTJ素子は、選択されたビット線BLとワード線WLとの間に電流を流して磁界を発生させる電流磁界書込み型(MRAM)と、電流によるスピン注入磁化反転を利用して情報の書き込みを行うスピン注入磁化反転型(STT−MTJ)とがある。電流磁界書込み型では、図3に示したように、MTJ素子の微細化に伴って磁化反転のための電流が増加し、消費電力が大きくなる。また、図4に示したように、書込みワード線WWLを有するので、セル面積が大きくなる。更に、書込み時に発生する磁界により、隣接するMTJ素子が誤書込みされる確率が高い。
一方、スピン注入磁化反転型では、図3に示したように、MTJ素子の微細化につれて磁化反転に必要な電流が小さくなり、低消費電力化が図れる。また、図5に示したように、書込みワード線WWLは不要であり、セル面積が小さくなる。よって、高集積化や微細化に対応可能となる。
また、図1に示したように、記録層21は選択トランジスタ30のドレインに接続され、参照層23はビット線BLに接続されていることが好ましい。この理由は後述する。
図1に示した選択トランジスタ30は、例えばN型のMOSトランジスタであり、ドレインが抵抗変化素子20の記録層21に接続され、ゲートがワード線WLに接続され、ソースがソース線SLに接続されている。また、ビット線BLの延長方向に隣接する二つの選択トランジスタ30のソースが、同一のソース線SLに接続されている。ビット線BLおよびソース線SLは、バイポーラ書込みパルス/読出しバイアスジェネレータ11に接続されている。ビット線BLはセンスアンプ12の一方の端子に接続されている。センスアンプ12の他方の端子には電圧基準回路13に接続されている。
半導体装置1は、図2に示したように、マトリクス状に配置された複数のメモリセル10と、行方向(横方向)に延伸する複数のワード線WLと、列方向(縦方向)に延伸する複数のビット線BLおよび複数のソース線SLとを有している。各メモリセル10は、ワード線WL、ビット線BL、およびソース線SLに接続されている。
図6は、このような半導体装置1の断面構成を表したものである。以下の説明において、Zは積層方向を表し、XY平面は積層方向に直交する平面を表す。
半導体装置1は、XY平面の面内方向では、記憶素子部1Aと、論理素子部1Bとに分けられている。記憶素子部1Aと、論理素子部1Bとは、例えばSTI(Shallow Trench Isolation)構造の素子分離層1Cにより分離されている。
記憶素子部1Aには、図1および図2に示した抵抗変化素子20および選択トランジスタ30を含むメモリセル10が配置されている。ビット線BLの延長方向に隣接しているが同一のソース線SLに接続されていない二つのメモリセル10は、例えばSTI構造の素子分離層1Dにより分離されている。
論理素子部1Bには、周辺回路のトランジスタ40と、多層配線50とが設けられている。
一方、半導体装置1は、積層方向Zで見ると、第1部材60と、第2部材70とを、接合面81で接合した構成を有している。第1部材60は、第1基板61を有し、第1基板61の表面61A側に選択トランジスタ30および周辺回路のトランジスタ40が設けられている。第2部材70は、抵抗変化素子20と、この抵抗変化素子20に接する接続層71とを有し、接続層71が第1部材60の裏面60Bに接合されている。これによりこの半導体装置1では、抵抗変化素子20の特性を向上させることが可能となっている。
すなわち、抵抗変化素子20が、選択トランジスタ30を有する第1部材60とは別の第2部材70に設けられていることにより、抵抗変化素子20を、下層構造物に起因する段差がなく平滑性の高い面に形成することが可能となり、抵抗変化素子20の特性向上が可能となる。
第1部材60は、例えば、第1基板61と、選択トランジスタ30と、周辺回路のトランジスタ40と、層間絶縁膜62と、表面コンタクト電極63と、ソース線SLと、多層配線50と、裏面コンタクト電極64とを有している。
第1基板61は、例えば、絶縁膜(図示せず)上に半導体領域(図示せず)が設けられたものである。絶縁膜は、例えば、窒化シリコン(SiN)膜、酸化シリコン(SiO2)膜、炭化酸化シリコン(SiOC)膜、窒化炭化酸化シリコン(SiOCN)膜、もしくはこれらの複合膜により構成されている。また、この絶縁膜は、有機絶縁膜等の通常の半導体装置の層間絶縁膜として用いられる材料の絶縁膜により構成されていてもよい。半導体領域は、例えばシリコン(Si)層により構成されている。なお、上述したSTIによる素子分離層1C,1Dは、この半導体領域に設けられた素子分離溝に酸化シリコン膜を埋め込んだものである。
選択トランジスタ30は、第1基板61の表面61Aに、ゲート絶縁膜(図示せず)を介してゲート電極31を有している。ゲート電極31の両側の第1基板61の半導体領域中に、ソース・ドレイン領域となる拡散層(図示せず)が設けられている。この二つの拡散層の間の半導体領域が選択トランジスタ30のチャネル領域となる。
また、拡散層の表面には、低抵抗部32A,32Bが設けられている。一方の低抵抗部32Aは、ビット線BLの延長方向に隣接する二つの選択トランジスタ30により共有されると共に、表面コンタクト電極63を介してソース線SLに接続されている。他方の低抵抗部32Bは、各選択トランジスタ30に別々に設けられている。低抵抗部32Bは、第1基板61を貫通する裏面コンタクト電極64を介して、接続層71および抵抗変化素子20に接続されている。このように抵抗変化素子20と選択トランジスタ30とを浅い裏面コンタクト電極64で接続することにより、接続抵抗の低減、MOSFET性能の向上、裏面コンタクト電極64の歩留まり向上などが可能となる。
ゲート絶縁膜、ゲート電極31および低抵抗部32A,32B等の材料は、通常の半導体装置のゲート絶縁膜、ゲート電極および低抵抗部の材料と同様である。
周辺回路のトランジスタ40は、第1部材60において、第1基板61の表面61A側に設けられている。具体的には、周辺回路のトランジスタ40は、第1基板61の表面61Aに、ゲート絶縁膜(図示せず)を介してゲート電極41を有している。ゲート電極41の両側の第1基板61の半導体領域中に、ソース・ドレイン領域となる拡散層(図示せず)が設けられている。二つの拡散層の間の半導体領域がトランジスタ40のチャネル領域となる。
また、拡散層の表面には、低抵抗部42A,42Bが設けられている。低抵抗部42A,42Bには、多層配線50が接続されている。多層配線50は、コンタクト電極および配線を複数層(図6では例えば3層)積層したものである。
ゲート絶縁膜、ゲート電極41および低抵抗部42A,42B等の材料は、通常の半導体装置のゲート絶縁膜、ゲート電極および低抵抗部の材料と同様である。
層間絶縁膜62は、例えば、数百nmの厚さまたはそれよりも厚い厚さを有し、その表面は平坦化されている。層間絶縁膜62上には、支持基板(図示せず)が設けられていてもよい。
第2部材70は、抵抗変化素子20と、接続層71と、ビット線BL(または電源線)とを有している。抵抗変化素子20,接続層71およびビット線BLは、基板または保護膜(層間絶縁膜)72内に埋め込まれている。
抵抗変化素子20は、図6に拡大して表したように、キャップ層24と、記録層21と、トンネルバリア層22と、参照層23と、反強磁性層25と、バッファ層26とを、接続層71に近いほうからこの順に含むスピン注入磁化反転型記憶素子である。換言すれば、抵抗変化素子20は、積層方向Zの下から上に向かって参照層23,トンネルバリア層22および記録層21をこの順に有するボトムピン(Bottom Pin)構造を有し、かつ記録層21が選択トランジスタ30のドレインに接続されている。
このことについて、図7ないし図9を参照して説明する。MTJは、熱履歴による磁性体へのダメージを最小限にするために、低温で形成される。TMR等の特性を重視すると、製造工程全体のプロセス温度を下げることが望ましいが、トランジスタ30,40や配線の信頼性が低下するおそれがある。また、不揮発性ロジックや磁気メモリにおいて、センスアンプ12や駆動用のトランジスタ40等を有する周辺回路は4層以上の多層配線構造となる。従って、図7に示したように、耐熱性および信頼性の観点から、MTJよりなる抵抗変化素子20は多層配線50の上部に形成されることが多い。この場合、配線抵抗や寄生容量が増加し、高速動作が難しくなるおそれがある。
また、多層配線50の上部は、コンタクト電極や配線等の下層構造物に起因する段差が多く、平滑性が低い。そのため、多層配線50の上部に、積層方向Zの下から上に向かって記憶層21,トンネルバリア層22および参照層23をこの順に有するトップピン(Top Pin)構造のMTJを形成すると、反強磁性体(InMnが主流)の特性が劣り、TMRが低くなる。従って、多層配線50の上部にMTJを形成する場合には、図8に示したように、積層方向Zの下から上に向かって参照層23,トンネルバリア層22および記録層21をこの順に有するボトムピン構造が採用されるのが通常である。
ちなみに、図9に示したように、多層配線50の上部にボトムピン構造のMTJを形成し、配線の引き回しにより記録層21を選択トランジスタ30のドレインに接続することも可能である。しかしながら、配線の引き回し構成が煩雑となり、セル面積が増大する。
一方、本実施の形態は、図6に示したように、選択トランジスタ30を有する第1部材60の裏面60Bに、抵抗変化素子20を有する第2部材70を貼り合わせるようにしたものである。これにより、抵抗変化素子20を、下層構造物に起因する段差がなく平滑性の高い面に形成することが可能となり、抵抗変化素子20の特性向上が可能となる。また、図7に示した配線抵抗や寄生容量の増加も解消され、高速動作が可能となる。更に、抵抗効果素子20を第1部材60の裏面60B側に配置することにより、微細ルールを適用することが可能となり、大容量のメモリを形成することが容易になる。
また、本実施の形態では、このような貼り合わせの構成をとることにより、ボトムピン構造を維持しながらも、図9に示した煩雑な配線の引き回しを行うことなく、記録層21を選択トランジスタ30のドレインに接続することが可能となる。つまり、ボトムピン構造をとることにより、反強磁性体PtMnの特性が良くなり、TMR等の特性が高くなる。更に、記録層21を選択トランジスタ30のドレインに接続することにより、選択トランジスタ30を小さい電流で駆動することが可能となると共に、書込み電流の非対称性が緩和される(スイッチング電圧のずれが小さい)。
図6に示した抵抗変化素子20の各層の材料について説明する。面内磁化型の代表的な構造例では、反強磁性体層25は、PtMn,IrMn等からなる反強磁性体により構成されている。参照層23は、CoFe,CoFeB等の単層またはCoFe/Ru/CoFeB等の積層フェリ構造とからなる積層構造を有している。トンネルバリア層22は、例えば、AlO,MgO等の酸化膜により構成されている。記録層21は、例えば、CoFe,CoFeB,NiFe等の単層、またはRu,MgO等をCoFe,CoFeB,NiFe等で挟んだ積層構造により構成されている。
バッファ層26は、例えば、銅(Cu),ルテニウム(Ru),タンタル(Ta),チタン(Ti),タングステン(W),TiN等の単層または積層膜により構成されている。キャップ層24の材料は、バッファ層26と同様である。
図6に示した接続層71およびビット線BLは、抵抗変化素子20の二つの電極としての機能を有している。接続層71は、複数の抵抗変化素子20の各々ごとに分離されている。一方、ビット線BLは、複数の抵抗変化素子20に共通の配線として設けられている。接続層71およびビット線BLは、例えば、銅(Cu),ルテニウム(Ru),タンタル(Ta),チタン(Ti),タングステン(W),TiN等の単層または積層膜により構成されている。
更に、記憶素子部1Aの選択トランジスタ30の拡散層と、論理素子部1Bのトランジスタ40の拡散層とは、接続部1Eを介して接続されている。接続部1Eは、例えば、周辺回路のトランジスタ40の低抵抗部42Aと、論理素子部1B内に延長されたビット線BLとの間に設けられ、裏面コンタクト電極64と、接続層71と、抵抗変化素子20とをこの順に積層した構成を有している。このようにすることにより、接続部1Eを、裏面コンタクト電極64,接続層71および抵抗変化素子20と同一工程で形成することが可能となり、接続部1Eの構成および製造工程を簡素化することが可能となる。なお、接続部1Eに接続される抵抗変化素子20は、接続部1Eの低抵抗化のため、メモリセル10内の抵抗変化素子20(記憶素子として動作する抵抗変化素子20)の面積より大きいことが好ましい。接続部1Eに接続される抵抗変化素子20の面積を、動作する抵抗変化素子20の面積より大きくすることにより、動作する抵抗変化素子20への書込み電流では、接続部1Eに接続される抵抗変化素子20には書込みが起きない。
この半導体装置1は、例えば次のようにして製造することができる。
図10ないし図13は、半導体装置1の製造方法を工程順に表したものである。まず、図10に示したように、第1基板61の表面61A側に、選択トランジスタ30,周辺回路のトランジスタ40,層間絶縁膜62,表面側コンタクト電極63,ソース線SLおよび多層配線50を形成する。また、第1基板61を反転させ、第1基板61の裏面61Bから裏面コンタクト電極64を形成する。裏面コンタクト電極64は、選択トランジスタ30の低抵抗部32Bまたは周辺回路のトランジスタ40の低抵抗部42Aに達する。これにより、第1部材60が形成される。
次いで、図11に示したように、第2基板73に、抵抗変化素子材料膜29および接続層材料膜71Aを形成する。第2基板73は、平滑性や磁気特性の観点から、Si基板、GaAs基板、MgO基板などの単結晶基板が好ましい。成膜方法は、スパッタリング法、蒸着法、CVD(Chemical Vapor Deposition)法などを用いることが可能である。抵抗変化素子材料膜29としては、図11に拡大して表したように、第2基板73に近いほうから、バッファ層材料膜26Aと、反強磁性層材料膜25Aと、参照層材料膜23Aと、トンネルバリア層材料膜22Aと、記録層材料膜21Aと、キャップ層材料膜24Aとをこの順に形成する。
続いて、図12に示したように、抵抗変化素子材料膜29および接続層材料膜71Aが形成された第2基板73を、例えば常温接合などの基板接合技術を用いて、第1部材60の裏面60Bに接合し、第2基板73をエッチング等で除去する。ここで、抵抗変化素子材料膜29および接続層材料膜71Aが形成された第2基板73は、第1部材60の裏面60B全面へ接合してもよいし、抵抗変化素子20が形成される部分のみに部分的に接合してもよい。
そののち、図13に示したように、RIE(Reactive Ion Etching)またはイオンミリング等により、抵抗変化素子材料膜29および接続層材料膜71Aを所望の形状にパターニングし、抵抗変化素子20および接続層71を形成する。接続層71は第1部材60の裏面60Bに接合されている。
ここで、抵抗変化素子20の平面形状は、面内磁化型の場合、図5に示したように、アスペクト比1.5〜2.5となるような楕円形状もしくはそれに類似した形状である。更に、記録保持特性の向上の観点からアスペクト比は2以上となることがより好ましい。
更に、抵抗変化素子20および接続層71を埋め込むように保護膜72を形成し、ビット線BLを形成する。ビット線BLは、例えば、デュアルダマシン法などを用いて主にCuなどの材料により形成する。更に保護膜72でビット線BLを埋め込む。以上により、図6に示した半導体装置1が完成する。
この半導体装置1では、ソース線SLとビット線BLとの電位のhigh−lowに応じて、抵抗変化素子20の膜面垂直方向に電流が印加され、スピントルク磁化反転が生じる。これにより、記録層21の磁化の向きを、参照層23の磁化に対して平行あるいは反平行にすることにより、抵抗変化素子20の抵抗値の大小に変化させて情報の書込みを実行する。
一方、抵抗変化素子20に記憶された情報を読み出すには、抵抗変化素子20に薄い絶縁膜を介して情報の基準となる磁性層(図示せず)を設け、トンネルバリア層22を介して流れる強磁性トンネル電流によって読み出すことが可能である。
ここでは、抵抗変化素子20および接続層71が、選択トランジスタ30を有する第1部材60とは別の第2部材70に設けられているので、抵抗変化素子20が、下層構造物に起因する段差がなく平滑性の高い面に形成されており、抵抗変化素子20の特性が向上する。また、図7に示した配線抵抗や寄生容量の増加も解消され、高速動作が可能となる。
また、抵抗変化素子20は、積層方向Zの下から上に向かって参照層23,トンネルバリア層22および記録層21をこの順に有するボトムピン(Bottom Pin)構造を有し、かつ記録層21が選択トランジスタ30のドレインに接続されている。よって、ボトムピン構造をとることにより、反強磁性体PtMnの特性が良くなり、TMR等の特性が高くなる。また、記録層21を選択トランジスタ30のドレインに接続することにより、選択トランジスタ30が小さい電流で駆動されると共に、書込み電流の非対称性が緩和される(スイッチング電圧のずれが小さい)。
このように本実施の形態では、抵抗変化素子20および接続層71を、選択トランジスタ30を有する第1部材60とは別の第2部材70に設けるようにしたので、抵抗変化素子20を、下層構造物に起因する段差がなく平滑性の高い面に形成し、抵抗変化素子20の特性を向上させることが可能となる。また、図7に示した配線抵抗や寄生容量の増加を解消し、高速動作が可能となる。更に、抵抗効果素子20を第1部材60の裏面60B側に配置することにより、微細ルールを適用することが可能となり、大容量のメモリを形成することが容易になる。
また、抵抗変化素子20は、積層方向Zの下から上に向かって参照層23,トンネルバリア層22および記録層21をこの順に有するボトムピン(Bottom Pin)構造を有し、かつ記録層21が選択トランジスタ30のドレインに接続されている。ボトムピン構造をとることにより、反強磁性体PtMnの特性が良くなり、TMR等の特性が高くなる。更に、記録層21を選択トランジスタ30のドレインに接続することにより、選択トランジスタ30を小さい電流で駆動することが可能となると共に、書込み電流の非対称性が緩和される(スイッチング電圧のずれが小さい)。
(第2の実施の形態)
図14は、本開示の第2の実施の形態に係る半導体装置の断面構成を表したものである。本実施の形態は、抵抗変化素子20のトンネルバリア層22を加工しないことにより、トンネルバリア層22の絶縁性や信頼性を向上させるようにしたものである。このことを除いては、この半導体装置2は、上記第1の実施の形態と同様の構成、作用および効果を有している。よって、対応する構成要素には同一の符号を付して説明する。
図14は、本開示の第2の実施の形態に係る半導体装置の断面構成を表したものである。本実施の形態は、抵抗変化素子20のトンネルバリア層22を加工しないことにより、トンネルバリア層22の絶縁性や信頼性を向上させるようにしたものである。このことを除いては、この半導体装置2は、上記第1の実施の形態と同様の構成、作用および効果を有している。よって、対応する構成要素には同一の符号を付して説明する。
第2部材70には、複数の抵抗変化素子20が設けられている。複数の抵抗変化素子20は、記録層21を含み、複数の抵抗変化素子20の各々ごとに分離された個別積層部20Aと、トンネルバリア層22および参照層23を含み、複数の抵抗変化素子20に共通の共通積層部20Bとを有している。
共通積層部20Bは、複数の抵抗変化素子20に共通の配線、具体的にはビット線BLを兼ねていることが好ましい。ビット線BLの形成工程の削減により、製造工程の簡素化およびコスト低減が可能となる。
接続層71は、個別積層部20Aと共に複数の抵抗変化素子20の各々ごとに分離されている。
この半導体装置2は、例えば次のようにして製造することができる。
図15ないし図21は、半導体装置2の製造方法を工程順に表したものである。なお、第1の実施の形態と重複する工程については、図10ないし図13を参照して説明する。
まず、第1の実施の形態と同様にして、図10に示した工程により、第1部材60を形成する。
次いで、第1の実施の形態と同様にして、図11に示した工程により、第2基板73に、抵抗変化素子材料膜29および接続層材料膜71Aを形成する。抵抗変化素子材料膜29としては、図11に拡大して表したように、第2基板73に近いほうから、バッファ層材料膜26Aと、反強磁性層材料膜25Aと、参照層材料膜23Aと、トンネルバリア層材料膜22Aと、記録層材料膜21Aと、キャップ層材料膜24Aとをこの順に形成する。
続いて、図15に示したように、接続層材料膜71Aの上にレジストR1を形成する。
そののち、図16に示したように、このレジストR1をマスクとして、RIEまたはイオンミリング等により、接続層材料膜71Aおよび抵抗変化素子材料膜29をパターニングし、接続層71と、複数の抵抗変化素子20とを形成する。
その際、複数の抵抗変化素子20には、キャップ層24および記録層21を含む個別積層部20Aと、トンネルバリア層22,参照層23,反強磁性層25およびバッファ層26を含む共通積層部20Bとを設ける。個別積層部20Aは、複数の抵抗変化素子20の各々ごとに分離する。接続層71は、個別積層部20Aと共に複数の抵抗変化素子20の各々ごとに分離して形成する。共通積層部20Bは、複数の抵抗変化素子20にわたって連続して設ける。
このように、トンネルバリア層22を加工せず記録層21までを加工することにより、トンネルバリア層22のエッチング時のダメージが抑えられると共に、参照層23以降をエッチングした時に発生する再デポなどによるトンネルバリア層22の絶縁性の悪化を抑えられる。よって、トンネルバリア層22の絶縁性や信頼性の向上が可能となる。
抵抗変化素子20の平面形状は、面内磁化型の場合、第1の実施の形態と同様に、図5に示したように、アスペクト比1.5〜2.5となるような楕円形状もしくはそれに類似した形状である。更に、記録保持特性の向上の観点からアスペクト比は2以上となることがより好ましい。
続いて、図17に示したように、個別積層部20Aを覆うレジストR2を形成する。
そののち、図18および図19に示したように、レジストR2をマスクとして、RIEまたはイオンミリング等により、共通積層部20Bをパターニングし、ビット線BLを形成する。これにより、共通積層部20Bにビット線BLを兼ねさせる。
ビット線BLを形成したのち、図20に示したように、接続層71および抵抗変化素子20を埋め込むように保護膜(層間絶縁膜)72を形成する。そののち、図21に示したように、例えばCMP(Chemical Mechanical Polishing)により保護膜72を研磨し、接続層71を露出させる。これにより、第2基板73に抵抗変化素子20および接続層71が形成された第2部材70が形成される。
続いて、第2部材70を、例えば常温接合などの基板接合技術を用いて、第1部材60の裏面60Bに接合する。第2基板73は、残してもよいし、エッチング等で除去してもよい。以上により、図14に示した半導体装置2が完成する。
このように本実施の形態では、抵抗変化素子20のトンネルバリア層22および参照層23を含む共通積層部20Bを加工しないようにしたので、トンネルバリア層22の絶縁性および信頼性を向上させることが可能となる。また、共通積層部20Bを、複数の抵抗変化素子20に共通のビット線BLとして用いるようにしたので、工程の削減およびコスト低減が可能となる。
(第3の実施の形態)
図22は、本開示の第3の実施の形態に係る半導体装置の断面構成を表したものである。本実施の形態は、抵抗変化素子20の共通積層部20Bとは別にビット線BLを設けるようにしたものである。このことを除いては、この半導体装置3は、上記第2の実施の形態と同様の構成、作用および効果を有している。よって、対応する構成要素には同一の符号を付して説明する。
図22は、本開示の第3の実施の形態に係る半導体装置の断面構成を表したものである。本実施の形態は、抵抗変化素子20の共通積層部20Bとは別にビット線BLを設けるようにしたものである。このことを除いては、この半導体装置3は、上記第2の実施の形態と同様の構成、作用および効果を有している。よって、対応する構成要素には同一の符号を付して説明する。
この半導体装置3は、例えば次のようにして製造することができる。
図23ないし図27は、半導体装置3の製造方法を工程順に表したものである。なお、第1の実施の形態と重複する工程については、図10ないし図13を参照して説明し、第2の実施の形態と重複する工程については図15ないし図21を参照して説明する。
まず、第1の実施の形態と同様にして、図10に示した工程により、第1部材60を形成する。
次いで、図23に示したように、第2基板73にビット線BLを形成したのち、ビット線BLを形成した面の全体にわたって、抵抗変化素子材料膜29および接続層材料膜71Aを形成する。成膜方法は、第1の実施の形態と同様に、スパッタリング法、蒸着法、CVD法などを用いることが可能である。抵抗変化素子材料膜29としては、図23に拡大して表したように、第2基板73に近いほうから、バッファ層材料膜26Aと、反強磁性層材料膜25Aと、参照層材料膜23Aと、トンネルバリア層材料膜22Aと、記録層材料膜21Aと、キャップ層材料膜24Aとをこの順に形成する。
続いて、第2の実施の形態と同様にして、図24に示したように、RIEまたはイオンミリング等により、接続層材料膜71Aおよび抵抗変化素子材料膜29をパターニングし、接続層71と、複数の抵抗変化素子20とを形成する。複数の抵抗変化素子20には、記録層21およびキャップ層24を含む個別積層部20Aと、トンネルバリア層22,参照層23,反強磁性層25およびバッファ層26を含む共通積層部20Bとを設ける。個別積層部20Aおよび接続層71は、複数の抵抗変化素子20の各々ごとに分離する。共通積層部20Bは、複数の抵抗変化素子20にわたって連続して設ける。
続いて、図25に示したように、第2の実施の形態と同様にして、接続層71,抵抗変化素子20およびビット線BLを埋め込むように保護膜(層間絶縁膜)72を形成する。そののち、図26に示したように、第2の実施の形態と同様にして、CMPにより保護膜72を研磨し、接続層71を露出させる。これにより、第2基板73にビット線BL,抵抗変化素子20および接続層71が形成された第2部材70が形成される。
続いて、第2部材70を、例えば常温接合などの基板接合技術を用いて、第1部材60の裏面60Bに接合する。第2基板73は、残してもよいし、エッチング等で除去してもよい。以上により、図22に示した半導体装置3が完成する。
(第4の実施の形態)
図27は、本開示の第4の実施の形態に係る半導体装置の断面構成を表したものである。本実施の形態は、記憶素子部1Aと論理素子部1Bとを積層方向Zに積層することにより、配線抵抗をより低減すると共に、集積度を更に向上させるようにしたものである。このことを除いては、この半導体装置4は、上記第1の実施の形態と同様の構成、作用および効果を有している。よって、対応する構成要素には同一の符号を付して説明する。
図27は、本開示の第4の実施の形態に係る半導体装置の断面構成を表したものである。本実施の形態は、記憶素子部1Aと論理素子部1Bとを積層方向Zに積層することにより、配線抵抗をより低減すると共に、集積度を更に向上させるようにしたものである。このことを除いては、この半導体装置4は、上記第1の実施の形態と同様の構成、作用および効果を有している。よって、対応する構成要素には同一の符号を付して説明する。
記憶素子部1Aは、第1の実施の形態と同様に、第1部材60と第2部材70とを接合面81で貼り合わせた構成を有している。第1部材60,第2部材70,抵抗変化素子20および選択トランジスタ30は、第1ないし第3の実施の形態と同様に構成されている。図27では、第1部材60,第2部材70,抵抗変化素子20および選択トランジスタ30が第1の実施の形態と同様に構成されている場合を表している。
論理素子部1Bは、第1部材60および第2部材70とは別の第3部材90に設けられている。第3部材90の裏面90Bは、接合面82で、第1部材60の表面60Aに接合されている。
第3部材90は、第3基板91の表面91A側に周辺回路のトランジスタ40を有している。隣接するトランジスタ40は、素子分離層1Fにより分離されている。トランジスタ40の低抵抗部42A,42Bには、多層配線50が接続されている。多層配線50は、層間絶縁膜92中に設けられている。
更に、記憶素子部1Aの選択トランジスタ30の拡散層と、論理素子部1Bのトランジスタ40の拡散層とは、接続部1Gを介して接続されている。接続部1Gは、周辺回路のトランジスタ40の低抵抗部42Aと、論理素子部1B内に延長されたビット線BLとの間に設けられている。接続部1Gは、例えば、ビット線BLに近いほうから、抵抗変化素子20と、接続層71と、裏面コンタクト電極64と、低抵抗部32Cと、表面コンタクト電極63Cと、配線層65と、低抵抗部93と、裏面コンタクト電極94とをこの順に積層した構成を有している。低抵抗部32Cは、選択トランジスタ30の低抵抗部32A,32Bと同層に設けられている。表面コンタクト電極63Aおよび配線層65は、表面コンタクト電極63およびソース線SLと同層に設けられている。低抵抗部93は、第3基板91の裏面91Bに設けられている。裏面コンタクト電極94は、周辺回路のトランジスタ40の低抵抗部42Aと低抵抗部93との間に、第3基板91を貫通して設けられている。なお、低抵抗部93を省略して裏面コンタクト電極94を配線層65に直接接続することも可能である。ただし、低抵抗部93を設けることにより、低抵抗部93に常温接合に適した材料を選択することができ、接合強度の向上が可能となる。
この半導体装置4は、論理素子部1Bを、第1部材60および第2部材70とは別の第3部材90に形成し、第3部材90の裏面90Bを、接合面82で、第1部材60の表面60Aに接合することを除いては、第1の実施の形態と同様にして製造することができる。
(第5の実施の形態)
図28は、本開示の第5の実施の形態に係る半導体装置の断面構成を表したものである。本実施の形態は、抵抗変化素子20として垂直磁化型のSTT−MTJを有するものである。記録層21および参照層23は、磁化容易軸が膜面に対して垂直方向に向く膜により構成されている。このことを除いては、この半導体装置5は、上記第1の実施の形態と同様の構成、作用および効果を有している。よって、対応する構成要素には同一の符号を付して説明する。
図28は、本開示の第5の実施の形態に係る半導体装置の断面構成を表したものである。本実施の形態は、抵抗変化素子20として垂直磁化型のSTT−MTJを有するものである。記録層21および参照層23は、磁化容易軸が膜面に対して垂直方向に向く膜により構成されている。このことを除いては、この半導体装置5は、上記第1の実施の形態と同様の構成、作用および効果を有している。よって、対応する構成要素には同一の符号を付して説明する。
抵抗変化素子20は、図28に拡大して表したように、キャップ層24と、記録層21と、トンネルバリア層22と、参照層23と、垂直磁化層27と、バッファ層26とを、接続層71に近いほうからこの順に含むスピン注入磁化反転型記憶素子である。換言すれば、抵抗変化素子20は、積層方向Zの下から上に向かって参照層23,トンネルバリア層22および記録層21をこの順に有するボトムピン(Bottom Pin)構造を有し、かつ記録層21が選択トランジスタ30のドレインに接続されている。
垂直磁化層27は、例えば、CoPt系、TbFeCo、GdFeCo、FePt、CoCrPt、Co/Pt積層、Fe/Pt積層からなる垂直磁化膜である。参照層23は、例えば、CoFe、CoFeB等の単層またはCoFe/Ru/CoFeB等の積層フェリ構造により構成されている。トンネルバリア層22は、例えば、AlO、MgO等の酸化膜により構成されている。記録層21は、CoFe、CoFeBなどの単層、または、RuやMgO等をCoFe、CoFeB、NiFe等で挟んだ積層構造、または、CoFe、CoFeBなどと垂直磁化膜との積層構造などにより構成されている。
抵抗変化素子20が垂直磁化型のSTT−MTJにより構成されている場合には、面内磁化型と違い、図29に示したように、円形状もしくはそれに類似した形状に小さくすることが可能であり、抵抗変化素子20の更なる微細化が可能となる。なお、わかりやすくするために、面内磁化型の平面形状を図30に表している。
この半導体装置5は、例えば次のようにして製造することができる。
図31ないし図39は、半導体装置5の製造方法を工程順に表したものである。なお、第1の実施の形態と重複する工程については、図10ないし図13を参照して説明する。
まず、図31に示したように、第1の実施の形態と同様にして、図10に示した工程により、第1部材60を形成する。
次いで、図32に示したように、第1の実施の形態と同様にして、図11に示した工程により、第2基板73に、抵抗変化素子材料膜29および接続層材料膜71Aを形成する。抵抗変化素子材料膜29としては、図32に拡大して表したように、第2基板73に近いほうから、バッファ層材料膜26Aと、垂直磁化層材料膜27Aと、参照層材料膜23Aと、トンネルバリア層材料膜22Aと、記録層材料膜21Aと、キャップ層材料膜24Aとをこの順に形成する。
続いて、図33に示したように、接続層材料膜71Aの上にレジストR1を形成する。
そののち、図34に示したように、このレジストR1をマスクとして、RIEまたはイオンミリング等により、接続層材料膜71Aおよび抵抗変化素子材料膜29をパターニングし、接続層71と、複数の抵抗変化素子20とを形成する。
その際、複数の抵抗変化素子20には、記録層21およびキャップ層24を含む個別積層部20Aと、トンネルバリア層22,参照層23,垂直磁化層27およびバッファ層26を含む共通積層部20Bとを設ける。個別積層部20Aおよび接続層71は、複数の抵抗変化素子20の各々ごとに分離する。個別積層部20Aの平面形状は、図29に示したような円形状もしくはそれに類似した形状とする。共通積層部20Bは、複数の抵抗変化素子20にわたって連続して設ける。
このように、トンネルバリア層22を加工せず記録層21までを加工することにより、トンネルバリア層22のエッチング時のダメージが抑えられると共に、参照層23以降をエッチングした時に発生する再デポなどによるトンネルバリア層22の絶縁性の悪化を抑えられる。よって、トンネルバリア層22の絶縁性や信頼性の向上が可能となる。
続いて、図35に示したように、個別積層部20Aを覆うレジストR2を形成する。
そののち、図36および図37に示したように、レジストR2をマスクとして、RIEまたはイオンミリング等により、共通積層部20Bをパターニングし、ビット線BLを形成する。これにより、共通積層部20Bにビット線BLを兼ねさせる。
続いて、図38に示したように、接続層71および抵抗変化素子20を埋め込むように保護膜(層間絶縁膜)72を形成する。そののち、図39に示したように、例えばCMPにより保護膜72を研磨し、接続層71を露出させる。これにより、第2基板73に抵抗変化素子20および接続層71が形成された第2部材70が形成される。
続いて、第2部材70を、例えば常温接合などの基板接合技術を用いて、第1部材60の裏面60Bに接合する。第2基板73は残してもよいし、エッチング等で除去してもよい。以上により、図28に示した半導体装置5が完成する。
(第6の実施の形態)
図40は、本開示の第6の実施の形態に係る半導体装置の断面構成を表したものである。本実施の形態は、抵抗変化素子20の共通積層部20Bとは別にビット線BLを設けるようにしたものである。このことを除いては、この半導体装置6は、上記第5の実施の形態と同様の構成、作用および効果を有している。よって、対応する構成要素には同一の符号を付して説明する。
図40は、本開示の第6の実施の形態に係る半導体装置の断面構成を表したものである。本実施の形態は、抵抗変化素子20の共通積層部20Bとは別にビット線BLを設けるようにしたものである。このことを除いては、この半導体装置6は、上記第5の実施の形態と同様の構成、作用および効果を有している。よって、対応する構成要素には同一の符号を付して説明する。
この半導体装置6は、例えば次のようにして製造することができる。
図41ないし図48は、この半導体装置6の製造方法を工程順に表したものである。なお、第5の実施の形態と重複する工程については、図31を参照して説明する。
まず、第1および第5の実施の形態と同様にして、図31に示した工程により、第1部材60を形成する。
次いで、図41に示したように、第2基板73にビット線BLを形成したのち、ビット線BLを形成した面の全体にわたって、抵抗変化素子材料膜29および接続層材料膜71Aを形成する。抵抗変化素子材料膜29としては、図41に拡大して表したように、第2基板73に近いほうから、バッファ層材料膜26Aと、垂直磁化層材料膜27Aと、参照層材料膜23Aと、トンネルバリア層材料膜22Aと、記録層材料膜21Aと、キャップ層材料膜24Aとをこの順に形成する。
続いて、図42に示したように、接続層材料膜71Aの上にレジストR1を形成する。
そののち、図43に示したように、このレジストR1をマスクとして、RIEまたはイオンミリング等により、接続層材料膜71Aおよび抵抗変化素子材料膜29をパターニングし、接続層71と、複数の抵抗変化素子20とを形成する。複数の抵抗変化素子20には、記録層21を含む個別積層部20Aと、トンネルバリア層22および参照層23を含む共通積層部20Bとを設ける。個別積層部20Aおよび接続層71は、複数の抵抗変化素子20の各々ごとに分離する。個別積層部20Aの平面形状は、図29に示したような円形状もしくはそれに類似した形状とする。共通積層部20Bは、複数の抵抗変化素子20にわたって連続して設ける。
続いて、図44に示したように、抵抗変化素子20および接続層71を覆う絶縁膜SWAを形成する。
そののち、図45および図46に示したように、絶縁膜SWAをマスクとして、RIEなどによりエッチバックを行い、個別積層部20Aの側面にサイドウォールSWを形成すると共に、共通積層部20Bを抵抗変化素子20ごとに分離する。本変形例では、個別積層部20Aの側面にサイドウォールSWを形成することにより、セルフアライメント(自己整合)による抵抗変化素子20の形成が可能となり、工程削減および合わせ精度が向上し、更に抵抗変化素子20の信頼性、集積度が向上する。
続いて、図47に示したように、接続層71および抵抗変化素子20を埋め込むように保護膜(層間絶縁膜)72を形成する。そののち、図48に示したように、例えばCMPにより保護膜72を研磨し、接続層71を露出させる。これにより、第2基板73にビット線BL,抵抗変化素子20および接続層71が形成された第2部材70が形成される。
続いて、第2部材70を、例えば常温接合などの基板接合技術を用いて、第1部材60の裏面60Bに接合する。第2基板73は残してもよいし、エッチング等で除去してもよい。以上により、図40に示した半導体装置6が完成する。
なお、本実施の形態の製造方法は、第5の実施の形態で説明した垂直磁化型の場合に限定されるものではない。例えば、第3の実施の形態で説明したように、面内磁化型の抵抗変化素子20の共通積層部20Bとは別にビット線BLを設ける場合にも適用可能である。
(第7の実施の形態)
図49は、本開示の第7の実施の形態に係る半導体装置の断面構成を表したものである。本実施の形態は、抵抗変化素子120としてReRAMを有するものである。このことを除いては、この半導体装置7は、上記第1の実施の形態と同様の構成、作用および効果を有し、第1の実施の形態と同様にして製造することができる。よって、対応する構成要素には同一の符号を付して説明する。
図49は、本開示の第7の実施の形態に係る半導体装置の断面構成を表したものである。本実施の形態は、抵抗変化素子120としてReRAMを有するものである。このことを除いては、この半導体装置7は、上記第1の実施の形態と同様の構成、作用および効果を有し、第1の実施の形態と同様にして製造することができる。よって、対応する構成要素には同一の符号を付して説明する。
抵抗変化素子120は、図48に拡大して表したように、第1電極121と、遷移金属の酸素欠乏型の酸化物よりなる抵抗変化層122と、第2電極123とを含む積層膜により構成されている。第1電極121はビット線BLを兼ねている。第2電極123は、接続層71に接して設けられ、接続層71を介して選択トランジスタ30に接続されている。抵抗変化層122は、第1電極121と第2電極123との間に設けられている。
抵抗変化層122は、酸素欠乏型のタンタル酸化物、ハフニウム酸化物などの遷移金属からなる酸素欠乏型の酸化膜の単層膜、またはそれらの組み合わせからなる積層膜により構成されている。
第1電極121および第2電極123の構成材料としては、例えば、抵抗変化を起こしやすい電極材料としてPt、Ir、Pd、Ag、Cuが挙げられる。一方、抵抗変化を起こしにくい電極材料としてW、Ni、Ta、Ti、Alの金属、TaNなどの窒化金属膜が挙げられる。
上記の各電極材料は抵抗変化層122が接続される選択トランジスタ30の種類に対して、望ましい組み合わせがある。例えば、NMOSトランジスタが使用される場合は、第2電極123が抵抗変化を起こしにくい電極材料から選ばれ、第1電極121が抵抗変化を起こしやすい電極材料から選ばれる。一方、PMOSトランジスタが使用される場合は、第2電極123が抵抗変化を起こしやすい電極材料から選ばれ、第1電極121が抵抗変化を起こしにくい電極材料から選ばれる。
第1電極121と第2基板73との間には、バッファ層(図示せず)が設けられていてもよい。その場合、バッファ層はCu、Ti、W、TiN等の単層または積層膜から構成される。
この半導体装置7では、第1電極121および第2電極123を介して図示しない電源(パルス印加手段)から電圧を印加すると、抵抗変化層122が高抵抗状態から低抵抗状態へと(または、低抵抗状態から高抵抗状態へ)変化する。このような過程を繰り返すことにより、抵抗変化素子120に情報の書き込みと書き込まれた情報の消去を繰り返し行うことができる。
(第8の実施の形態)
図50は、本開示の第8の実施の形態に係る半導体装置の断面構成を表したものである。本実施の形態は、抵抗変化素子220として、イオン源層および抵抗変化層の積層構造を有するものである。このことを除いては、この半導体装置8は、上記第1の実施の形態と同様の構成、作用および効果を有し、第1の実施の形態と同様にして製造することができる。よって、対応する構成要素には同一の符号を付して説明する。
図50は、本開示の第8の実施の形態に係る半導体装置の断面構成を表したものである。本実施の形態は、抵抗変化素子220として、イオン源層および抵抗変化層の積層構造を有するものである。このことを除いては、この半導体装置8は、上記第1の実施の形態と同様の構成、作用および効果を有し、第1の実施の形態と同様にして製造することができる。よって、対応する構成要素には同一の符号を付して説明する。
抵抗変化素子220は、図50に拡大して表したように、第1電極221、記憶層222および第2電極223を含む積層膜により構成されている。記憶層222は、第1電極221に近いほうから、イオン源層222Aと、抵抗変化層222Bとをこの順に有している。
第1電極221および第2電極223は、Pt、W、WN、Cu等により構成されている。
抵抗変化層222Bは、金属酸化物により構成されている。金属酸化物としては、例えば、タンタル酸化物、ニオブ酸化物、アルミニウム酸化物、ニッケル酸化物、コバルト酸化物、チタン酸化物、ハフニウム酸化物、ジルコニウム酸化物、ガドリウム酸化物等、もしくはそれらの混合材料が挙げられる。
イオン源層222Aは、例えば、イオン化可能な金属元素としてCu、Ag、Znの少なくともいずれかと、Te、Se、Sのカルコゲナイド元素の少なくともいずれかとを含む。例えば、CuTe、GeSbTe、CuGeTe、AgGeTe、AgTe、ZnTe、ZnGeTe、CuS、CuGeS、CuSe、CuGeSe等が挙げられる。更に、Bもしくは希土類元素もしくはSiが含有されていてもよい。また、イオン源層222Aと抵抗変化層222Bとの積層順を入れ替えてもよい。
第1電極221と第2基板73との間には、バッファ層(図示せず)が設けられていてもよい。その場合、バッファ層は、Cu、Ti、W、TiN等の単層または積層膜から構成される。
この半導体装置8では、第1電極221および第2電極222を介して図示しない電源(パルス印加手段)から電圧パルス或いは電流パルスを印加すると、抵抗変化層222Bの電気的特性、例えば抵抗値が変化し、これにより情報の書き込み,消去,更に読み出しが行われる。
(変形例1)
図51は、変形例1に係る半導体装置7Aの断面構成を表したものである。本変形例は、ReRAMよりなる抵抗変化素子120を有する第7の実施の形態、またはイオン源層222Aと抵抗変化層222Bとの積層膜を有する抵抗変化素子220を備えた第8の実施の形態に関するものである。この半導体装置7Aでは、集積度を向上させるために、抵抗変化素子120(または抵抗変化素子220)を、第2部材70と第1部材60との両方に設け、選択トランジスタ30を共有させるようにしている。
図51は、変形例1に係る半導体装置7Aの断面構成を表したものである。本変形例は、ReRAMよりなる抵抗変化素子120を有する第7の実施の形態、またはイオン源層222Aと抵抗変化層222Bとの積層膜を有する抵抗変化素子220を備えた第8の実施の形態に関するものである。この半導体装置7Aでは、集積度を向上させるために、抵抗変化素子120(または抵抗変化素子220)を、第2部材70と第1部材60との両方に設け、選択トランジスタ30を共有させるようにしている。
(変形例2)
なお、図52に示した半導体装置7Bのように、第1基板61の表面61A側に論理素子部1B、第1基板61の裏面61A側に選択トランジスタ30および抵抗変化素子120を含む記憶素子部1Aを配置することも可能である。このようにした場合にも、集積度の向上が可能となる。なお、第1基板61の表面61A側には層間絶縁膜62A,第1基板61の裏面61B側には層間絶縁膜62Bが設けられている。
なお、図52に示した半導体装置7Bのように、第1基板61の表面61A側に論理素子部1B、第1基板61の裏面61A側に選択トランジスタ30および抵抗変化素子120を含む記憶素子部1Aを配置することも可能である。このようにした場合にも、集積度の向上が可能となる。なお、第1基板61の表面61A側には層間絶縁膜62A,第1基板61の裏面61B側には層間絶縁膜62Bが設けられている。
本変形例の半導体装置7Bは、図52に示したように一枚の第1基板61の表面61A側と裏面61B側とを利用して形成してもよいし、第4の実施の形態(図27参照。)と同様に基板接合により作製することも可能である。その場合、接合面82はトランジスタ30の形成された基板とトランジスタ40の形成された基板との貼り合わせ面となる。
以上、実施の形態を挙げて本開示を説明したが、本開示は上記実施の形態に限定されるものではなく、種々の変形が可能である。
例えば、上記実施の形態では、面内磁化型あるいは垂直磁化型のSTT-MTJよりなる抵抗変化素子20、ReRAMよりなる抵抗変化素子120、または、イオン源層222Aおよび抵抗変化層222Bの積層構造を有する抵抗変化素子220を有する半導体装置について説明した。しかしながら、抵抗変化素子は、二つの端子(電極)を有し、抵抗状態の変化により情報の記憶を行う記憶素子であれば特に限定されず、他の構成を有していてもよい。
また、例えば、上記実施の形態において抵抗変化素子20および選択トランジスタ30の構成を具体的に挙げて説明したが、全ての構成要素を備える必要はなく、また、他の構成要素を更に備えていてもよい。
更に、例えば、上記実施の形態において説明した各構成要素の材料、厚みおよび形成方法などは限定されるものではなく、他の材料、厚みおよび形成方法としてもよい。
なお、本技術は以下のような構成を取ることも可能である。
(1)
第1基板の表面側に選択トランジスタを有する第1部材と、
抵抗変化素子および前記抵抗変化素子に接する接続層を有し、前記接続層が前記第1部材の裏面に接合されている第2部材と
を備えた半導体装置。
(2)
前記抵抗変化素子は、記録層と、トンネルバリア層と、参照層とを、前記接続層に近いほうからこの順に含むスピン注入磁化反転型記憶素子である
前記(1)記載の半導体装置。
(3)
前記第2部材は、前記抵抗変化素子を複数有し、
前記複数の抵抗変化素子は、
前記記録層を含み、前記複数の抵抗変化素子の各々ごとに分離された個別積層部と、
前記トンネルバリア層および前記参照層を含み、前記複数の抵抗変化素子に共通の共通積層部と
を有する前記(2)記載の半導体装置。
(4)
前記共通積層部は、前記複数の抵抗変化素子に共通の配線を兼ねる
前記(3)記載の半導体装置。
(5)
前記接続層は、前記個別積層部と共に前記複数の抵抗変化素子の各々ごとに分離されている
前記(3)または(4)記載の半導体装置。
(6)
前記記録層および前記参照層は、磁化容易軸が膜面に対して垂直方向に向く膜により構成されている
前記(2)ないし(5)のいずれか1項に記載の半導体装置。
(7)
前記第1部材は、前記選択トランジスタと前記接続層との間に、前記第1基板を貫通する裏面コンタクト電極を有する
前記(1)ないし(6)のいずれか1項に記載の半導体装置。
(8)
周辺回路のトランジスタを更に有し、
前記周辺回路のトランジスタは、前記第1部材において、前記第1基板の表面側に設けられている
前記(1)ないし(7)のいずれか1項に記載の半導体装置。
(9)
第3基板の表面側に周辺回路のトランジスタを有する第3部材を更に備え、
前記第3部材の裏面は、前記第1部材の表面に接合されている
前記(1)ないし(7)のいずれか1項に記載の半導体装置。
(10)
抵抗変化素子および前記抵抗変化素子に接する接続層を有する第2部材を形成する工程と、
第1基板の表面側に選択トランジスタを有する第1部材の裏面に、前記接続層を接合する工程と
を含む半導体装置の製造方法。
(11)
前記第2部材を形成する工程において、前記抵抗変化素子として、記録層と、トンネルバリア層と、参照層とを、前記接続部に近いほうからこの順に含むスピン注入磁化反転型記憶素子を形成する
前記(10)記載の半導体装置の製造方法。
(12)
前記第2部材を形成する工程において、前記抵抗変化素子を複数形成し、
前記複数の抵抗変化素子として、
前記記録層を含み、前記複数の抵抗変化素子の各々ごとに分離された個別積層部と、
前記トンネルバリア層および前記参照層を含み、前記複数の抵抗変化素子に共通の共通積層部と
を形成する前記(11)記載の半導体装置の製造方法。
(13)
前記共通積層部に、前記複数の抵抗変化素子に共通の配線を兼ねさせる
前記(12)記載の半導体装置の製造方法。
(14)
前記接続層を、前記個別積層部と共に前記複数の抵抗変化素子の各々ごとに分離して形成する
前記(13)記載の半導体装置の製造方法。
(15)
前記記録層および前記参照層を、磁化容易軸が膜面に対して垂直方向に向く膜により構成する
前記(11)ないし(14)のいずれか1項に記載の半導体装置の製造方法。
(1)
第1基板の表面側に選択トランジスタを有する第1部材と、
抵抗変化素子および前記抵抗変化素子に接する接続層を有し、前記接続層が前記第1部材の裏面に接合されている第2部材と
を備えた半導体装置。
(2)
前記抵抗変化素子は、記録層と、トンネルバリア層と、参照層とを、前記接続層に近いほうからこの順に含むスピン注入磁化反転型記憶素子である
前記(1)記載の半導体装置。
(3)
前記第2部材は、前記抵抗変化素子を複数有し、
前記複数の抵抗変化素子は、
前記記録層を含み、前記複数の抵抗変化素子の各々ごとに分離された個別積層部と、
前記トンネルバリア層および前記参照層を含み、前記複数の抵抗変化素子に共通の共通積層部と
を有する前記(2)記載の半導体装置。
(4)
前記共通積層部は、前記複数の抵抗変化素子に共通の配線を兼ねる
前記(3)記載の半導体装置。
(5)
前記接続層は、前記個別積層部と共に前記複数の抵抗変化素子の各々ごとに分離されている
前記(3)または(4)記載の半導体装置。
(6)
前記記録層および前記参照層は、磁化容易軸が膜面に対して垂直方向に向く膜により構成されている
前記(2)ないし(5)のいずれか1項に記載の半導体装置。
(7)
前記第1部材は、前記選択トランジスタと前記接続層との間に、前記第1基板を貫通する裏面コンタクト電極を有する
前記(1)ないし(6)のいずれか1項に記載の半導体装置。
(8)
周辺回路のトランジスタを更に有し、
前記周辺回路のトランジスタは、前記第1部材において、前記第1基板の表面側に設けられている
前記(1)ないし(7)のいずれか1項に記載の半導体装置。
(9)
第3基板の表面側に周辺回路のトランジスタを有する第3部材を更に備え、
前記第3部材の裏面は、前記第1部材の表面に接合されている
前記(1)ないし(7)のいずれか1項に記載の半導体装置。
(10)
抵抗変化素子および前記抵抗変化素子に接する接続層を有する第2部材を形成する工程と、
第1基板の表面側に選択トランジスタを有する第1部材の裏面に、前記接続層を接合する工程と
を含む半導体装置の製造方法。
(11)
前記第2部材を形成する工程において、前記抵抗変化素子として、記録層と、トンネルバリア層と、参照層とを、前記接続部に近いほうからこの順に含むスピン注入磁化反転型記憶素子を形成する
前記(10)記載の半導体装置の製造方法。
(12)
前記第2部材を形成する工程において、前記抵抗変化素子を複数形成し、
前記複数の抵抗変化素子として、
前記記録層を含み、前記複数の抵抗変化素子の各々ごとに分離された個別積層部と、
前記トンネルバリア層および前記参照層を含み、前記複数の抵抗変化素子に共通の共通積層部と
を形成する前記(11)記載の半導体装置の製造方法。
(13)
前記共通積層部に、前記複数の抵抗変化素子に共通の配線を兼ねさせる
前記(12)記載の半導体装置の製造方法。
(14)
前記接続層を、前記個別積層部と共に前記複数の抵抗変化素子の各々ごとに分離して形成する
前記(13)記載の半導体装置の製造方法。
(15)
前記記録層および前記参照層を、磁化容易軸が膜面に対して垂直方向に向く膜により構成する
前記(11)ないし(14)のいずれか1項に記載の半導体装置の製造方法。
1…半導体装置、1A…記憶素子部、1B…論理素子部、1C,1D…素子分離層、1E,1G…接続部、10…メモリセル、20,120,220…抵抗変化素子、30…選択トランジスタ、40…周辺回路のトランジスタ、50…多層配線、60…第1部材、70…第2部材、81,82…接合面。
Claims (15)
- 第1基板の表面側に選択トランジスタを有する第1部材と、
抵抗変化素子および前記抵抗変化素子に接する接続層を有し、前記接続層が前記第1部材の裏面に接合されている第2部材と
を備えた半導体装置。 - 前記抵抗変化素子は、記録層と、トンネルバリア層と、参照層とを、前記接続層に近いほうからこの順に含むスピン注入磁化反転型記憶素子である
請求項1記載の半導体装置。 - 前記第2部材は、前記抵抗変化素子を複数有し、
前記複数の抵抗変化素子は、
前記記録層を含み、前記複数の抵抗変化素子の各々ごとに分離された個別積層部と、
前記トンネルバリア層および前記参照層を含み、前記複数の抵抗変化素子に共通の共通積層部と
を有する請求項2記載の半導体装置。 - 前記共通積層部は、前記複数の抵抗変化素子に共通の配線を兼ねる
請求項3記載の半導体装置。 - 前記接続層は、前記個別積層部と共に前記複数の抵抗変化素子の各々ごとに分離されている
請求項3記載の半導体装置。 - 前記記録層および前記参照層は、磁化容易軸が膜面に対して垂直方向に向く膜により構成されている
請求項2記載の半導体装置。 - 前記第1部材は、前記選択トランジスタと前記接続層との間に、前記第1基板を貫通する裏面コンタクト電極を有する
請求項1記載の半導体装置。 - 周辺回路のトランジスタを更に有し、
前記周辺回路のトランジスタは、前記第1部材において、前記第1基板の表面側に設けられている
請求項1記載の半導体装置。 - 第3基板の表面側に周辺回路のトランジスタを有する第3部材を更に備え、
前記第3部材の裏面は、前記第1部材の表面に接合されている
請求項1記載の半導体装置。 - 抵抗変化素子および前記抵抗変化素子に接する接続層を有する第2部材を形成する工程と、
第1基板の表面側に選択トランジスタを有する第1部材の裏面に、前記接続層を接合する工程と
を含む半導体装置の製造方法。 - 前記第2部材を形成する工程において、前記抵抗変化素子として、記録層と、トンネルバリア層と、参照層とを、前記接続部に近いほうからこの順に含むスピン注入磁化反転型記憶素子を形成する
請求項10記載の半導体装置の製造方法。 - 前記第2部材を形成する工程において、前記抵抗変化素子を複数形成し、
前記複数の抵抗変化素子として、
前記記録層を含み、前記複数の抵抗変化素子の各々ごとに分離された個別積層部と、
前記トンネルバリア層および前記参照層を含み、前記複数の抵抗変化素子に共通の共通積層部と
を形成する請求項11記載の半導体装置の製造方法。 - 前記共通積層部に、前記複数の抵抗変化素子に共通の配線を兼ねさせる
請求項12記載の半導体装置の製造方法。 - 前記接続層を、前記個別積層部と共に前記複数の抵抗変化素子の各々ごとに分離して形成する
請求項13記載の半導体装置の製造方法。 - 前記記録層および前記参照層を、磁化容易軸が膜面に対して垂直方向に向く膜により構成する
請求項11記載の半導体装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013108448A JP2014229758A (ja) | 2013-05-22 | 2013-05-22 | 半導体装置およびその製造方法 |
CN201410205486.2A CN104183613B (zh) | 2013-05-22 | 2014-05-15 | 半导体装置及其制造方法 |
US14/282,009 US9502467B2 (en) | 2013-05-22 | 2014-05-20 | Semiconductor device and method of manufacturing the same |
US15/290,127 US10074690B2 (en) | 2013-05-22 | 2016-10-11 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013108448A JP2014229758A (ja) | 2013-05-22 | 2013-05-22 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2014229758A true JP2014229758A (ja) | 2014-12-08 |
Family
ID=51934843
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013108448A Pending JP2014229758A (ja) | 2013-05-22 | 2013-05-22 | 半導体装置およびその製造方法 |
Country Status (3)
Country | Link |
---|---|
US (2) | US9502467B2 (ja) |
JP (1) | JP2014229758A (ja) |
CN (1) | CN104183613B (ja) |
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---|---|---|---|---|
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2013
- 2013-05-22 JP JP2013108448A patent/JP2014229758A/ja active Pending
-
2014
- 2014-05-15 CN CN201410205486.2A patent/CN104183613B/zh not_active Expired - Fee Related
- 2014-05-20 US US14/282,009 patent/US9502467B2/en active Active
-
2016
- 2016-10-11 US US15/290,127 patent/US10074690B2/en active Active
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Also Published As
Publication number | Publication date |
---|---|
US10074690B2 (en) | 2018-09-11 |
US20140346624A1 (en) | 2014-11-27 |
CN104183613A (zh) | 2014-12-03 |
CN104183613B (zh) | 2019-06-07 |
US9502467B2 (en) | 2016-11-22 |
US20170033157A1 (en) | 2017-02-02 |
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