CN108461517A - 随机存储器及其制备方法 - Google Patents
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Abstract
本发明提供了一种随机存储器及其制备方法。该随机存储器包括设置于绝缘底层上的集成模块，集成模块包括顺序层叠并连接的第一导体层、三维CMOS单元层、存储单元层和第二导体层，三维CMOS单元层包括一个或多个三维CMOS单元，且三维CMOS单元层包括：栅极层，具有至少一个通孔；至少一个有源区，一一对应穿过通孔并分别与栅极层、存储单元层和第一导体层连接，且有源区包括源极区和漏极区，源极区和漏极区位于栅极层的两侧。相比于现有技术中源漏极位于栅极左右两侧的平面CMOS单元，对为了需要CMOS提供有效驱动电流供给存储单元的存储器来说，同样沟道宽度的器件缩小了CMOS单元的平面面积，提高了随机存储器的存储密度。
Description
技术领域
本发明涉及存储器技术领域，具体而言，涉及一种随机存储器及其制备方法。
背景技术
目前，为了提升STT MRAM等随机存储器(RAM)的密度，通常采用缩小存储单元平面面积的方法，然而，为了缩小存储单元的平面面积，需要不断提升工艺节点，对成本以及工艺存在挑战。
并且，现有的随机存储器通常由一个MOS管、一个存储单元和若干连接线组成，MOS管起到选址作用，MOS管的漏极连接存储单元的一端，当栅极开启时，源极、漏极、存储单元和位线组成回路，当上述随机存储器为STT MRAM时，存储单元为磁隧道结(MTJ)。
然而，由于STT-MRAM等随机存储器对串联CMOS的驱动电流有要求，随着工艺节点的改进，CMOS电流密度基本保持不变，导致CMOS的沟道宽度无法随着工艺节点推进而有效缩小。因此，现有技术中随机存储器中存储单元的密度受限于搭载的CMOS管的面积。
发明内容
本发明的主要目的在于提供一种随机存储器及其制备方法，以解决现有技术中随机存储器中存储单元的密度受限于搭载的CMOS管的面积的问题。
为了实现上述目的，根据本发明的一个方面，提供了一种随机存储器，包括设置于绝缘底层上的集成模块，集成模块包括顺序层叠并连接的第一导体层、三维CMOS单元层、存储单元层和第二导体层，三维CMOS单元层包括一个或多个三维CMOS单元，且三维CMOS单元层包括：栅极层，具有至少一个通孔；至少一个有源区，一一对应穿过通孔并分别与栅极层、存储单元层和第一导体层连接，且有源区包括源极区和漏极区，源极区和漏极区位于栅极层的两侧。
进一步地，存储单元层具有与有源区一一对应的存储单元。
进一步地，有源区包括由内到外依次设置的绝缘填充层、掺杂硅层和栅氧层，掺杂硅层环绕并覆盖在绝缘填充层的外侧表面，栅氧层环绕并覆盖在掺杂硅层的外侧表面对应通孔的位置。
进一步地，随机存储器还包括用于连接存储单元与三维CMOS单元的连接层，且连接层连接存储单元与有源区，优选连接层为TaN层、Ti/TiN层和Cu层。
进一步地，随机存储器包括沿远离绝缘底层的方向依次层叠设置的n层集成模块，第m+1层集成模块的第一导体层与第m层集成模块的第二导体层连接，m和n均为正整数，且m＜n。
进一步地，随机存储器为MRAM、RRAM或PCRAM。
根据本发明的另一方面，提供了一种上述的随机存储器的制备方法，包括以下步骤：S1、在绝缘底层上设置第一导体层；S2、在第一导体层上设置包括一个或多个三维CMOS单元的三维CMOS单元层，三维CMOS单元层包括栅极层和至少一个有源区，有源区穿过栅极层并与第一导体层连接；S3、在各有源区上设置存储单元层；以及S4、在存储单元层上设置第二导体层。
进一步地，步骤S2包括以下过程：S21、在第一导体层上形成具有至少一个第一通孔的绝缘复合层，并在第一通孔中形成预掺杂硅层和绝缘填充层，且预掺杂硅层和绝缘填充层与第一导体层连通；S22、去除部分绝缘复合层，且靠近第一导体层的绝缘复合层部分以及远离第一导体层的绝缘复合层部分未被去除，预掺杂硅层掺杂形成掺杂硅层；S23、在掺杂硅层的外表面形成栅氧层；以及S24、在经过步骤S23处理的绝缘复合层中形成与栅氧层连接的栅极层，掺杂硅层包括源极区和漏极区，源极区和漏极区位于栅极层的两侧。
进一步地，过程S21包括：S211、在第一导体层上形成顺序层叠设置的第一绝缘层、牺牲层和第二绝缘层，第一绝缘层覆盖于第一导体层的表面，且第一绝缘层、牺牲层和第二绝缘层构成绝缘复合层，优选第一绝缘层和第二绝缘层为氧化物层，牺牲层为氮化硅层；S212、形成贯穿第一绝缘层、牺牲层和第二绝缘层的第一通孔；以及S213、在第一通孔的表面设置预掺杂硅层；S214、在预掺杂硅层围成的区域中设置绝缘填充层。
进一步地，过程S22包括：S221、将牺牲层和部分第一绝缘层去除，以形成分别与第一绝缘层和掺杂硅层连通的第一填充区域，第一绝缘层具有与第一填充区域连通的第一裸露表面，预掺杂硅层具有与第一填充区域连通的第二裸露表面；以及S222、通过第二裸露表面对预掺杂硅层进行掺杂，以形成掺杂硅层。
进一步地，过程S24包括：S241、在第一填充区域中设置栅极预备层；S242、去除与第一裸露表面对应的部分栅极预备层，以形成栅极层。
进一步地，在过程S242中，去除与第一裸露表面对应的部分栅极预备层，以形成第二填充区域，在步骤S4之前，制备方法还包括以下步骤：在第二填充区域中填充第三绝缘层，且第三绝缘层与有源区远离第一导体层10的表面在同一个平面上，优选第三绝缘层为氧化物层；在第三绝缘层与存储单元层形成的区域中形成第四绝缘层，且第四绝缘层与存储单元层远离第一导体层10的表面在同一个平面上，优选第四绝缘层为氧化物层。
进一步地，在步骤S3之前，制备方法还包括以下步骤：在三维CMOS单元的表面形成连接层，优选连接层为TaN层、Ti/TiN层和Cu层。
进一步地，在步骤S4之后，制备方法还包括：步骤S5，重复执行步骤S1至步骤S4，且各重复执行的步骤S1均在前一步骤形成的第二导体层上实施。
应用本发明的技术方案，提供了一种随机存储器，包括顺序层叠并连接的第一导体层、三维CMOS单元层、存储单元层和第二导体层，由于该三维CMOS单元层包括具有通孔的栅极层和有源区，有源区穿过通孔并分别与栅极层、存储单元层和第一导体层连接，且包括源极区和漏极区，源极区和漏极区分别位于栅极的上下两侧，从而相比于现有技术中源漏极位于栅极左右两侧的平面CMOS单元，对为了需要CMOS提供有效驱动电流供给存储单元的存储器来说，同样沟道宽度的器件有效缩小了CMOS单元的平面面积，提高了随机存储器的存储密度。
除了上面所描述的目的、特征和优点之外，本发明还有其它的目的、特征和优点。下面将参照图，对本发明作进一步详细的说明。
附图说明
构成本发明的一部分的说明书附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1示出了本发明实施方式所提供的随机存储器的三维立体结构示意图；
图2示出了本发明实施方式所提供的随机存储器中三维CMOS单元的三维立体结构示意图；
图3示出了本发明实施方式所提供的随机存储器的在第一方向上的剖面结构示意图；
图4示出了本发明实施方式所提供的随机存储器的在第二方向上的剖面结构示意图；
图5示出了在本申请实施方式所提供的随机存储器的制备方法中，在执行过程S211之后基体在第一方向上的剖面结构示意图；
图6示出了图5所示的基体在第二方向上的剖面结构示意图；
图7示出了在本申请实施方式所提供的随机存储器的制备方法中，在执行过程S214之后基体在第一方向上的剖面结构示意图；
图8示出了图7所示的基体在第二方向上的剖面结构示意图；
图9示出了在本申请实施方式所提供的随机存储器的制备方法中，在执行过程S222之后基体在第一方向上的剖面结构示意图；
图10示出了图9所示的基体在第二方向上的剖面结构示意图；
图11示出了在本申请实施方式所提供的随机存储器的制备方法中，在执行过程S241之后基体在第一方向上的剖面结构示意图；
图12示出了图11所示的基体在第二方向上的剖面结构示意图；
图13示出了在本申请实施方式所提供的随机存储器的制备方法中，在执行过程S242之后基体在第一方向上的剖面结构示意图；
图14示出了图13所示的基体在第二方向上的剖面结构示意图；
图15示出了在本申请实施方式所提供的随机存储器的制备方法中，在过程S242中形成的第二填充区域中填充第二绝缘层后基体在第一方向上的剖面结构示意图；
图16示出了图15所示的基体在第二方向上的剖面结构示意图；
图17示出了在本申请实施方式所提供的随机存储器的制备方法中，在执行步骤S3之后基体在第一方向上的剖面结构示意图；
图18示出了图17所示的基体在第二方向上的剖面结构示意图；
图19示出了在本申请实施方式所提供的随机存储器的制备方法中，在执行步骤S4之后基体在第一方向上的剖面结构示意图；以及
图20示出了图19所示的基体在第二方向上的剖面结构示意图。
其中，上述附图包括以下附图标记：
10、第一导体层；20、三维CMOS单元；210、栅极层；211、栅极预备层；220、有源区；221、掺杂硅层；2210、预掺杂硅层；222、绝缘填充层；230、绝缘复合层；231、第一绝缘层；232、牺牲层；233、第二绝缘层；30、存储单元；40、第二导体层；50、连接层。
具体实施方式
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
正如背景技术中所介绍的，现有技术中随机存储器中存储单元的密度受限于搭载的CMOS管的面积。本发明的发明人针对上述问题进行研究，提出了一种随机存储器，如图1至4所示，包括设置于绝缘底层上的集成模块，集成模块包括顺序层叠并连接的第一导体层10、三维CMOS单元层、存储单元层和第二导体层40，三维CMOS单元层包括一个或多个三维CMOS单元20，且三维CMOS单元层包括：栅极层210，具有至少一个通孔；至少一个有源区220，一一对应穿过通孔并分别与栅极层210、存储单元层和第一导体层10连接，且有源区220包括源极区和漏极区，源极区和漏极区位于栅极层210的两侧。
上述随机存储器中由于三维CMOS单元层包括具有通孔的栅极层和有源区，有源区穿过通孔并分别与栅极层、存储单元层和第一导体层连接，且包括源极区和漏极区，源极区和漏极区分别位于栅极的上下两侧，从而相比于现有技术中源漏极位于栅极左右两侧的平面CMOS单元，对为了需要CMOS提供有效驱动电流供给存储单元的存储器来说，同样沟道宽度的器件有效缩小了CMOS单元的平面面积，提高了随机存储器的存储密度。
在本发明的上述随机存储器中，集成模块设置于绝缘底层(未在图中示出)上，上述绝缘底层为在衬底上定义完底层逻辑电路后设置的绝缘层结构。图1示出了本发明的上述随机存储器的三维立体结构示意图；上述随机存储器中的三维CMOS单元层包括一个或多个三维CMOS单元20，图2中示出了本发明的上述随机存储器中CMOS单元20的三维立体结构示意图，各三维CMOS单元20包括具有通孔的部分栅极层和有源区，有源区220包括源极区和漏极区，源极区和漏极区位于栅极层210的两侧，图中的L为栅极层的高度，W为有源区的截面周长；图3和图4中则示出了本发明的上述随机存储器在第一方向上和第二方向上的剖面结构示意图，上述第一方向是指图1中所示的x方向，上述第二方向是指图1中所示的y方向。
在本发明的上述随机存储器中，优选地，存储单元层具有与有源区220一一对应的存储单元30；并且，为了使三维CMOS单元20能够形成源极和漏极，更为优选地，有源区220包括由内到外依次设置的绝缘填充层222、掺杂硅层221和栅氧层223，掺杂硅层221环绕并覆盖在绝缘填充层222的外侧表面，栅氧层环绕并覆盖在掺杂硅层221的外侧表面对应栅极的位置。此时，在掺杂硅层221中能够形成位于栅极层210通孔两侧的源极区和漏极区。
在本发明的上述随机存储器中，随机存储器还可以包括用于连接存储单元30与三维CMOS单元20的连接层50，且连接层50连接存储单元30与有源区220。通过设置上述连接层50，能够提供平坦表面改善磁旋存储器的薄膜平整度以优化性能；优选地，连接层50为TaN层、Ti/TiN层和钨层。
在本发明的上述随机存储器中，如图3所示，随机存储器可以包括沿远离绝缘底层的方向依次层叠设置的n层集成模块，第m+1层集成模块的第一导体层10与第m层集成模块的第二导体层40连接，m和n均为正整数，且m＜n。通过叠层可以实现3D结构，利用空间成倍扩容。
在本发明的上述随机存储器中，上述第一导体层10和上述第二导体层40通过分别与三维CMOS单元20的源极和漏极一一对应连接，以形成随机存储器的源极线和位线，上述栅极层210作为随机存储器的字线；上述第一导体层10和上述第二导体层40优选为金属线层，本领域技术人员可以根据实际所需的随机存储器中源极线和位线的数量采用金属划线工艺形成上述第一导体层10和上述第二导体层40。
本领域技术人员可以根据实际需求对存储单元30的种类进行合理选取，以形成所需种类的随机存储器，上述随机存储器可以为MRAM、RRAM或PCRAM，例如当存储单元30为磁隧道结(MTJ)，形成的随机存储器为MRAM；本领域技术人员也可以根据现有技术对存储单元30的结构进行设定，例如，当上述存储单元30为MTJ时，存储单元30可以包括自由层、势垒层和固定层。
根据本发明的另一方面，提供了一种上述的随机存储器的制备方法，包括以下步骤：S1、在绝缘底层上设置第一导体层10；S2、在第一导体层10上设置包括一个或多个三维CMOS单元20的三维CMOS单元层，三维CMOS单元层包括栅极层210和至少一个有源区220，有源区220穿过栅极层210并与第一导体层10连接；S3、在各有源区220上设置存储单元层；S4、在存储单元层上设置第二导体层40。
本发明的上述随机存储器的制备方法中由于在绝缘底层上顺序设置第一导体层、三维CMOS单元层、存储单元层和第二导体层，并使其顺次连接，其中，三维CMOS单元层包括栅极层和有源区，有源区穿过栅极层并与第一导体层连接，从而相比于现有技术中源漏极位于栅极两侧的CMOS单元，采用本发明上述制备方法有效缩小了CMOS单元的平面面积，提高了随机存储器的存储密度。
下面将结合图5至20更详细地描述根据本发明提供的随机存储器的制备方法的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员。
首先，执行步骤S1：在绝缘底层上设置第一导体层10。优选采用金属材料形成上述第一导体层10，本领域技术人员可以根据随机存储器实际所需的位线或源极线的数量，采用金属划线工艺形成具有特定结构的第一导体层10；上述绝缘底层为在衬底上定义完底层逻辑电路后设置的绝缘层结构。
在执行完步骤S1之后，执行步骤S2：在第一导体层10上设置包括一个或多个三维CMOS单元20的三维CMOS单元层，三维CMOS单元层包括栅极层210和至少一个有源区220，有源区220穿过栅极层210并与第一导体层10连接。相比于现有技术中源漏极位于栅极两侧的CMOS单元，上述结构的三维CMOS单元20能够具有更小的沟道宽度，从而有效地缩小了后续形成的三维CMOS单元的平面面积。
在一种优选的实施方式中，上述步骤S2包括以下过程：S21、在第一导体层10上形成具有至少一个第一通孔的绝缘复合层230，并在第一通孔中形成预掺杂硅层2210和绝缘填充层222，且预掺杂硅层2210和绝缘填充层222与第一导体层10连通。更为优选地，上述过程S21包括：S211、在第一导体层10上形成顺序层叠设置的第一绝缘层231、牺牲层232和第二绝缘层233，第一绝缘层231覆盖于第一导体层10的表面，且第一绝缘层231、牺牲层232和第二绝缘层233构成绝缘复合层230，如图5和6所示；S212、形成贯穿第一绝缘层231、牺牲层232和第二绝缘层233的第一通孔；S213、在第一通孔的表面设置N型预掺杂硅层2210；S214、在预掺杂硅层2210围成的区域中形成绝缘填充层222，如图7和8所示。
在上述过程S211中，可以采用沉积工艺形成第一绝缘层231、牺牲层232和第二绝缘层233，本领域技术人员可以根据现有技术对沉积工艺进行合理选取，并根据不同的沉积工艺对工艺条件进行合理设定；形成上述第一绝缘层231和上述第二绝缘层233的材料优选为氧化物，更优选为二氧化硅，形成上述牺牲层232的材料优选为氮化硅层，采用氮化硅层作为牺牲层232能够方便与二氧化硅用较高选择比的工艺去除。
在上述过程S212中，可以采用刻蚀工艺在第一绝缘层231、牺牲层232和第二绝缘层233构成的绝缘复合层230中形成第一通孔，本领域技术人员可以根据现有技术对刻蚀工艺进行合理选取，并根据不同的刻蚀工艺对工艺条件进行合理设定。
在上述过程S213中，为了提高工艺效率，优选地，采用化学气相淀积在绝缘复合层230中第一通孔的表面沉积硅材料，以形成预掺杂硅层2210，本领域技术人员可以根据实际需求对其工艺条件进行合理设定。
在上述过程S214中，为了提高工艺效率，优选地，采用化学气相淀积在预掺杂硅层2210围成的区域中形成绝缘填充层222，本领域技术人员可以根据实际需求对其工艺条件进行合理设定；形成上述绝缘填充层222的材料优选为氧化物，更优选为二氧化硅，但并不局限于上述优选的种类，本领域技术人员可以根据现有技术对形成绝缘填充层222的材料进行合理选取。
在上述优选的实施方式中，上述步骤S2还包括过程S22：去除部分绝缘复合层230，且靠近第一导体层10的绝缘复合层部分以及远离第一导体层10的绝缘复合层部分未被去除，预掺杂硅层2210掺杂形成掺杂硅层221(N型或P型)。更为优选地，上述过程S22包括：S221、将牺牲层232和部分第一绝缘层231去除，以形成分别与第一绝缘层231和掺杂硅层221连通的第一填充区域，第一导体层10上覆盖的第一绝缘层231具有与第一填充区域连通的第一裸露表面，预掺杂硅层2210具有与第一填充区域连通的第二裸露表面；S222、通过第二裸露表面对预掺杂硅层2210进行注入，以形成掺杂硅层221作为衬底层，如图9和10所示。
在上述步骤S221中，形成上述第一裸露表面的步骤可以包括：在相邻两个第一通孔之间的部分绝缘填充层222中沿第一方向形成条状窗口，上述形成条状窗口的工艺优选为湿法刻蚀工艺，为保证刻蚀直接接触第一导体层10而导致的污染问题，以第一绝缘层231作为刻蚀中止层；并且，为了提高工艺效率，优选地，采用热磷酸去除牺牲层232、部分第一绝缘层231和部分第二绝缘层233，以使第一绝缘层231具有第一裸露表面，预掺杂硅层2210具有第二裸露表面，从而形成分别与上述第一裸露表面和第二裸露表面连通的第一填充区域，本领域技术人员可以根据实际需求对其工艺条件进行合理设定。
在上述步骤S222中，上述预掺杂硅层2210可以为掺杂N型硅层，此时可以采用离子注入工艺对预掺杂N型硅层注入P型离子，以形成掺杂硅层221，本领域技术人员可以根据实际需求对其工艺条件进行合理设定；并且，掺杂硅层221的杂质类型与衬底的杂质类型相反，即当掺杂硅层221为P型成掺杂时，衬底为N型硅衬底，当掺杂硅层221为N型成掺杂时，衬底为P型硅衬底。
在上述优选的实施方式中，上述步骤S2还包括过程S23：在掺杂硅层221的外表面形成栅氧层(未在图中示出)。为了提高工艺效率，更为优选地，在上述步骤S23中采用临场蒸汽产生的氧化技术(ISSG)在掺杂硅层221的外表面形成栅氧层(未在图中示出)，本领域技术人员可以根据实际需求对其工艺条件进行合理设定。
在上述优选的实施方式中，上述步骤S2还包括过程S24：在经过步骤S23处理的绝缘复合层230中形成与栅氧层连接的栅极层210，掺杂硅层221包括源极区和漏极区，源极区和漏极区位于栅极层210的上下两侧。更为优选地，上述过程S24包括：S241、在第一填充区域中设置栅极预备层211，如图11和12所示；S242、去除与第一裸露表面对应的部分栅极预备层211，以形成栅极层210，如图13和14所示。通过上述过程S23形成了完整的三维CMOS单元20，此时，掺杂硅层221上的源极和漏极位于栅极层210的上下两侧。
在上述步骤S241中，为了提高工艺效率，优选地，采用化学气相沉积在第一填充区域中形成栅极预备层211，形成上述栅极预备层211的材料优选为多晶硅；
在上述步骤S242中，通过去除与第一裸露表面对应的部分栅极预备层211，以将栅极预备层211形成与各有源区220一一对应连接的栅极层210，为了提高工艺效率，优选地，采用反应离子刻蚀去除上述部分栅极预备层211，本领域技术人员可以根据实际需求对其工艺条件进行合理设定。
在上述步骤S242之后，在形成栅极层210的同时，在经过步骤S242处理的绝缘复合层230中还形成了第二填充区域，此时，还可以在第二填充区域中填充第三绝缘层，如图15和16所示，用于使第三绝缘层与有源区220远离第一导体层10的表面在同一个平面上，从而方便了后续存储单元30或连接层50在有源区220上的设置，优选第三绝缘层为氧化物层。
在执行完步骤S2之后，执行步骤S3：在各有源区220上设置存储单元层。上述存储单元层可以具有与所述有源区220一一对应的存储单元30，如图17和18所示。本领域技术人员可以根据实际需求对设置的存储单元30的种类进行合理选取，以形成所需种类的随机存储器，上述随机存储器可以为MRAM、RRAM或PCRAM，当需要形成的随机存储器为MRAM时，可以在各有源区220上设置磁隧道结(MTJ)，上述设置MTJ的步骤可以包括：在各有源区220上顺序设置自由层、势垒层和固定层；设置上述存储单元30的工艺方法本领域技术人员可以根据现有技术进行合理选取。
在上述步骤S3之前，优选地，制备方法还包括以下步骤：在三维CMOS单元20的表面形成连接层50。在后续形成存储单元30后，上述连接层50能够将三维CMOS单元20与存储单元30连接，提供平坦表面以提高最终形成的磁性随机存储器的性能；更为优选地，上述连接层50为TaN层、Ti/TiN层和钨层。
在执行完步骤S3之后，执行步骤S4：在存储单元30上设置第二导体层40，如图19和20所示。优选采用金属材料形成上述第二导体层40，本领域技术人员可以根据随机存储器实际所需的位线或源极线的数量，采用金属划线工艺形成具有特定结构的第二导体层40，此时，上述第一导体层10和上述第二导体层40形成了最终形成的随机存储器的位线和源极线。
在上述步骤S4之前，制备方法还包括以下步骤：在第三绝缘层与存储单元30形成的区域中形成第四绝缘层，以使第四绝缘层与存储单元30远离第一导体层10的表面在同一个平面上，从而方便了第二导体层40在存储单元30上的设置，优选第四绝缘层为氧化物层。
在一种优选的实施方式中，在步骤S4之后，制备方法还包括：步骤S5，重复执行步骤S1至步骤S4，且各重复执行的步骤S1均在前一步骤形成的第二导体层40上实施。通过执行一次步骤S1至步骤S4，以形成一层包括依次连接的第一导体层10、至少一个三维CMOS单元20、至少一个存储单元30和第二导体层40的集成模块，从而在重复多次后，形成的随机存储器能够包括沿远离绝缘底层的方向依次层叠设置的多层集成模块，从而通过叠层以实现3D结构，利用空间成倍扩容。
从以上的描述中，可以看出，本发明上述的实施例实现了如下技术效果：本发明的随机存储器中三维CMOS单元层包括具有通孔的栅极层和有源区，有源区穿过通孔并分别与栅极层、存储单元层和第一导体层连接，且包括源极区和漏极区，源极区和漏极区分别位于栅极的上下两侧，从而相比于现有技术中源漏极位于栅极两侧的CMOS单元，有效地缩小了CMOS单元的平面面积，提高了随机存储器的存储密度。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (14)
1.一种随机存储器，其特征在于，包括设置于绝缘底层上的集成模块，所述集成模块包括顺序层叠并连接的第一导体层(10)、三维CMOS单元层、存储单元层和第二导体层(40)，所述三维CMOS单元层包括一个或多个三维CMOS单元(20)，且所述三维CMOS单元层包括：
栅极层(210)，具有至少一个通孔；
至少一个有源区(220)，一一对应穿过所述通孔并分别与所述栅极层(210)、所述存储单元层和所述第一导体层(10)连接，且所述有源区(220)包括源极区和漏极区，所述源极区和所述漏极区位于所述栅极层(210)的两侧。
2.根据权利要求1所述的随机存储器，其特征在于，所述存储单元层具有与所述有源区(220)一一对应的存储单元(30)。
3.根据权利要求2所述的随机存储器，其特征在于，所述有源区(220)包括由内到外依次设置的绝缘填充层(222)、掺杂硅层(221)和栅氧层(223)，所述掺杂硅层(221)环绕并覆盖在所述绝缘填充层(222)的外侧表面，所述栅氧层环绕并覆盖在所述掺杂硅层(221)的外侧表面对应所述通孔的位置。
4.根据权利要求2或3所述的随机存储器，其特征在于，所述随机存储器还包括用于连接所述存储单元(30)与所述三维CMOS单元(20)的连接层(50)，且所述连接层(50)连接所述存储单元(30)与所述有源区(220)，优选所述连接层(50)为TaN层、Ti/TiN层和Cu层。
5.根据权利要求1至3中任一项所述的随机存储器，其特征在于，所述随机存储器包括沿远离所述绝缘底层的方向依次层叠设置的n层所述集成模块，第m+1层所述集成模块的所述第一导体层(10)与第m层所述集成模块的所述第二导体层(40)连接，m和n均为正整数，且m＜n。
6.根据权利要求1至3中任一项所述的随机存储器，其特征在于，所述随机存储器为MRAM、RRAM或PCRAM。
7.一种权利要求1至6中任一项所述的随机存储器的制备方法，其特征在于，包括以下步骤：
S1、在绝缘底层上设置第一导体层(10)；
S2、在所述第一导体层(10)上设置包括一个或多个三维CMOS单元(20)的三维CMOS单元层，所述三维CMOS单元层包括栅极层(210)和至少一个有源区(220)，所述有源区(220)穿过所述栅极层(210)并与所述第一导体层(10)连接；
S3、在各所述有源区(220)上设置存储单元层；以及
S4、在所述存储单元层上设置第二导体层(40)。
8.根据权利要求7所述的制备方法，其特征在于，所述步骤S2包括以下过程：
S21、在所述第一导体层(10)上形成具有至少一个第一通孔的绝缘复合层(230)，并在所述第一通孔中形成预掺杂硅层(2210)和绝缘填充层(222)，且所述预掺杂硅层(2210)和所述绝缘填充层(222)与所述第一导体层(10)连通；
S22、去除部分所述绝缘复合层(230)，且靠近所述第一导体层(10)的所述绝缘复合层(230)部分以及远离所述第一导体层(10)的所述绝缘复合层(230)部分未被去除，所述预掺杂硅层(2210)掺杂形成掺杂硅层(221)；
S23、在所述掺杂硅层(221)的外表面形成栅氧层；以及
S24、在经过所述步骤S23处理的所述绝缘复合层(230)中形成与所述栅氧层连接的所述栅极层(210)，所述掺杂硅层(221)包括源极区和漏极区，所述源极区和所述漏极区位于所述栅极层(210)的两侧。
9.根据权利要求8所述的制备方法，其特征在于，所述过程S21包括：
S211、在所述第一导体层(10)上形成顺序层叠设置的第一绝缘层(231)、牺牲层(232)和第二绝缘层(233)，所述第一绝缘层(231)覆盖于所述第一导体层(10)的表面，且所述第一绝缘层(231)、所述牺牲层(232)和所述第二绝缘层(233)构成所述绝缘复合层(230)，优选所述第一绝缘层(231)和所述第二绝缘层(233)为氧化物层，所述牺牲层(232)为氮化硅层；
S212、形成贯穿所述第一绝缘层(231)、所述牺牲层(232)和所述第二绝缘层(233)的所述第一通孔；
S213、在所述第一通孔的表面设置预掺杂硅层(2210)；以及
S214、在所述预掺杂硅层(2210)围成的区域中设置所述绝缘填充层(222)。
10.根据权利要求9所述的制备方法，其特征在于，所述过程S22包括：
S221、将所述牺牲层(232)和部分所述第一绝缘层(231)去除，以形成分别与所述第一绝缘层(231)和所述掺杂硅层(221)连通的第一填充区域，所述第一绝缘层(231)具有与所述第一填充区域连通的第一裸露表面，所述预掺杂硅层(2210)具有与所述第一填充区域连通的第二裸露表面；以及
S222、通过所述第二裸露表面对所述预掺杂硅层(2210)进行掺杂，以形成掺杂硅层(221)。
11.根据权利要求10所述的制备方法，其特征在于，所述过程S24包括：
S241、在所述第一填充区域中设置栅极预备层(211)；
S242、去除与所述第一裸露表面对应的部分所述栅极预备层(211)，以形成所述栅极层(210)。
12.根据权利要求11所述的制备方法，其特征在于，在所述过程S242中，去除与所述第一裸露表面对应的部分所述栅极预备层(211)，以形成第二填充区域，在所述步骤S4之前，所述制备方法还包括以下步骤：
在所述第二填充区域中填充第三绝缘层，且所述第三绝缘层与所述有源区(220)远离所述第一导体层10的表面在同一个平面上，优选所述第三绝缘层为氧化物层；
在所述第三绝缘层与所述存储单元层形成的区域中形成第四绝缘层，且所述第四绝缘层与所述存储单元层远离所述第一导体层10的表面在同一个平面上，优选所述第四绝缘层为氧化物层。
13.根据权利要求7所述的制备方法，其特征在于，在所述步骤S3之前，所述制备方法还包括以下步骤：
在所述三维CMOS单元(20)的表面形成连接层(50)，优选所述连接层(50)为TaN层、Ti/TiN层和Cu层。
14.根据权利要求7所述的制备方法，其特征在于，在所述步骤S4之后，所述制备方法还包括：
步骤S5，重复执行所述步骤S1至步骤S4，且各重复执行的所述步骤S1均在前一步骤形成的所述第二导体层(40)上实施。
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