CN100485905C - 使用单晶自对准二极管的磁性随机存取存储器 - Google Patents

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CN100485905C CNB2007101067193A CN200710106719A CN100485905C CN 100485905 C CN100485905 C CN 100485905C CN B2007101067193 A CNB2007101067193 A CN B2007101067193A CN 200710106719 A CN200710106719 A CN 200710106719A CN 100485905 C CN100485905 C CN 100485905C
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Abstract

磁性随机存取存储器(MRAM)存储单元包含MRAM元件以及单晶自对准二极管。MRAM元件与单晶自对准二极管经由接触窗而连接。在MRAM元件上方仅定位一个金属线。定位于邻近接触窗的相对侧壁之处的第一间隙壁以及第二间隙壁定义了单晶自对准二极管的大小。第一金属硅化物线以及第二金属硅化物线分别定位于邻近第一间隙壁以及第二间隙壁之处。定义于硅基底中的单晶自对准二极管包括底部植入(BI)区域以及接触植入(CI)区域。CI区域为BI区域所包围，除了CI区域的与硅基底的表面对准的侧边以外。亦揭露MRAM存储单元的制造方法、读取方法以及编程方法。

Description

使用单晶自对准二极管的磁性随机存取存储器
技术领域
本发明大体上是关于一种磁性随机存取存储器(magnetic randomaccess memory，MRAM)，且更特定言之是关于一种使用单晶自对准二极管(single crystal self-aligned diode)的MRAM存储单元以及操作与制造MRAM存储单元的方法。
背景技术
磁性随机存取存储器(MRAM)为能够执行非挥发性存储器操作的存储单元。MRAM存储单元由两个元件组成：MRAM元件以及选择性元件(selectivedevice)。MRAM存储单元的MRAM元件用以储存资讯，而MRAM存储单元的选择性元件用于防止MRAM元件被MRAM阵列中的其他MRAM存储单元所影响，诸如漏电流(leakage current)。MRAM存储单元具有高速度、低功率消耗以及高积集密度。
MRAM存储单元的由多层铁磁薄膜(multi-layer ferromagnetic thinfilm)制成的MRAM元件可相对于铁磁薄膜的表面具有共平面或垂直磁化方向。由于MRAM元件的电阻根据形成于多层铁磁薄膜中的磁化方向而改变，因此藉由感应归因于电阻改变的电流变化来读取储存于MRAM存储单元的MRAM元件中的资讯。
MRAM存储单元的选择性元件可为二极管或电晶体。可使用单晶二极管(single crystal diode)或多晶二极管(poly-crystal diode)以用于MRAM存储单元的选择性元件。然而，单晶二极管难以缩小其尺寸，且多晶二极管在反向偏压区域处具有漏电流问题。或者，可使用电晶体以用于MRAM存储单元的选择性元件，然而，电晶体的制造过程比二极管的制造过程复杂。此外，电晶体的尺寸亦大于二极管的尺寸。
鉴于上文，需要一种使用具有较小尺寸以及简单制造过程的选择性元件的MRAM存储单元。
发明内容
广言之，本发明藉由提供一种包括MRAM元件以及单晶自对准二极管的磁性随机存取存储器(MRAM)存储单元来满足此需要。亦揭露MRAM存储单元的两种编程方法、一种读取方法以及一种制造方法。
根据本发明的一态样，提供一种MRAM存储单元。MRAM存储单元包含MRAM元件以及选择性元件，其中选择性元件为单晶自对准二极管。单晶自对准二极管包括底部植入(bottom implant，BI)区域以及接触窗植入(contact implant，CI)区域。具有第一极性的BI区域定义于硅基底中。CI区域定义于硅基底的位于BI区域内的部分中，以使CI区域为BI区域所包围，除了CI区域的与硅基底的表面对准的侧边以外。CI区域具有与BI区域的第一极性相反的第二极性。接触窗定义于CI区域上。第一间隙壁以及第二间隙壁分别定义为邻近接触窗的相对侧壁。第一金属硅化物线(metal silicide line)以及第二金属硅化物线分别定义为邻近第一间隙壁以及第二间隙壁。第一间隙壁以及第二间隙壁中的每一者的厚度定义了单晶自对准二极管的大小。最后，MRAM元件定义于接触窗上。
MRAM存储单元的MRAM元件可相对于MRAM元件的表面具有共平面磁化方向或垂直磁化方向。MRAM元件具有自磁性穿隧接面(magnetic tunneljunction，MTJ)堆叠、巨磁阻(giant magneto resistance，GMR)堆叠、庞磁阻(colossus magneto resistance，CMR)堆叠、具有Savtchenko膜堆叠的MTJ、具有Savtchenko膜堆叠的GMR所组成的群中选出的一个MRAM结构。
根据本发明的另一态样，描述一种用于制造MRAM存储单元的方法。制造方法包括在硅基底上形成金属硅化物层，以及图案化且蚀刻金属硅化物层，直至暴露下方的硅基底为止，从而形成沟渠。接着，藉由将第一杂质掺杂经由沟渠植入硅基底来形成BI区域。在金属硅化物层以及沟渠上形成共形介电层(conformal dielectric layer)，以使沟渠的侧壁及底部被覆盖。接着，在共形介电层上形成层间介电(inter-layer dielectric，ILD)层。藉由对BI区域上方的ILD层进行图案化且蚀刻穿过ILD层及共形介电层，直至达到BI区域为止而形成接触孔。接着，藉由将第二杂质掺杂经由接触孔植入BI区域中来形成CI区域，以使CI区域为BI区域所包围，除了CI区域的与硅基底的表面对准的侧边以外。第二杂质掺杂具有与第一杂质掺杂相反的极性，且CI区域以及BI区域形成单晶自对准二极管。在藉由填充接触孔来形成接触窗之后，在接触窗上形成MRAM元件。
根据本发明的又一态样，描述一种用于在MRAM阵列中读取MRAM存储单元的方法。MRAM阵列中的MRAM存储单元的每一行共用充当位元线的同一BI区域，MRAM阵列的MRAM存储单元的每一列共用同一金属线，此同一金属线经由通路接触窗连接至MRAM元件且充当字元线。金属硅化物线定位于MRAM阵列的MRAM存储单元的任何两行之间。首先，向待读取的MRAM存储单元的字元线施加正电压。接着，使待读取的MRAM存储单元的位元线接地。结果，电流自待读取的MRAM存储单元的字元线流至待读取的MRAM存储单元的位元线。对此电流进行感应以侦测储存于MRAM存储单元中的资讯。
根据本发明的再一态样，描述一种用于对MRAM阵列中的具有共平面磁化方向的MRAM存储单元进行编程的方法。MRAM阵列的MRAM存储单元的每一行共用充当位元线的同一BI区域，MRAM阵列的MRAM存储单元的每一列共用充当字元线的同一金属线，且MRAM阵列的MRAM存储单元的每一行共用分别定位于MRAM存储单元的每一行的相对侧处的第一金属硅化物线以及第二金属硅化物线。为了对MRAM阵列中的具有共平面磁化方向的MRAM存储单元进行编程，在待编程的MRAM存储单元的第一金属硅化物线以及第二金属硅化物线上产生第一编程电流(programming current)以及第二编程电流，以使第一编程电流与第二编程电流具有同一流动方向。在待编程的MRAM存储单元的字元线上产生第三编程电流。
根据本发明的又一态样，描述一种用于对MRAM阵列中的具有垂直磁化方向的MRAM存储单元进行编程的方法。MRAM阵列的MRAM存储单元的每一行共用充当位元线的同一BI区域，MRAM阵列的MRAM存储单元的每一列共用充当字元线的同一金属线，且MRAM阵列的MRAM存储单元的每一行共用分别定位于MRAM存储单元的每一行的相对侧的第一金属硅化物线以及第二金属硅化物线。为了对MRAM阵列中的具有垂直磁化方向的MRAM存储单元进行编程，在待编程的MRAM存储单元的第一金属硅化物线上产生第一编程电流，且在待编程的MRAM存储单元的第二金属硅化物线上产生第二编程电流，以使第一编程电流与第二编程电流具有相反流动方向。在定位于与待编程的MRAM存储单元的字元线的第一侧相邻之处的第一相邻字元线上产生第三编程电流。最后，在定位于与待编程的MRAM存储单元的字元线的第二侧相邻之处的第二相邻字元线上产生第四编程电流，以使第三编程电流与第四编程电流具有相反流动方向。待编程的MRAM存储单元的字元线的第一侧与待编程的MRAM存储单元的字元线的第二侧相对。
应理解，以上大体描述以及以下详细描述为且仅为例示性的，且对于所主张的本发明并非限制性的。
附图说明
图1A至图1N说明根据本发明的一实施例的用于制造磁性随机存取存储器(MRAM)存储单元连同周边元件的例示性方法。
图2说明根据本发明的一实施例的用于在MRAM阵列中读取MRAM存储单元的例示性方法。
图3A至图3B说明根据本发明的一实施例的对MRAM阵列中具有共平面磁化方向的MRAM存储单元进行编程的例示性方法。
图4A至图4C说明根据本发明的一实施例的对MRAM阵列中的具有垂直磁化方向的MRAM存储单元进行编程的例示性方法。
【主要元件符号说明】
100：p型硅基底                    101：隔离层
101′：隔离线                     102：金属硅化物层
102′：金属硅化物线               103：沟渠
104：底部植入区域                 104′：扩散的BI区域
105：共形粘着层                   105′：粘着层
106：共形介电层                   106′：介电层
106＂：介电间隔                   107：层间介电层
107′：ILD层                      108：接触孔
109：开口接触窗                   110：接触植入区域
110′：扩散的CI区域               111：接触窗
112：复合MRAM材料层               112′：MRAM元件
113：金属间介电层                 113′：IMD层
114：通路接触孔                   115：通路接触窗
116：横向金属线                   200：MRAM阵列
210：字元线                       220：字元线
230：字元线                       240：金属硅化物线
250：金属硅化物线                 260：金属硅化物线
270：位元线                       280：位元线
290：位元线                       300：MRAM阵列
310：字元线                       320：字元线
330：字元线                       340：金属硅化物线
350：金属硅化物线                 360：金属硅化物线
370：位元线                       380：位元线
390：位元线                       400：MRAM阵列
410：字元线                       420：字元线
430：字元线                       440：金属硅化物线
450：金属硅化物线                 460：金属硅化物线
470：位元线                       480：位元线
490：位元线                       Hm：圆形磁场
Hm′：圆形磁场                    Hw：圆形磁场
Hw′：圆形磁场                    Hx：圆形磁场
Hx′：圆形磁场                    Hy：圆形磁场
Hz1′：垂直磁场分量               Hz2：垂直磁场分量
Ix：编程电流                      Ix′：编程电流
Iy：编程电流                      Iy′：编程电流
m：列                    m+1：列
m-1：列                  n：行
n+1：行                  n-1：行
V1：电压                 V1′：电压
V2：电压                 V2′：电压
V3：电压                 V3′：电压
V4：电压                 V4′：电压
具体实施方式
详细参考本发明的实施例。虽然结合实施例描述了本发明，但本发明不欲为此等实施例所限制。相反，本发明意欲涵盖可包括在如随附申请专利范围所定义的本发明的精神以及范畴内的替代、修改以及均等物。此外，在本发明的以下详细描述中，提出众多特定细节以提供对本发明的透彻理解。然而，如一般熟习此技艺者所显而易见，可脱离此等特定细节来实践本发明。在其他情形中，未详细描述熟知的方法、程序、组件以及电路以使得不会模糊本发明的态样。
图1A至图1N说明根据本发明的一实施例的用于制造磁性随机存取存储器(MRAM)存储单元连同周边元件的例示性方法。为达到清晰论证的目的，图1A至图1K将仅展示MRAM存储单元的制造过程。自图1L开始，将添加MRAM存储单元的周边区段(peripheral section)，以论证如何可将对MRAM存储单元的周边区段的制造与对MRAM存储单元的制造整合。
如图1A中所示，提供具有宽度、长度以及深度的p型硅基底100。在一实施例中，p型硅基底100的深度在约3000
Figure C200710106719D0012184101QIETU
至约5000
Figure C200710106719D0012184101QIETU
的范围内。p型硅基底100可为使用轻微剂量的B及/或BF2而植入n型硅基底中的p型井。接着，藉由低压化学气相沉积(low-pressure chemical vapordeposition，LPCVD)方法而在p型硅基底100上形成隔离层(isolationlayer)101。在一实施例中，隔离层101具有约500
Figure C200710106719D0012184101QIETU
的厚度。在另一实施例中，隔离层101由SiO2或其他热氧化物材料形成。接着，将金属硅化物层102沉积于隔离层101上。在一实施例中，金属硅化物层102具有约1000
Figure C200710106719D0012184101QIETU
的厚度。在另一实施例中，金属硅化物层102为硅化钨层。
如图1B中所示，对隔离层101以及金属硅化物层102进行图案化以及蚀刻，直至暴露下方的p型硅基底为止，从而导致沿p型硅基底100的长度形成两个沟渠103。隔离层101以及金属硅化物层102的剩余部分形成隔离线101′以及金属硅化物线102′。在一实施例中，以一种或多种蚀刻气体Cl2、C4F8、CHF3、CF4、Ar等藉由感应耦合电浆(inductively coupled plasma，ICP)蚀刻及/或反应性离子蚀刻(reactive ion etching，RIE)方法来执行对隔离层101以及金属硅化物层102的蚀刻。当然，例示性蚀刻方法以及蚀刻气体不欲为详尽的或将本发明限于所揭露的材料。
其后，沿p型硅基底100的长度，藉由将n掺杂植入p型硅基底100的在沟渠103以下的部分中而形成两个底部植入(bottom implant，BI)区域104。为改良BI区域104的传导性，可藉由n+掺杂来植入BI区域104的底部部分。因此，BI区域104的具有n掺杂的顶部部分将用以形成二极管，而BI区域104的具有n+掺杂的底部部分将用以增强BI区域104的传导性。BI区域104亦将充当MRAM存储单元的位元线。
如图1C中所示，在金属硅化物线102′以及沟渠103上形成共形粘着层(conformal adhesion layer)105。在一实施例中，共形粘着层105包含约100
Figure C200710106719D0012184101QIETU
的低压正硅酸四乙酯(low-pressuretetra-ethyl-ortho silicate，LPTEOS)。在共形粘着层105形成之后，于共形粘着层105上形成共形介电层106。在一实施例中，共形介电层106为具有在约300
Figure C200710106719D0012184101QIETU
至约500
Figure C200710106719D0012184101QIETU
的范围内的厚度的氮化硅层，且共形介电层106是藉由LPCVD方法以(例如)SiH4及/或NH3等处理气体来沉积的。共形粘着层105用作共形介电层106的衬垫以及粘着层。
如图1D中所示，将层间介电(inter-layer dielectric，ILD)层107沉积于共形介电层106上。在一实施例中，ILD层107具有在约2000
Figure C200710106719D0012184101QIETU
至约3500
Figure C200710106719D0012184101QIETU
的范围内的厚度。在另一实施例中，ILD层107包括诸如高密度电浆氧化物(high-density plasma oxide)、硼磷硅酸盐玻璃(borophosphosilicate，BPSG)、正硅酸四乙酯(tetra-ethyl-orthosilicate，TEOS)等的介电材料。当然，用于ILD层107的介电材料不限于本发明所揭露的上述材料，其他具有相同功效的介电材料亦包含在内。在ILD沉积之后，需要进行化学机械研磨(chemical-mechanical polishing，CMP)过程以使ILD表面能够平坦。
接着，如图1E中的ILD层107的俯视图所指示，经由光阻剂对ILD层107进行图案化，以在BI区域104上方形成四个接触孔108。对接触孔108的蚀刻(藉由RIE及/或ICP方法而执行)包含两个步骤：(1)在第一蚀刻步骤期间，对ILD层107进行蚀刻直至暴露下方的共形介电层106为止。用于第一蚀刻步骤的蚀刻气体相对于氮化硅对氧化物具有高选择性。举例而言，用于第一蚀刻步骤的蚀刻气体可为混有CHF3、CH3F、CF4中的一或多者的C4F6或C4F8。(2)第二蚀刻步骤使用诸如CHF3、CH3F以及CF4的蚀刻气体来穿透共形介电层106以及共形粘着层105。第二蚀刻步骤进一步藉由自p型硅基底100的表面蚀刻掉约100
Figure C200710106719D0012184101QIETU
的p型硅基底来形成开口接触窗(opencontact)109。可藉由共形介电层106的厚度来调整开口接触窗109的大小。介电层106愈厚，开口接触窗109愈小。
图1E中的虚线表示BI区域104。图1F为图1E中沿FIG.1F-FIG.1F线的横截面图。在接触孔108的微影(photography)过程期间，失准容忍度在共形介电层106的厚度范围内。共形介电层106愈厚，失准容忍度愈大。如图1F所指示，在形成接触孔108后，共形粘着层105、共形介电层106以及ILD层107的剩余部分形成粘着层105′、介电层106′以及ILD层107′。可将介电层106′的沿沟渠103的侧壁定位的部分定义为介电间隔(dielectric space)106＂。
如图1G所示，藉由使用极少能量以极高剂量的B及/或BF2将p+掺杂植入BI区域104中而形成两个浅接触植入(contact implant，CI)区域110。由于BI区域104具有大角度倾斜汲极(large angle tile drain，LATID)，因此CI区域110为BI区域104所包围，除了CI区域110的与硅基底的表面对准的侧边以外。在一实施例中，B及/或BF2的剂量高达1019/cm2。
如图1H中所示，执行温度为(例如)900℃至1000℃的驱入过程，以使BI区域104以及CI区域110向外扩散，从而导致扩散的BI区域104′以及扩散的CI区域110′。驱入过程亦使扩散的BI区域104′以及扩散的CI区域110′更均匀且平滑。在进行了驱入过程后，扩散的CI区域110′仍为扩散的BI区域104′所包围，除了扩散的CI区域110′的与p型硅基底100的表面对准的侧边以外。因此，由扩散的BI区域104′以及扩散的CI区域110′形成高品质的单晶自对准PN接面二极管。
接着，藉由填充接触孔108来形成接触窗111。可藉由以W或Cu来填充接触孔108而形成接触窗111。在进行W或Cu填充之前，将包含Ti层以及氮化钛层的粘着以及阻障复合层沉积入接触孔中，其中氮化钛层形成在Ti层上。接着，在应用化学气相沉积(chemical vapor deposition，CVD)方法时使用WF6从而以W来填充接触孔108。或使用电沉积(electro-deposited)技术从而以Cu来填充接触孔108。在以W或Cu填充接触孔108之后，执行化学机械研磨(CMP)过程，以移除过量W或Cu，且制备ILD层107′的表面以用于进行进一步处理。在一实施例中，在进行CMP过程的后移除了约1K
Figure C200710106719D0012184101QIETU
的I LD层107′。所形成的接触窗111展示于图1H中。CMP过程仅导致在接触窗111的顶部表面上形成较小的凹部，从而达成在下一步骤中更好地沉积复合MRAM材料层112。
如图1I中所示，复合MRAM材料层112形成于ILD层107′以及接触窗111上。可以诸如磁性穿隧接面(MTJ)堆叠、巨磁阻(GMR)堆叠、庞磁阻(CMR)堆叠、具有Savtchenko膜堆叠的MTJ以及具有Savtchenko膜堆叠的GMR的MRAM结构中的一个来形成复合MRAM材料层112。
MTJ堆叠包括磁性自由层(magnetically free layer)以及磁性固定层(magnetically pinned layer)。诸如厚度为0.5nm至3nm的Al2O3或MgO层的绝缘层将两层分开。由磁性钉扎层(magnetically pinned layer)来固定磁性固定层(magnetically pinned layer)的磁化方向。GMR堆叠包括磁性自由层以及磁性固定层。诸如厚度为2nm至7nm的Cu、Ru、Cr或Ag层的非磁性薄传导层将两层分开。由磁性钉扎层来固定磁性固定层的磁化方向。具有Savtchenko膜堆叠的MTJ包括具有薄非磁性传导层的磁性自由三重层(诸如CoFe/Ru/CoFe等)以及磁性固定层。诸如厚度为0.5nm至3nm的Al2O3或MgO层的绝缘层将两层分开。由磁性钉扎层来固定磁性固定层的磁化方向。具有Savtchenko膜堆叠的GMR包括具有薄非磁性传导层的磁性自由三重层(诸如CoFe/Ru/CoFe等)以及磁性固定层。诸如厚度为2nm至7nm的Cu、Ru、Cr或Ag层的非磁性薄传导层将两层分开。由磁性钉扎层来固定磁性固定层的磁化方向。具有以上4种结构(MTJ堆叠、GMR堆叠、具有Savtchenko膜堆叠的MTJ以及具有Savtchenko膜堆叠的GMR)的磁性自由层以及磁性固定层可为Fe、Co、Ni以及其诸如CoFe、NiFe、CoFeNi、CoFeB等的合金，其厚度范围为2nm至50nm。磁性钉扎层可为厚度在10nm至100nm的范围内的PtMn、FeMn、IrMn或其他以Mn为主的反铁磁性材料。CMR膜包括诸如LaSrMnO、LaCaMnO、PrCaMnO等的具有金属掺杂的以Mn为主的多个氧化物合金，其厚度范围为10nm至500nm。
复合MRAM材料层112可相对于MRAM材料层的顶部表面具有共平面以及垂直磁化方向。可在具有或不具有所施加的磁场的情形下藉由物理气相沉积(physical vapor deposition，PVD)方法、离子金属沉积方法、离子束沉积(Ion Beam deposition，IBD)方法、电子束沉积方法等来执行对复合MRAM材料层112的沉积。
如图1J中所示，复合MRAM材料层112经图案化以及蚀刻以使得在接触窗111上形成MRAM元件112′。由此，形成MRAM存储单元，MRAM存储单元中的每一者包括MRAM元件112′以及单晶自对准PN接面二极管。如上文所提及，每一单晶自对准PN接面二极管包括扩散的CI区域110′以及扩散的BI区域104′。每一单晶自对准PN接面二极管具有MRAM存储单元的选择性元件的作用。
在一实施例中，以蚀刻气体Co、NH3、CHF3、Ar、Cl2、BCl3及/或O2藉由RIE或ICP方法来执行对复合MRAM材料层112的蚀刻。对于MRAM存储单元的周边区段(图1J中未图示)，需要完全移除周边区段上的复合MRAM材料层112。
为针对所形成的MRAM存储单元获得更好的磁化对准，藉由熔炉或快速热退火(rapid thermal annealing，RTA)方法以诸如对于MTJ以及GMR结构的MRAM存储单元为1000 Oe或对CMR结构的MRAM存储单元为1T的磁场来对MRAM存储单元执行磁性退火过程。在一实施例中，MRAM存储单元的磁性退火过程的温度对于MRJ以及GMR结构的MRAM存储单元为约300℃，或对于CMR结构的MRAM存储单元为约600℃。在磁性退火过程期间，根据MRAM存储单元的较佳磁化方向(共平面或垂直)来将其磁化。
如图1K中所示，藉由低温处理而将金属间介电(IMD)层113沉积于MRAM元件112′以及ILD层107′上。IMD层113可由诸如HDP氧化物、电浆增强正硅酸四乙酯(plasmas enhanced tetra ethylorthosilaane，PETEOS)、氢阻绝氧化物(hydrogen block oxide，HBO)的任何合适的介电材料形成。在一实施例中，IMD层113具有在约2000K
Figure C200710106719D0012184101QIETU
至约3500K
Figure C200710106719D0012184101QIETU
的范围内的厚度。
如图1L中所示，IMD层113经图案化以及蚀刻形成通路接触孔114。IMD层113的剩余部分形成IMD层113′。可以蚀刻气体(例如)CHF3、CF4以及Ar藉由ICP或RIE方法来执行蚀刻(亦即，对通路接触孔的蚀刻)。用于图案化通路接触孔114的罩幕可与用以图案化接触孔108的罩幕相同。在一实施例中，将继续对MRAM存储单元进行蚀刻直至达到MRAM元件112′的抗反射涂覆(anti-reflective coating，ARC)层为止，从而导致失去MRAM元件112′的约300
Figure C200710106719D0012184101QIETU
的ARC层。然而，归因于在周边区段中缺少MRAM元件，将继续在周边区段中进行蚀刻直至达到周边区段的接触窗111为止。
对于MTJ以及GMR结构的MRAM存储单元，归因于电流垂直于平面(current perpendicular to plane，CPP)要求，蚀刻无法不定位于MRAM元件112′上。因此，MTJ以及GMR结构的MRAM存储单元需要诸如高ChF3/CF4气体比的高钝化蚀刻配方(high passivation etching recipe)。对于CMR结构的MRAM存储单元，不定位蚀刻是可接受的。
如图1M中所示，通路接触孔114由诸如W或Cu的传导材料所填充。在进行W或Cu填充之前，需要将Ti层以及氮化钛层沉积入通路接触孔114中，以充当粘着以及阻障复合层，其中氮化钛层形成于Ti层上。在一实施例中，以WF6使用CVD方法来将W沉积入通路接触孔114中。在另一实施例中，使用电沉积技术从而以Cu填充通路接触孔114。结果，如图1M中所指示而形成通路接触窗115。其后，执行CMP过程以移除过量的W或Cu，且制备IMD层113′的表面以用于进一步处理。在一实施例中，在CMP过程之后移除了约1K
Figure C200710106719D0012184101QIETU
的IMD层113′。
如图1N中所示，在通路接触窗115以及IMD层113′上形成金属层。在一实施例中，藉由PVD方法、离子金属沉积方法或电沉积方法而由AlCu或Cu形成金属层。在另一实施例中，金属层具有约2K
Figure C200710106719D0012184101QIETU
的厚度。在金属层沉积之前，可能需要诸如Ti层以及氮化钛层的粘着以及阻障复合层。接着图案化并蚀刻金属层以沿p型硅基底100的宽度形成横向金属线116。可以蚀刻气体(例如)Cl2、BCl3、N2及/或CHF3藉由ICP或RIE方法来执行对金属层的蚀刻。横向金属线116充当MRAM存储单元的字元线。
图2说明根据本发明的一实施例用于在MRAM阵列200中读取MRAM存储单元的例示性方法。MRAM阵列200包括配置于三列(m-1、m以及m+1)以及三行(n-1、n以及n+1)中的九个MRAM存储单元。每一MRAM存储单元包括MRAM元件以及选择性元件，其中MRAM元件相对于MRAM元件的表面具有共平面或垂直磁化方向，且选择性元件为单晶自对准二极管。MRAM阵列200的字元线210、字元线220以及字元线230分别连接至m-1列、m列以及m+1列中的MRAM存储单元中的每一者的金属线116。金属硅化物线240、金属硅化物线250以及金属硅化物线260与位元线270、位元线280以及位元线290分别连接至n-1行、n行、n+1行中的MRAM存储单元中的每一者的金属硅化物线102′以及扩散的BI区域104′。在本实施例中，位于m列且位于n行中的MRAM存储单元(m，n)被读取。
对于MRAM存储单元(m，n)的读取操作，对字元线220施以正电压且位元线280接地。在一实施例中，施加至字元线220的正电压在约1V至约1.5V的范围内。其他字元线210以及字元线230为浮置的，而其他位元线270以及位元线290可为浮置的或接地的。所有金属硅化物线240、金属硅化物线250以及金属硅化物线260均可为浮置的。结果，电流通过MRAM存储单元(m，n)自字元线220流至位元线280中，且继续使用此电流来感应MRAM存储单元(m，n)的逻辑状态。
图3A至图3B说明根据本发明的一实施例对MRAM阵列300中具有共平面磁化方向的MRAM存储单元进行编程的例示性方法。MRAM阵列300包括配置于三列(m-1、m以及m+1)以及三行(n-1、n以及n+1)中的九个MRAM存储单元。每一MRAM存储单元包括MRAM元件以及选择性元件，其中MRAM元件相对于MRAM元件的表面具有共平面磁化方向，且选择性元件为单晶自对准二极管。MRAM阵列300的字元线310、字元线320以及字元线330分别连接至m-1列、m列以及m+1列中的MRAM存储单元中的每一者的金属线116。金属硅化物线340、金属硅化物线350以及金属硅化物线360与位元线370、位元线380以及位元线390分别连接至n-1行、n行、n+1行中的MRAM存储单元中的每一者的金属硅化物线102′以及扩散的BI区域104′。在本实施例中，位于m列且位于n-1行中的MRAM存储单元(m，n-1)被编程。
如图3A中所示，分别将电压差(V1-V2)以及(V1′-V2′)施加至金属硅化物线350以及金属硅化物线340，金属硅化物线350以及金属硅化物线340分别定位在邻近待编程的MRAM存储单元(m，n-1)的右侧以及左侧处。结果，分别在金属硅化物线350以及金属硅化物线340中诱发编程电流Iy以及编程电流Iy′。在一实施例中，V1以及V1′均为约1V，V2以及V2′均接地，且金属硅化物线340以及金属硅化物线350中的每一者的电阻为约1KΩ。因此，所诱发的编程电流Iy以及编程电流Iy′中的每一者为约1mA。所诱发的编程电流Iy以及编程电流Iy′的流动方向指示于图3A中。
向MRAM存储单元(m，n-1)的字元线320施以电压差(V3-V4)，以在字元线320中诱发编程电流Ix。所诱发的编程电流Ix的流动方向展示于图3A中。在一实施例中，V3为约-2.5V，V4为约-2V，且字元线320的电阻为约500Ω。因此，所诱发的编程电流Ix为约1mA。由于V3以及V4为负电压，因此将不会有电流流过MRAM存储单元(m，n-1)而扰乱编程操作。为编程MRAM存储单元(m，n-1)，MRAM阵列300的剩余字元线为浮置的，且所有位元线370、位元线380以及位元线390均接地。可以任何次序来产生编程电流Iy、编程电流Iy′以及编程电流Ix。
如图3B中所示，在金属硅化物线350以及金属硅化物线340中诱发的编程电流Iy以及编程电流Iy′分别产生圆形磁场Hx以及圆形磁场Hx′，而在字元线320中诱发的编程电流Ix产生圆形磁场Hy。圆形磁场Hx、圆形磁场Hx′以及圆形磁场Hy的方向指示于图3A以及图3B中。若圆形磁场Hx、圆形磁场Hx′以及圆形磁场Hy的组合大于MRAM存储单元(m，n-1)的矫顽磁性(coercivity)Hc，则MRAM存储单元(m，n-1)的MRAM元件的磁化方向将被迫改变，亦即，MRAM存储单元(m，n-1)被编程。
可藉由安培定律来估算用以对MRAM存储单元(m，n-1)进行编程的编程电流Iy、编程电流Iy′以及编程电流Ix：
H = I 2 πr ( A / m )
其中I为编程电流，r为自编程电流传导线(金属硅化物线或字元线)的中心至待编程的MRAM存储单元的距离，且H为由编程电流所产生的磁场。若已知每一金属硅化物线的电阻以及字元线的电阻，则可基于编程电流Ix、编程电流Iy以及编程电流Iy′来计算施加至字元线以及两条相邻金属硅化物线的编程电压。
图4A至图4C说明根据本发明的一实施例对MRAM阵列400中的具有垂直磁化方向的MRAM存储单元进行编程的例示性方法。MRAM阵列400包括配置于三列(m-1、m以及m+1)以及三行(n-1、n以及n+1)中的九个MRAM存储单元。每一MRAM存储单元包括MRAM元件以及选择性元件，其中MRAM元件相对于MRAM元件的表面具有垂直磁化方向，且选择性元件为单晶自对准二极管。MRAM阵列400的字元线410、字元线420以及字元线430分别连接至m-1列、m列以及m+1列中的MRAM存储单元中的每一者的金属线116。金属硅化物线440、金属硅化物线450以及金属硅化物线460与位元线470、位元线480以及位元线490分别连接至n-1行、n行、n+1行中的MRAM存储单元中的每一者的金属硅化物线102′以及扩散的BI区域104′。在本实施例中，位于m列且位于n-1行中的MRAM存储单元(m，n-1)被编程。
如图4A中所示，分别将电压差(V2-V1)以及(V1′-V2′)施加至金属硅化物线450以及金属硅化物线440，金属硅化物线450以及金属硅化物线440定位在邻近待编程的MRAM存储单元(m，n-1)的右侧以及左侧处。结果，分别在金属硅化物线450以及金属硅化物线440中诱发编程电流Iy以及编程电流Iy′。编程电流Iy与编程电流Iy′的流动方向彼此相反。在一实施例中，V1以及V2′接地，V1′以及V2为约1V。
接着，将电压差(V3-V4)以及(V4′-V3′)施加至字元线410以及字元线430，以诱发编程电流Ix以及编程电流Ix′。编程电流Ix与编程电流Ix′的流动方向彼此相反。在一实施例中，V3以及V4′为约-2.0V，V4以及V3′为约-2.5V。由于向字元线410以及字元线430施加负电压，因此将不会有电流流过MRAM阵列400中的MRAM存储单元而扰乱编程操作。为编程MRAM存储单元(m，n-1)，MRAM阵列400中的剩余字元线420以及剩余金属硅化物线460为浮置的，且所有位元线470、位元线480以及位元线490均接地。
如图4A中所示，可以任何次序产生的编程电流Iy、编程电流Iy′、编程电流Ix以及编程电流Ix′分别产生圆形磁场Hm、圆形磁场Hm′、圆形磁场Hw以及圆形磁场Hw′。圆形磁场Hm、圆形磁场Hm′、圆形磁场Hw以及圆形磁场Hw′的方向指示于图4A至图4C中。
图4B展示分别围绕金属硅化物线450以及金属硅化物线440中的编程电流Iy以及编程电流Iy′的磁场Hm以及磁场Hm′。磁场Hm以及磁场Hm′均产生垂直磁场分量Hz1’而由磁场Hm以及磁场Hm′所产生的共平面磁场分量彼此抵消。
图4C展示分别围绕字元线410以及字元线430中的编程电流Ix以及编程电流Ix′的磁场Hw以及磁场Hw′。磁场Hw以及磁场Hw′均有助于产生垂直磁场分量Hz2，而由磁场Hw以及磁场Hw′所产生的共平面磁场分量彼此抵消。因此，对于MRAM存储单元(m，n-1)，垂直磁场Hz＝Hz1’+Hz2。若垂直磁场Hz大于MRAM存储单元(m，n-1)的矫顽磁性Hc，则MRAM存储单元(m，n-1)的MRAM元件的磁化方向将被迫改变，亦即，MRAM存储单元(m，n-1)被编程。
因此，可藉由安培定律来估算编程电流Iy、编程电流Iy′、编程电流Ix以及编程电流Ix′：
H = I 2 πr ( A / m )
其中I为编程电流，r为自编程电流传导线(金属硅化物线或字元线)的中心至待编程的MRAM存储单元的距离，且H为由编程电流所产生的磁场。
本发明的一特征在于，在所发明的MRAM存储单元的制造过程中所使用的罩幕数目与制造习知MRAM存储单元、快闪存储器存储单元、双向统一存储器(ovonic unified memory，OUM)存储单元以及FeRAM存储单元所使用的罩幕数目相比是极低的。本发明的另一特征在于，所揭露的制造过程在MRAM存储单元的MRAM元件的顶部上仅具有一金属线，而金属硅化物线嵌入于与MRAM存储单元的相对侧相邻之处。本发明的第三特征在于，归因于单晶自对准二极管，所发明的MRAM存储单元可经制造以具有较小尺寸。在一实施例中，所发明的MRAM元件的大小为约4F2。结果，自编程电流传导线(字元线或金属硅化物线)的中心至MRAM存储单元的距离(亦即，r)较小。根据安培定律，较小的r将对具有恒定矫顽磁性的MRAM存储单元造成较小的编程电流。因此，所发明的MRAM存储单元可避免较大的电流密度问题。在一实施例中，本发明的编程电流密度等于或小于5.4 x 106A/cm2。
由于制造所发明的MRAM存储单元所需要的罩幕数目以及金属层数目与所发明的MRAM存储单元的尺寸与用于制造罩幕编程唯读存储器(maskprogrammed read only memory，mask-ROM)相容，因此所发明的MRAM存储单元的制造过程简单且低廉。此外，主要由衬垫介电材料层106的厚度来决定选择性元件(亦即，单晶自对准二极管)的大小，此导致较大的处理窗口(process window)。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (30)

1.一种用于在基底上制造磁性随机存取存储器元件的方法，其特征在于其包含：
藉由将第一杂质掺杂剂经由定义于基底内的沟渠植入所述基底来形成底部植入区域；
在所述沟渠的内表面上形成共形介电层；
在所述共形介电层上形成层间介电层；
对所述底部植入区域上方的所述层间介电层进行图案化；
蚀刻穿过所述层间介电层直至达到所述底部植入区域为止，以形成接触孔；
藉由将第二杂质掺杂剂经由所述接触孔植入所述底部植入区域中来形成接触植入区域，以使所述接触植入区域为所述底部植入区域所包围，除了所述接触植入区域的与所述基底的表面对准的侧边以外，其中所述第二杂质掺杂剂具有与所述第一杂质掺杂剂相反的极性，且所述接触植入区域以及所述底部植入区域形成单晶自对准二极管；
填充所述接触孔，以形成接触窗；以及
在接触窗上形成所述磁性随机存取存储器元件。
2.根据权利要求1所述的用于在基底上制造磁性随机存取存储器元件的方法，其特征在于更包含：
提供基底；
在所述基底上形成金属硅化物层；
藉由图案化以及蚀刻所述金属硅化物层直至暴露下方的基底为止而形成所述沟渠；
在形成所述金属硅化物层之前，于所述基底上形成隔离层；以及
在对所述金属硅化物层进行蚀刻之后，蚀刻所述隔离层。
3.根据权利要求2所述的用于在基底上制造磁性随机存取存储器元件的方法，其特征在于更包含：
在所述共形介电层形成之前，于所述金属硅化物层以及所述沟渠上形成共形粘着层，以使所述沟渠的侧壁以及底部被覆盖；以及
在蚀刻穿过所述层间介电层以及所述共形介电层之后，蚀刻穿过所述共形粘着层。
4.根据权利要求2所述的用于在基底上制造磁性随机存取存储器元件的方法，其特征在于其中所述金属硅化物层由硅化钨形成，其厚度为至
Figure C200710106719C00022
5.根据权利要求1所述的用于在基底上制造磁性随机存取存储器元件的方法，其特征在于其中所述共形介电层由氮化硅形成，其厚度在
Figure C200710106719C00031
至
Figure C200710106719C00032
的范围内。
6.根据权利要求1所述的用于在基底上制造磁性随机存取存储器元件的方法，其特征在于其中所述接触孔的形成更包含：
蚀刻掉在所述底部植入区域内的
Figure C200710106719C00033
至
Figure C200710106719C00034
的所述基底。
7.根据权利要求1所述的用于在基底上制造磁性随机存取存储器元件的方法，其特征在于其中所述磁性随机存取存储器元件藉由以下步骤形成：
将复合磁性随机存取存储器材料层沉积于所述层间介电层以及所述接触窗上；以及
图案化以及蚀刻所述复合磁性随机存取存储器材料层，以移除所述复合磁性随机存取存储器材料层的沉积于所述层间介电层以及所述磁性随机存取存储器存储单元的周边区段上的部分。
8.一种磁性随机存取存储器存储单元，其特征在于其包含：
硅基底；
在所述硅基底中的底部植入区域，所述底部植入区域具有第一极性；
接触植入区域，定位于所述硅基底的位于所述底部植入区域内的部分中，以使所述接触植入区域为所述底部植入区域所包围，除了所述接触植入区域的与所述硅基底的表面对准的侧边以外，所述接触植入区域具有与所述底部植入区域的所述第一极性相反的第二极性，其中所述底部植入区域以及所述接触植入区域形成单晶自对准二极管；
接触窗，定义于所述接触植入区域上；
第一间隙壁以及第二间隙壁，分别定义为邻近所述硅基底上的所述接触窗的相对侧壁；
第一金属硅化物线以及第二金属硅化物线，分别定义为邻近所述第一间隙壁以及所述第二间隙壁；以及
磁性随机存取存储器元件，定义于所述接触窗上。
9.根据权利要求8所述的磁性随机存取存储器存储单元，其特征在于更包含：
通路接触窗，定义于所述磁性随机存取存储器元件上；以及
金属线，定义于所述通路接触窗上，
其中所述金属线垂直于所述第一金属硅化物线以及所述第二金属硅化物线中的每一者。
10.根据权利要求8所述的磁性随机存取存储器存储单元，其特征在于其中所述底部植入区域为n掺杂区域，所述接触植入区域为p+掺杂区域，且所述硅基底为p型硅基底。
11.根据权利要求10所述的磁性随机存取存储器存储单元，其特征在于其中所述底部植入区域的底部部分为n+掺杂区域。
12.根据权利要求8所述的磁性随机存取存储器存储单元，其特征在于其中所述磁性随机存取存储器元件的磁化方向与所述磁性随机存取存储器元件的表面共平面或垂直。
13.根据权利要求8所述的磁性随机存取存储器存储单元，其特征在于其中所述磁性随机存取存储器元件具有自磁性穿隧接面堆叠、巨磁阻堆叠、庞磁阻堆叠所组成的群中选出的一个磁性随机存取存储器结构。
14.根据权利要求13所述的磁性随机存取存储器存储单元，其特征在于其中所述磁性穿隧接面堆叠包含：
磁性自由层；
磁性钉扎层；
藉由磁性钉扎层固定磁性的磁性固定层；以及
绝缘层。
15.根据权利要求13所述的磁性随机存取存储器存储单元，其特征在于其中所述巨磁阻堆叠包含：
磁性自由层；
磁性钉扎层；
藉由磁性钉扎层固定磁性的磁性固定层；以及
非磁性薄传导层。
16.根据权利要求13所述的磁性随机存取存储器存储单元，其特征在于其中所述磁性穿隧接面堆叠包含：
具有薄非磁性传导层的磁自由三重层；
磁性钉扎层；
藉由磁性钉扎层固定磁性的磁性固定层；以及
绝缘层。
17.根据权利要求13所述的磁性随机存取存储器存储单元，其特征在于其中所述巨磁阻堆叠包含：
具有薄非磁性传导层的磁自由三重层；
磁性钉扎层；
藉由磁性钉扎层固定磁性的磁性固定层；以及
非磁性薄传导层。
18.根据权利要求8所述的磁性随机存取存储器存储单元，其特征在于其中所述磁性随机存取存储器存储单元具有为4F2的大小。
19.根据权利要求8所述的磁性随机存取存储器存储单元，其特征在于其中所述第一间隙壁以及所述第二间隙壁由氮化硅形成，且所述第一间隙壁以及所述第二间隙壁中的每一者的厚度定义了所述单晶自对准二极管的大小。
20.一种用于在磁性随机存取存储器阵列中读取磁性随机存取存储器存储单元的方法，其特征在于每一所述磁性随机存取存储器存储单元包括单晶自对准二极管，所述单晶自对准二极管包括底部植入区域以及接触植入区域；所述底部植入区域定义于硅基底中，所述接触植入区域定义于所述硅基底的位于所述底部植入区域内的部分中，以使所述接触植入区域为所述底部植入区域所包围，除了所述接触植入区域的与所述硅基底的表面对准的侧边以外，其中所述磁性随机存取存储器阵列的所述磁性随机存取存储器存储单元的每一行共用充当位元线的同一所述底部植入区域，所述磁性随机存取存储器阵列的所述磁性随机存取存储器存储单元的每一列共用充当字元线的同一金属线，以及金属硅化物线定位于所述磁性随机存取存储器阵列的所述磁性随机存取存储器存储单元的任何两行之间，所述用于在磁性随机存取存储器阵列中读取磁性随机存取存储器存储单元的方法包含：
向待读取的所述磁性随机存取存储器存储单元的所述字元线施加正电压；
使待读取的所述磁性随机存取存储器存储单元的所述位元线接地；以及
侦测经由待读取的所述磁性随机存取存储器存储单元而自待读取的所述磁性随机存取存储器存储单元的所述字元线流至待读取的所述磁性随机存取存储器存储单元的所述位元线的电流。
21.根据权利要求20所述的用于在磁性随机存取存储器阵列中读取磁性随机存取存储器存储单元的方法，其特征在于其中所述正电压在1V至1.5V的范围内。
22.根据权利要求20所述的用于在磁性随机存取存储器阵列中读取磁性随机存取存储器存储单元的方法，其特征在于更包含：
使所述磁性随机存取存储器阵列的剩余字元线以及每一所述金属硅化物线保持于浮置状态；以及
使所述磁性随机存取存储器阵列的剩余位元线保持于浮置状态或使所述磁性随机存取存储器阵列的剩余位元线接地。
23.一种用于对磁性随机存取存储器阵列中的具有共平面磁化方向的磁性随机存取存储器存储单元进行编程的方法，其特征在于每一所述磁性随机存取存储器存储单元包括具有底部植入区域以及接触植入区域的单晶自对准二极管，所述用于对磁性随机存取存储器阵列中的具有共平面磁化方向的磁性随机存取存储器存储单元进行编程的方法包含：
对于所述磁性随机存取存储器阵列提供所述磁性随机存取存储器存储单元；
在待编程的所述磁性随机存取存储器存储单元的第一金属硅化物线以及第二金属硅化物线上产生第一编程电流以及第二编程电流；以及
在待编程的所述磁性随机存取存储器存储单元的字元线上产生第三编程电流，以使所述第一编程电流与所述第二编程电流具有同一流动方向，且由所述第一编程电流以及所述第二编程电流与所述第三编程电流所产生的磁场大于待编程的所述磁性随机存取存储器存储单元的磁性随机存取存储器元件的自由层的矫顽磁性。
24.根据权利要求23所述的用于对磁性随机存取存储器阵列中的具有共平面磁化方向的磁性随机存取存储器存储单元进行编程的方法，其特征在于其中藉由向待编程的所述磁性随机存取存储器存储单元的所述第一金属硅化物线以及所述第二金属硅化物线的两端施加第一正电压以及第二正电压来产生所述第一编程电流以及所述第二编程电流，且藉由向所述磁性随机存取存储器存储单元的所述字元线的两端施加第一负电压以及第二负电压来产生所述第三编程电流。
25.根据权利要求24所述的用于对磁性随机存取存储器阵列中的具有共平面磁化方向的磁性随机存取存储器存储单元进行编程的方法，其中所述第一正电压以及所述第二正电压分别为1V以及0V，且所述第一负电压以及所述第二负电压分别为-2V以及-2.5V。
26.根据权利要求23所述的用于对磁性随机存取存储器阵列中的具有共平面磁化方向的磁性随机存取存储器存储单元进行编程的方法，其特征在于其中可藉由安培定律来计算所述第一编程电流以及所述第二编程电流与所述第三编程电流，且所述第一编程电流以及所述第二编程电流与所述第三编程电流的每一电流密度等于或小于5.4x106A/cm2。
27.一种用于对磁性随机存取存储器阵列中的具有垂直磁化方向的磁性随机存取存储器存储单元进行编程的方法，其特征在于所述磁性随机存取存储器阵列的所述磁性随机存取存储器存储单元的每一行共用定位于所述磁性随机存取存储器存储单元的每一行的相对侧上的第一金属硅化物线以及第二金属硅化物线，所述用于对磁性随机存取存储器阵列中的具有垂直磁化方向的磁性随机存取存储器存储单元进行编程的方法包含：
分别在待编程的所述磁性随机存取存储器存储单元的所述第一金属硅化物线以及所述第二金属硅化物线上产生第一编程电流以及第二编程电流，所述第一编程电流以及所述第二编程电流具有相反流动方向；以及
在定位于与待编程的所述磁性随机存取存储器存储单元的字元线的相对侧相邻之处的一对相邻字元线上产生第三编程电流以及第四编程电流，所述第三编程电流与所述第四编程电流具有相反流动方向，其中由所述第一编程电流以及所述第二编程电流与所述第三编程电流以及所述第四编程电流所产生的磁场大于待编程的所述磁性随机存取存储器存储单元的磁性随机存取存储器元件的自由层的矫顽磁性。
28.根据权利要求27所述的用于对磁性随机存取存储器阵列中的具有垂直磁化方向的磁性随机存取存储器存储单元进行编程的方法，其特征在于其中藉由向待编程的所述磁性随机存取存储器存储单元的所述第一金属硅化物线以及所述第二金属硅化物线的两端施加第一正电压以及第二正电压来产生所述第一编程电流以及所述第二编程电流，且藉由向所述相邻字元线的两端施加第一负电压以及第二负电压来产生所述第三编程电流以及所述第四编程电流。
29.根据权利要求28所述的用于对磁性随机存取存储器阵列中的具有垂直磁化方向的磁性随机存取存储器存储单元进行编程的方法，其特征在于其中所述第一正电压以及所述第二正电压分别为1V以及0V，所述第一负电压以及所述第二负电压分别为-2V以及-2.5V。
30.根据权利要求27所述的用于对磁性随机存取存储器阵列中的具有垂直磁化方向的磁性随机存取存储器存储单元进行编程的方法，其特征在于其中可藉由安培定律来计算所述第一编程电流以及所述第二编程电流与所述第三编程电流以及所述第四编程电流，且所述第一编程电流以及所述第二编程电流与所述第三编程电流以及所述第四编程电流的每一电流密度等于或小于5.4x106A/cm2。
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