CN110299166A - 半导体存储装置 - Google Patents

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Abstract

半导体存储装置具备：电阻变化型存储单元，存储数据；第1充电部，充入基于在存储单元中流动的电流的电荷；第2充电部，经由开关元件连接在第1充电部；读出放大器，基于充入到第2充电部的电荷，判定存储在存储单元的数据；及控制电路，控制第1充电部、第2充电部、及读出放大器；控制电路在读出动作中，通过对第1充电部充入基于在存储单元中流动的电流的第1电荷，将开关元件接通，将基于所充入的第1电荷的第2电荷与第2充电部共享；通过对第1充电部充入基于在存储单元中流动的电流的第3电荷，将开关元件接通，将基于第2电荷及第3电荷的第4电荷与第2充电部共享；通过将所共享的第4电荷供给到读出放大器，判定存储在存储单元的数据。

Description

半导体存储装置
相关申请案
本申请案享有将日本专利申请案2018-54722号(申请日：2018年3月22日)作为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
实施方式涉及一种半导体存储装置。
背景技术
近年来，作为半导体存储装置之一，开发出相变存储器(PCM(Phase ChangeMemory))。PCM是通过施加电压而使可变电阻元件的结晶状态发生相变。通过该相变，可变电阻元件成为低电阻状态(LRS：low resistance state)或高电阻状态(HRS：highresistance state)，利用该两种状态存储数据。
发明内容
实施方式提供一种高品质的半导体存储装置。
实施方式的半导体存储装置具备：
电阻变化型存储单元，存储数据；
第1充电部，充入基于在所述存储单元中流动的电流的电荷；
第2充电部，经由开关元件连接在所述第1充电部；
读出放大器，基于充入到所述第2充电部的电荷，判定存储在所述存储单元的数据；以及
控制电路，控制所述第1充电部、所述第2充电部、及所述读出放大器；且
所述控制电路在读出动作中，
通过对所述第1充电部充入基于在所述存储单元中流动的电流的第1电荷，且
将所述开关元件接通，而将基于所充入的所述第1电荷的第2电荷与所述第2充电部共享；
通过对所述第1充电部充入基于在所述存储单元中流动的电流的第3电荷，
将所述开关元件接通，而将基于所述第2电荷及所述第3电荷的第4电荷与所述第2充电部共享；
通过将所共享的所述第4电荷供给到所述读出放大器，而判定存储在所述存储单元的数据。
附图说明
图1是表示第1实施方式的半导体存储装置的整体构成的框图。
图2是表示第1实施方式的半导体存储装置的存储单元阵列的框图。
图3是表示第1实施方式的半导体存储装置的列开关电路及电压传输电路的电路图。
图4是表示第1实施方式的半导体存储装置的行开关电路的电路图。
图5是表示第1实施方式的半导体存储装置的MAT(Memory Array Tile，存储阵列片)的电路图。
图6是表示存储单元的电流电压(IV)特性的曲线图。
图7是表示存储单元的电流电压(IV)特性的曲线图。
图8是表示存储单元的电流电压(IV)特性的曲线图。
图9是表示存储单元的电流电压(IV)特性的曲线图。
图10是表示第1实施方式的半导体存储装置的读出动作的流程图。
图11是表示选择存储单元MC、非选择存储单元MC、及半选择存储单元MC的电路图。
图12是表示第1实施方式的半导体存储装置的读出动作的时序图。
图13是表示时刻T1～时刻T2的与选择存储单元MC相关的动作的电路图。
图14是表示时刻T2～时刻T3的与选择存储单元MC相关的动作的电路图。
图15是表示时刻T2～时刻T3的选择存储单元的IV特性的曲线图。
图16是表示时刻T3～时刻T4的选择存储单元的IV特性的曲线图。
图17是表示时刻T4～时刻T5的与选择存储单元MC相关的动作的电路图。
图18是表示时刻T5～时刻T6的与选择存储单元MC相关的动作的电路图。
图19是表示时刻T6～时刻T7的与选择存储单元MC相关的动作的电路图。
图20是表示时刻T7～时刻T8的与选择存储单元MC相关的动作的电路图。
图21是表示时刻T8的与选择存储单元MC相关的动作的电路图。
图22是表示第1半选择存储单元的IV特性的曲线图。
图23是表示第2半选择存储单元的IV特性的曲线图。
图24是表示比较例1的半导体存储装置的读出动作的流程图。
图25是表示比较例1的半导体存储装置的读出动作的时序图。
图26是表示第2实施方式的半导体存储装置的读出动作的流程图。
图27是表示第1实施方式的半导体存储装置的读出动作的时序图。
图28是表示选择存储单元的IV特性的曲线图。
图29是表示选择存储单元的IV特性的曲线图。
图30是表示选择存储单元的IV特性的曲线图。
图31是表示选择存储单元的IV特性的曲线图。
图32是表示选择存储单元的IV特性的曲线图。
图33是表示比较例2的半导体存储装置的读出动作的时序图。
图34是表示第3实施方式的半导体存储装置的列开关电路及电压传输电路的电路图。
图35是表示第3实施方式的半导体存储装置的行开关电路的电路图。
图36是表示第3实施方式的半导体存储装置的读出动作的时序图。
图37是表示第3实施方式的变化例的半导体存储装置的读出动作的时序图。
图38是表示第4实施方式的半导体存储装置的整体构成的框图。
图39是表示第4实施方式的半导体存储装置的存储单元阵列的框图。
图40是表示第4实施方式的半导体存储装置的行开关电路及电压传输电路的电路图。
图41是表示第4实施方式的半导体存储装置的列开关电路的电路图。
图42是表示第4实施方式的半导体存储装置的读出动作的流程图。
图43是表示第4实施方式的半导体存储装置的读出动作的时序图。
图44是表示时刻T21～时刻T22的与选择存储单元MC相关的动作的电路图。
图45是表示时刻T22～时刻T23的与选择存储单元MC相关的动作的电路图。
图46是表示时刻T24～时刻T25的与选择存储单元MC相关的动作的电路图。
图47是表示时刻T25～时刻T26的与选择存储单元MC相关的动作的电路图。
图48是表示时刻T26～时刻T27的与选择存储单元MC相关的动作的电路图。
图49是表示时刻T27～时刻T28的与选择存储单元MC相关的动作的电路图。
图50是表示时刻T28的与选择存储单元MC相关的动作的电路图。
图51是表示第4实施方式的变化例1的半导体存储装置的读出动作的流程图。
图52是表示第1实施方式的半导体存储装置的读出动作的时序图。
图53是表示第4实施方式的变化例2的半导体存储装置的行开关电路及电压传输电路的电路图。
图54是表示第4实施方式的变化例2的半导体存储装置的列开关电路的电路图。
图55是表示第4实施方式的变化例2的半导体存储装置的读出动作的时序图。
图56是表示第4实施方式的变化例3的半导体存储装置的读出动作的时序图。
具体实施方式
以下，参照附图对实施方式的详细情况进行说明。在进行该说明时，在所有图中，对共通的部分标注共通的参照符号。
在以下的实施方式中，作为半导体存储装置，列举PCM(Phase Change Memory)为例进行说明。
＜1＞第1实施方式
对第1实施方式的半导体存储装置进行说明。
＜1-1＞构成
＜1-1-1＞半导体存储装置
图1是表示第1实施方式的半导体存储装置的整体构成的框图。本实施方式的半导体存储装置1具备存储单元阵列10、读出放大器20、列解码器30、行解码器40、及定序器50。
存储单元阵列10具备多个存储单元MC。各存储单元MC设置在本地位线LBL与字线WL的交点。而且，对各存储单元MC的存取是经由全局位线GBL及本地位线LBL与主字线MWL及字线WL来进行。关于详细情况将在下文叙述。
读出放大器20在每条全局位线GBL具备读出放大器电路。读出放大器电路在数据读出时将从存储单元MC读出到全局位线GBL的数据读出。另外，读出放大器20在数据写入时将与写入数据对应的电压供给到存储单元MC。这些电压是从定序器50施加的。
列解码器30将列地址解码，而获得列地址解码信号。
行解码器40基于将行地址解码而获得的行地址解码信号，选择任一主字线MWL。
定序器50控制半导体存储装置1整体的动作。另外，定序器50通过将从半导体存储装置1的外部供给的电源电压VDD升压或降压而产生数据的读出、写入、及删除所需的电压及电流，并供给到例如存储单元阵列10、读出放大器20、列解码器30、或行解码器40。
＜1-1-2＞存储单元阵列
使用图2，对第1实施方式的半导体存储装置的存储单元阵列10进行说明。图2是表示第1实施方式的半导体存储装置的存储单元阵列10的框图。
如图2所示，存储单元阵列10具备呈矩阵状配置的多个子单元阵列100。而且，子单元阵列100经由全局位线GBL连接在读出放大器20。
读出放大器20在每条全局位线GBL具备电压传输电路210及读出放大器电路200。电压传输电路210将来自全局位线GBL的电压传输到读出放大器电路200，或对全局位线GBL传输电压。读出放大器电路200读出从电压传输电路210传输的数据。
子单元阵列100具备MAT11、列开关电路12、及行开关电路13。
MAT11具备呈矩阵状配置在半导体衬底上的多个存储单元MC。关于详细情况将在下文叙述。
列开关电路12基于来自列解码器30的信号，控制全局位线GBL与本地位线LBL的连接。
行开关电路13基于来自定序器50的信号，控制主字线MWL与字线WL的连接。
＜1-1-3＞列开关电路及电压传输电路
使用图3，对第1实施方式的半导体存储装置的列开关电路及电压传输电路进行说明。图3是表示第1实施方式的半导体存储装置的列开关电路及电压传输电路的电路图。
如图3所示，列开关电路12在每条本地位线LBL具备列控制电路120。
列控制电路120具备：NMOS晶体管121，控制全局位线GBL与本地位线LBL的连接；NMOS晶体管122，对本地位线LBL传输负电压VNEG；PMOS晶体管123，对本地位线LBL传输基准电压VSS(VNEG＜VSS)；以及电容器124，累积本地位线LBL的电荷。
晶体管121基于“H”电平的信号SW1成为接通状态(导通状态)，将全局位线GBL与本地位线LBL连接。
晶体管122基于“H”电平的信号SW2成为接通状态，对本地位线LBL传输负电压VNEG。
晶体管123基于“L”电平的信号SW3成为接通状态，对本地位线LBL传输基准电压VSS。
电容器124的一端连接在本地位线LBL，另一端被供给基准电压VSS。另外，电容器124的静电电容为C1。该电容器124例如为本地位线LBL本身。
如图3所示，电压传输电路210具备：NMOS晶体管211，控制全局位线GBL与读出放大器电路200的连接；NMOS晶体管212，对全局位线GBL传输负电压VNEG；以及电容器213，累积全局位线GBL的电荷。
晶体管211基于“H”电平的信号SW4成为接通状态，将全局位线GBL与读出放大器电路200连接。
晶体管212基于“H”电平的信号SW5成为接通状态，对全局位线GBL传输电压VNEG。
电容器213的一端连接在全局位线GBL，另一端被供给基准电压VSS。另外，电容器213的静电电容为C2。该电容器213例如为全局位线GBL本身。
＜1-1-4＞行开关电路
使用图4，对第1实施方式的半导体存储装置的行开关电路进行说明。图4是表示第1实施方式的半导体存储装置的行开关电路的电路图。
如图4所示，行开关电路13在每条字线WL具备行控制电路130。
行控制电路130具备：PMOS晶体管131，控制主字线MWL与字线WL的连接；及NMOS晶体管132，对字线WL传输基准电压VSS。
晶体管131基于“L”电平的信号SW6成为接通状态，将主字线MWL与字线WL连接。
晶体管132基于“H”电平的信号SW7成为接通状态，对字线WL传输基准电压VSS。
＜1-1-5＞MAT
接着，使用图5，对第1实施方式的半导体存储装置的MAT进行说明。图5是表示第1实施方式的半导体存储装置的MAT的电路图。
如图5所示，MAT具备呈矩阵状配置在半导体衬底上的多个存储单元MC。此外，存储单元MC的个数为任意。配置在同一列的存储单元MC共通地连接在任一本地位线LBLk(k为0以上的整数)。另外，配置在同一行的存储单元MC共通地连接在任一字线WLm(m为0以上的整数)。存储单元MC包含PCM及选择器。本实施方式中的PCM通过使结晶状态变化而成为低电阻或高电阻的状态。以下，将PCM的结晶状态变化称为“相变”，将PCM处于低电阻状态(LRS)的情况称为“设定状态”，将处于高电阻状态(HRS)的情况称为“重设状态”。另外，本实施方式中的选择器例如为二端子间开关元件。在施加到二端子间的电压为阈值以下的情况下，该开关元件为“断开”状态、例如电性上为高电阻状态。在施加到二端子间的电压为阈值以上的情况下，开关元件变化为“接通”状态、例如电性上变化为低电阻状态。无论电压为何种极性，开关元件均可具有该功能。例如该开关元件含有选自由Te、Se及S所组成的群中的至少1种以上的硫属元素。或者，也可包含含有所述硫属元素的化合物即硫属化物。另外，该开关元件也可为硫属化物系以外的掺砷(As doped)SiO2或易失性CBRAM(Conductive BridgingRandom Access Memory，导电桥式随机存取存储器)等。
＜1-1-6＞存储单元的特性
接着，使用图6～图9，对第1实施方式的半导体存储装置的存储单元的电流电压(IV)特性进行说明。图6～图9是表示存储单元的IV特性的曲线图。横轴为施加到存储单元MC的电压(字线的电压V(WL)与本地位线的电压V(LBL)的差)，纵轴为在存储单元MC中流动的单元电流。另外，纵轴为对数尺度(Log scale)。
如图6所示，存储单元MC在低电阻状态LRS与高电阻状态HRS下的IV特性不同。
在存储单元MC为低电阻状态LRS的情况下，在施加到存储单元MC的电压达到电压VLRS之前，存储单元MC的特性成为图中的第1特性。因此，单元电流依照第1特性变动。在存储单元MC的特性为第1特性的情况下，如果施加到存储单元MC的电压超出电压VLRS，那么存储单元MC的特性从图中的第1特性转变为第2特性。因此，如果施加到存储单元MC的电压超出电压VLRS，那么单元电流依照第2特性变动。另外，在存储单元MC的特性为第2特性的情况下，如果不改变存储单元MC原来的电阻状态而使施加到存储单元MC的电压成为电压VH以下，那么存储单元MC的特性从图中的第2特性转变为第1特性。因此，如果施加到存储单元MC的电压成为电压VH以下，那么单元电流依照第1特性变动。
在存储单元MC为高电阻状态HRS的情况下，在施加到存储单元MC的电压达到电压VHRS之前，存储单元MC的特性成为图中的第3特性。因此，单元电流依照第3特性变动。在存储单元MC的特性为第3特性的情况下，如果施加到存储单元MC的电压超出电压VHRS，那么存储单元MC的特性从图中的第3特性转变为第2特性。因此，如果施加到存储单元MC的电压超出电压VHRS，那么单元电流依照第2特性变动。另外，在存储单元MC的特性为第2特性的情况下，如果不改变存储单元MC原来的电阻状态而使施加到存储单元MC的电压成为电压VH以下，那么存储单元MC的特性从图中的第2特性转变为第3特性。因此，如果施加到存储单元MC的电压成为电压VH以下，那么单元电流依照第3特性变动。
使用图7，对存储单元MC为低电阻状态LRS的情况下的单元电流具体地进行说明。
如图7所示，如果施加到存储单元MC的电压从基准电压VSS升压(充电)到电压VLRS(VSS＜VLRS)，那么单元电流依照第1特性从电流ISS变大为电流ILRSL(ISS＜ILRSL)(参照箭头A1)。而且，如果施加到存储单元MC的电压超出电压VLRS，那么单元电流从电流ILRSL急遽地变大为电流ILRST(ILRSL＜＜ILRST)(参照箭头A2)。这样，也将在低电阻状态LRS的存储单元MC中流动的单元电流急遽地变大的电压记载为第1阈值电压。如果施加到存储单元MC的电压从电压VLRS降压(放电)到电压VH(VH＜VLRS)，那么单元电流依照第2特性从电流ILRST变小为电流IRST(IRST＜ILRST)(参照箭头A3)。而且，如果施加到存储单元MC的电压降压到电压VH以下，那么单元电流从电流IRST急遽地变小为电流IHL(IHL＜＜IRST)(参照箭头A4)。这样，也将在低电阻状态LRS的存储单元MC中流动的电流急遽地变小的电压记载为第2阈值电压。
继而，使用图8，对存储单元MC为高电阻状态HRS的情况下的单元电流具体地进行说明。
如图8所示，如果施加到存储单元MC的电压从基准电压VSS升压到电压VHRS(VSS＜VHRS)，那么单元电流依照第3特性从电流ISS变大为电流IHRS(ISS＜IHRS)(参照箭头A5)。而且，如果施加到存储单元MC的电压超出电压VHRS，那么单元电流从电流IHRS急遽地变大为电流IHRST(IHRS＜＜IHRST)(参照箭头A6)。这样，也将在高电阻状态HRS的存储单元MC中流动的单元电流急遽地变大的电压记载为第3阈值电压。如果施加到存储单元MC的电压从电压VHRS降压到电压VH(VH＜VHRS)，那么单元电流依照第2特性从电流IHRST变小为电流IRST(IRST＜IHRST)(参照箭头A7)。而且，如果施加到存储单元MC的电压降压到电压VH以下，那么单元电流从电流IRST急遽地变小为电流IHH(IHH＜＜IRST)(参照箭头A8)。这样，也将在高电阻状态HRS的存储单元MC中流动的电流急遽地变小的电压记载为第4阈值电压。此外，在图6～图8所示的例中，第2阈值电压与第4阈值电压为相同电压。
使用图9，对用来判定存储单元MC的电阻状态的电压VREAD进行说明。
根据存储单元MC的电阻状态，在存储单元MC中流动的电流急遽地变大的阈值电压不同。因此，如图9所示，于在低电阻状态LRS的存储单元MC中流动的电流急遽地变大的第1阈值电压与在高电阻状态HRS的存储单元MC中流动的电流急遽地变大的第3阈值电压之间设定读出电压VREAD。由此，半导体存储装置1能够基于在存储单元MC中流动的电流的大小，判定存储单元MC的电阻状态。而且，半导体存储装置1基于其结果判定数据。关于读出动作的详细情况将在下文叙述。
＜1-2＞读出动作
以下，对第1实施方式的半导体存储装置的读出动作进行说明。
＜1-2-1＞概要
使用图10，对第1实施方式的半导体存储装置的读出动作的概要进行说明。图10是表示第1实施方式的半导体存储装置的读出动作的流程图。
[步骤S1001]
定序器50对连接着读出数据的存储单元(选择存储单元)MC的本地位线(选择本地位线)LBL进行预充电(第1预充电)。
[步骤S1002]
定序器50在步骤S1001后，对连接着选择存储单元MC的字线(选择字线)WL进行充电。通过步骤S1001的预充电与对选择字线的充电，使施加到选择存储单元MC的电压成为电压VREAD。继而，利用列控制电路120读出在选择存储单元MC中流动的单元电流(第1读出)。具体来说，单元电流的读出结果以电荷的形式充入到列控制电路120的电容器124。
[步骤S1003]
定序器50在步骤S1002后，将充入到列控制电路120的电容器124的电荷与电压传输电路210的电容器213共享(第1充电共享)。
[步骤S1004]
定序器50在步骤S1003后，在保持着充入到电压传输电路210的电容器213的电荷的状态下，对选择本地位线LBL进行第2次预充电(第2预充电)。
[步骤S1005]
定序器50在步骤S1004后，通过停止第2预充电，而使施加到选择存储单元MC的电压成为电压VREAD。继而，利用列控制电路120读出在选择存储单元MC中流动的单元电流(第2读出)。具体来说，单元电流的读出结果以电荷的形式充入到列控制电路120的电容器124。
[步骤S1006]
定序器50在步骤S1005后，将充入到列控制电路120的电容器124的电荷与电压传输电路210的电容器213共享(第2充电共享)。由此，对于电压传输电路210的电容器213，基于第1读出与第2读出的电荷被充入到电容器213。这样，通过在1次读出动作中进行2次充电共享，能够增加充入到电容器213的电荷。
[步骤S1007]
定序器50在步骤S1006后，将充入到电容器213的电荷传输到读出放大器电路200。由此，读出放大器电路200能够判定存储单元MC的电阻状态。结果，读出放大器电路200能够读出存储在存储单元MC的数据。
以下，记载读出动作中的详细说明。
＜1-2-2＞读出动作的详细情况
以下，对第1实施方式的半导体存储装置的读出动作的详细情况进行说明。
＜1-2-2-1＞读出动作时的存储单元
在读出动作时，存在选择存储单元MC、非选择存储单元MC、及半选择存储单元MC。
此处，使用图11，对选择存储单元MC、非选择存储单元MC、及半选择存储单元MC的定义进行说明。图11是表示选择存储单元MC、非选择存储单元MC、及半选择存储单元MC的电路图。
如图11所示，所谓选择存储单元MC是指成为读出对象的存储单元MC。将连接在选择存储单元MC的本地位线LBL记载为选择本地位线LBL。另外，将连接在选择存储单元MC的字线WL记载为选择字线WL。
如图11所示，所谓非选择存储单元MC是指与选择本地位线LBL、及选择字线WL均未连接的存储单元MC。将连接在非选择存储单元MC的本地位线LBL记载为非选择本地位线LBL。另外，将连接在非选择存储单元MC的字线WL记载为非选择字线WL。
如图11所示，所谓半选择存储单元MC并非读出对象的存储单元MC，而是连接在选择本地位线LBL或选择字线WL的任一个的存储单元MC。此处，将连接在选择本地位线LBL及非选择字线WL的存储单元MC记载为第1半选择存储单元MC。另外，将连接在非选择本地位线LBL及选择字线WL的存储单元MC记载为第2半选择存储单元MC。
＜1-2-2-2＞与选择存储单元相关的读出动作的详细情况
首先，使用图12，对与选择存储单元MC相关的读出动作的详细情况进行说明。图12是表示第1实施方式的半导体存储装置的读出动作的时序图。图12中，示出了字线WL、本地位线LBL、及全局位线GBL的电压、信号SW1～SW7的电平、单元电流Icell。
[时刻T1～时刻T2](与步骤S1001对应)
说明时刻T1～时刻T2的与选择存储单元MC相关的动作。
定序器50对选择存储单元MC的本地位线(选择本地位线)LBL进行预充电。具体来说，定序器50使对连接在选择本地位线LBL的列控制电路(选择列控制电路)120的信号SW1、SW2、SW3为“H”电平。另外，定序器50使对连接选择列控制电路120的全局位线(选择全局位线)GBL所相关的电压传输电路(选择电压传输电路)210的信号SW4、SW5为“H”电平。另外，定序器50使对连接在选择存储单元MC的字线(选择字线)WL的行控制电路(选择行控制电路)130的信号SW6、及信号SW7为“H”电平。
使用图13，表示时刻T1～时刻T2的与选择存储单元MC相关的动作。图13是表示时刻T1～时刻T2的与选择存储单元MC相关的动作的电路图。图13中仅抽选选择存储单元MC的构成进行记载。具体来说，示出了选择存储单元MC、选择本地位线LBL、选择列控制电路120、选择全局位线GBL、选择电压传输电路210、选择读出放大器电路200、选择字线WL、选择行控制电路130、选择主字线MWL。
如图13所示，在时刻T1～时刻T2，选择电压传输电路210的晶体管211、及212成为接通状态。因此，经由晶体管211、及212将负电压VNEG传输到选择全局位线GBL(参照箭头B1)。另外，选择列控制电路120的晶体管121成为接通状态。因此，经由选择全局位线GBL将负电压VNEG传输到选择本地位线LBL(参照箭头B1)。另外，选择列控制电路120的晶体管122成为接通状态。因此，将负电压VNEG传输到选择本地位线LBL(参照箭头B2)。另外，选择行控制电路130的晶体管132成为接通状态，对字线WL传输基准电压VSS。
此外，如图13所示，选择列控制电路120的晶体管123、及选择行控制电路130的晶体管131成为断开状态(非导通状态)。
[时刻T2～时刻T3](与步骤S1001对应)
返回到图12中，对时刻T2～时刻T3的与选择存储单元MC相关的动作进行说明。
定序器50在对选择本地位线LBL进行预充电期间，对选择字线传输读出电压(正电压)VRW。具体来说，定序器50对于选择行控制电路130，使信号SW6的电平从“H”电平下降到“L”电平。定序器50对于选择行控制电路130，使信号SW7的电平从“H”电平下降到“L”电平。此外，读出电压VRW是像施加到选择存储单元MC的电压(选择字线的电压V(WL)与选择本地位线的电压V(LBL)的差量的绝对值)成为电压VREAD那样的电压。
使用图14，表示时刻T2～时刻T3的与选择存储单元MC相关的动作。图14是表示时刻T2～时刻T3的与选择存储单元MC相关的动作的电路图。图14中，与图13同样地仅抽选选择存储单元MC的构成进行记载。
如图14所示，选择行控制电路130的晶体管132成为断开状态，晶体管131成为接通状态。因此，经由晶体管131从选择主字线MWL对选择字线WL传输电压VRW。结果，对选择存储单元MC的一端施加电压VRW(参照箭头B3)。
然，对选择存储单元MC施加选择字线的电压V(WL)与选择本地位线的电压V(LBL)的差量的绝对值。而且，与该差量的绝对值对应的电流作为单元电流在选择存储单元MC中流动(参照箭头B4)。
此处，使用图15，对时刻T2～时刻T3的选择存储单元的IV特性进行说明。图15是表示时刻T2～时刻T3的选择存储单元的IV特性的曲线图。
如图15所示，在选择字线的电压V(WL)与选择本地位线的电压V(LBL)的差至少达到电压VLRS之前，无论存储单元MC的电阻状态如何，在存储单元MC中流动的单元电流Icell都不会急遽地变大。
具体来说，在选择存储单元MC为低电阻状态的情况下，在选择字线的电压V(WL)与选择本地位线的电压V(LBL)的差至少达到电压VLRS之前，单元电流Icell成为Iss～ILRSL的范围的电流。
另外，在选择存储单元MC为高电阻状态的情况下，在选择字线的电压V(WL)与选择本地位线的电压V(LBL)的差至少达到电压VHRS之前，单元电流Icell成为Iss～IHLRS的范围的电流。
[时刻T3～时刻T4](与步骤S1002对应)
返回到图12中，对时刻T3～时刻T4的与选择存储单元MC相关的动作进行说明。
定序器50停止选择本地位线LBL的预充电，对存储单元MC施加读出电压。具体来说，定序器50使对选择列控制电路120的信号SW1、SW2从“H”电平下降到“L”电平。另外，定序器50使对选择电压传输电路210的信号SW4、SW5从“H”电平下降到“L”电平。由此，停止对选择本地位线LBL供给电压，而对存储单元MC施加读出电压。
此处，使用图16，对时刻T3～时刻T4的选择存储单元的IV特性进行说明。图16是表示时刻T3～时刻T4的选择存储单元的IV特性的曲线图。
如图16所示，如果选择字线的电压V(WL)升压，选择字线的电压V(WL)与选择本地位线的电压V(LBL)的差达到电压VLRS，那么在低电阻状态的选择存储单元MC中流动的单元电流Icell急遽地变大(参照箭头A9)。
具体来说，在选择存储单元MC为低电阻状态的情况下，如果选择字线的电压V(WL)与选择本地位线的电压V(LBL)的差达到电压VLRS，那么单元电流Icell从ILRSL急遽地变大为ILRST(ILRSL＜ILRST)。而且，如果选择字线的电压V(WL)与选择本地位线的电压V(LBL)的差成为电压VREAD，那么从ILRST增加到IREADL(参照箭头A10)。
而且，在选择存储单元MC中，通过从选择字线向选择本地位线流动大单元电流，选择本地位线的电压V(LBL)的电压被升压(或充电)到电压V1L。由此，施加到选择存储单元MC的电压(选择字线的电压V(WL)与选择本地位线的电压V(LBL)的差)变小。如上所述，如果施加到选择存储单元MC的电压成为电压VH以下，那么存储单元MC的特性从第2特性转变为第1特性。
另外，在选择存储单元MC为高电阻状态的情况下，如果选择字线的电压V(WL)与选择本地位线的电压V(LBL)的差达到电压VREAD，那么单元电流Icell成为IREADH(IREADH＜＜ILRST＜IREADL)。在选择存储单元MC为高电阻状态的情况下，与选择存储单元MC为低电阻状态的情况相比，单元电流Icell的变动较小。而且，在选择存储单元MC中，通过从选择字线向选择本地位线流动小单元电流，选择本地位线的电压V(LBL)的电压被升压到电压V1H。该电压V1H的大小与电压VNEG大致相同。
基于成为读出结果的选择本地位线LBL的电压，在选择列控制电路120的电容器124中存储电荷(C1×V1)。
[时刻T4～时刻T5](与步骤S1003对应)
返回到图12中，对时刻T4～时刻T5的与选择存储单元MC相关的动作进行说明。
定序器50将存储在选择列控制电路120的电容器124的电荷与选择电压传输电路210的电容器213共享。具体来说，定序器50使对选择列控制电路120的信号SW1为“H”电平。由此，将选择本地位线LBL与全局位线GBL电连接。由此，将选择本地位线LBL的电压与选择全局位线GBL共享。在选择存储单元为低电阻状态的情况下，选择全局位线GBL的电压从电压VNEG升压到电压V2L。另外，在选择存储单元为高电阻状态的情况下，选择全局位线GBL的电压从电压VNEG升压到电压V2H。
使用图17，表示时刻T4～时刻T5的与选择存储单元MC相关的动作。图17是表示时刻T4～时刻T5的与选择存储单元MC相关的动作的电路图。图17中，与图13同样地仅抽选选择存储单元MC的构成进行记载。
如图17所示，选择列控制电路120的晶体管121成为接通状态。因此，充入到电容器124的电荷(C1×V1)经由晶体管121而与电容器213共享(参照箭头B5)。结果，在电容器213中保持电荷(C1×C2/(C1+C2)×V1)。
[时刻T5～时刻T6](与步骤S1004对应)
返回到图12中，对时刻T5～时刻T6的与选择存储单元MC相关的动作进行说明。
定序器50对选择本地位线LBL进行预充电。具体来说，定序器50使对选择列控制电路120的信号SW1为“L”电平，使信号SW2、SW3为“H”电平。
使用图18，表示时刻T5～时刻T6的与选择存储单元MC相关的动作。图18是表示时刻T5～时刻T6的与选择存储单元MC相关的动作的电路图。图18中，与图13同样地仅抽选选择存储单元MC的构成进行记载。
如图18所示，选择列控制电路120的晶体管121成为断开状态。因此，保持在电容器213的电荷不会流出到选择本地位线LBL。另外，选择列控制电路120的晶体管122成为接通状态。因此，将负电压VNEG传输到选择本地位线LBL(参照箭头B6)。
[时刻T6～时刻T7](与步骤S1005对应)
返回到图12中，对时刻T6～时刻T7的与选择存储单元MC相关的动作进行说明。
定序器50停止选择本地位线LBL的预充电，对存储单元MC施加读出电压。具体来说，定序器50使对选择列控制电路120的信号SW2从“H”电平下降到“L”电平。由此，停止对选择本地位线LBL供给电压，而对存储单元MC施加读出电压。
使用图19，表示时刻T6～时刻T7的与选择存储单元MC相关的动作。图19是表示时刻T6～时刻T7的与选择存储单元MC相关的动作的电路图。图19中，与图13同样地仅抽选选择存储单元MC的构成进行记载。
如图19所示，经由晶体管131从选择主字线MWL对选择字线WL传输电压VRW。结果，对选择存储单元MC的一端施加电压VRW(参照箭头B7)。
然，对选择存储单元MC施加选择字线的电压V(WL)与选择本地位线的电压V(LBL)的差量的绝对值。而且，与该差量的绝对值对应的电流作为单元电流在选择存储单元MC中流动(参照箭头B8)。此时的单元电流Icell成为与使用图16所说明的动作相同的动作。
基于成为读出结果的选择本地位线LBL的电压，在选择列控制电路120的电容器124中存储电荷(C1×V1)。
[时刻T7～时刻T8](与步骤S1006对应)
返回到图12中，对时刻T7～时刻T8的与选择存储单元MC相关的动作进行说明。
定序器50将存储在选择列控制电路120的电容器124的电荷与选择电压传输电路210的电容器213共享。具体来说，定序器50使对选择列控制电路120的信号SW1为“H”电平。由此，将选择本地位线LBL与全局位线GBL电连接。由此，将选择本地位线LBL的电压与选择全局位线GBL共享。在选择存储单元为低电阻状态的情况下，选择全局位线GBL的电压从电压V2L升压到电压V3L(V3L＝V2L+dV3)。另外，在选择存储单元为高电阻状态的情况下，选择全局位线GBL的电压从电压V2H升压到电压V3H。
另外，定序器50使对选择行控制电路130的信号SW6的电平从“L”电平上升到“H”电平。另外，定序器50对于选择行控制电路130，使信号SW7的电平从“L”电平上升到“H”电平。由此，选择行控制电路130的晶体管131成为断开状态，晶体管132成为接通状态。因此，选择字线WL成为基准电压VSS。结果，施加到选择存储单元MC的电压大幅地降压，选择存储单元MC的特性从第2特性转变为第1特性。因此，在选择存储单元MC中流动的单元电流大幅地减少。
使用图20，表示时刻T7～时刻T8的与选择存储单元MC相关的动作。图20是表示时刻T7～时刻T8的与选择存储单元MC相关的动作的电路图。图20中，与图13同样地仅抽选选择存储单元MC的构成进行记载。
如图20所示，选择列控制电路120的晶体管121成为接通状态。因此，充入到电容器124的电荷(C1×V1)经由晶体管121而与电容器213共享(参照箭头B9)。结果，在电容器213中保持电荷(C1×C2/(C1+C2)×V1)×(2－C1/(C1+C2))。
保持在电容器213的电荷(C1×C2/(C1+C2)×V1)×(2－C1/(C1+C2))大于在时刻T4～时刻T5保持在电容器213的电荷(C1×C2/(C1+C2)×V1)。
[时刻T8～](与步骤S1007对应)
返回到图12中，对时刻T8的与选择存储单元MC相关的动作进行说明。
定序器50将保持在电容器213的电荷(C1×C2/(C1+C2)×V1)×(2－C1/(C1+C2))传输到读出放大器电路200。具体来说，定序器50使对选择列控制电路120的信号SW1的电平从“H”电平下降到“L”电平。而且，定序器50使对选择电压传输电路210的信号SW4的电平从“L”电平上升到“H”电平。
使用图21，表示时刻T8的与选择存储单元MC相关的动作。图21是表示时刻T8的与选择存储单元MC相关的动作的电路图。图21中，与图13同样地仅抽选选择存储单元MC的构成进行记载。
如图21所示，选择电压传输电路210的晶体管211成为接通状态。因此，将保持在电容器213的电荷传输到读出放大器电路200(参照箭头B10)。
由此，读出放大器电路200能够基于电荷(C1×C2/(C1+C2)×V1)×(2－C1/(C1+C2))，判定选择存储单元MC的电阻状态。
＜1-2-2-3＞非与选择存储单元相关的读出动作的详细情况
使用图12，对非与选择存储单元MC相关的读出动作的详细情况进行说明。
定序器50将非选择存储单元MC的本地位线(非选择本地位线)LBL维持为基准电压Vss。具体来说，定序器50使对连接在非选择本地位线LBL的列控制电路(非选择列控制电路)120的信号SW1、SW2、SW3为“L”电平。另外，定序器50使对连接非选择列控制电路120的全局位线(非选择全局位线)GBL所相关的电压传输电路(非选择电压传输电路)210的信号SW4、SW5为“L”电平。定序器50使对连接在非选择存储单元MC的字线(非选择字线)WL的行控制电路(非选择行控制电路)130的信号SW6、及信号SW7为“H”电平。
由此，在读出动作中，在非选择存储单元MC的两端不会产生电压差，因此也不会流动单元电流。
＜1-2-2-4＞半与选择存储单元相关的读出动作的详细情况
如上所述，半选择存储单元MC具有两种半选择存储单元MC。
＜1-2-2-4-1＞第1半选择存储单元
使用图22，对第1半与选择存储单元MC相关的读出动作的详细情况进行说明。图22是表示第1半选择存储单元的IV特性的曲线图。
如上所述，所谓第1半选择存储单元MC是连接在选择本地位线LBL及非选择字线WL的存储单元MC。
因此，在第1半选择存储单元MC中，在读出动作期间，字线WL的电压被维持为基准电压VSS，本地位线LBL被供给负电压VNEG。
如图22所示，负电压VNEG的绝对值设定为不超过电压VLRS。因此，在低电阻状态的第1半选择存储单元MC中流动的电流成为电流INEGL，在高电阻状态的第1半选择存储单元MC中流动的电流成为电流INEGH(INEGH＜INEGL)。该电流INEGL及电流INEGH远远小于在低电阻状态的选择存储单元MC中流动的电流IREADL。因此，即便在第1半选择存储单元MC中流动单元电流，也不会对读出动作造成影响。
＜1-2-2-4-2＞第2半选择存储单元
使用图23，对第2半与选择存储单元MC相关的读出动作的详细情况进行说明。图23是表示第2半选择存储单元的IV特性的曲线图。
如上所述，所谓第2半选择存储单元MC是指连接在非选择本地位线LBL及选择字线WL的存储单元MC。
因此，在第2半选择存储单元MC中，在读出动作期间，对字线WL供给电压VRW，本地位线LBL被维持为基准电压VSS。
如图23所示，电压VRW设定为不超过电压VLRS。因此，在低电阻状态的第2半选择存储单元MC中流动的电流成为电流IRWL，在高电阻状态的第2半选择存储单元MC中流动的电流成为电流IRWH(IRWH＜IRWL)。该电流IRWL及电流IRWH远远小于在低电阻状态的选择存储单元MC中流动的电流IREADL。因此，即便在第1半选择存储单元MC中流动单元电流，也不会对读出动作造成影响。
以如上方式，第1实施方式的半导体存储装置能够将选择存储单元MC的电阻状态转换为电荷。而且，读出放大器电路200能够基于电荷判定存储在选择存储单元MC的数据。
＜1-3＞效果
＜1-3-1＞概要
根据所述实施方式，半导体存储装置在1次读出动作中进行2次单元电流Icell的读出。由此，与仅进行1次单元电流Icell的读出的情况相比，能够增大传输到读出放大器电路200的电荷。因此，读出放大器电路200能够良好地判定数据。
以下，为了说明本实施方式的效果，对比较例进行说明。
＜1-3-2＞比较例1
以下，对比较例1的半导体存储装置的读出动作进行说明。
使用图24、图25，对比较例1的半导体存储装置的读出动作进行说明。图24是表示比较例1的半导体存储装置的读出动作的流程图。图25是表示比较例1的半导体存储装置的读出动作的时序图。
如图24所示，在比较例1中，未进行图10中所说明的步骤S1004～S1006。即，在比较例1中，在1次读出动作中，仅进行1次单元电流Icell的读出。
因此，在电容器213中仅存储相当于1次的单元电流Icell的读出的信息。
如图25所示，在比较例1中，与第1实施方式不同，将选择本地位线LBL的电压与选择全局位线GBL共享的动作仅进行1次(时刻T4～时刻T5)。因此，单元电流读出动作后的选择全局位线GBL电压成为电压V2L或V2H。另一方面，在第1实施方式中，单元电流读出动作后的选择全局位线GBL电压成为电压V3L(V2L＜V3L)或V3H(V2H＜V3H)。因此，在比较例1中，与第1实施方式相比，传输到读出放大器电路200的电荷变少。
＜1-3-3＞汇总
在如上所述的电阻变化型存储器中，根据单元的IV特性，限制单元电流Icell的读出时的电荷(信号量)。例如，如果半导体存储装置的微细化发展，那么有单元电流Icell的读出时的电荷变得更少的可能性。结果，读出放大器电路200有基于单元电流Icell无法适当地读出存储单元MC的数据的可能性。
因此，如所述实施方式所述，在1次读出动作中，通过进行2次单元电流Icell的读出，增大单元电流Icell的读出时的电荷。由此，读出放大器电路200能够良好地判定数据。
＜2＞第2实施方式
对第2实施方式进行说明。在第2实施方式中，对在流动单元电流的期间进行充电共享的情况进行说明。此外，第2实施方式的装置的基本构成及基本动作与所述第1实施方式的装置相同。因此，对所述第1实施方式中所说明的事项及能够由所述第1实施方式容易地类推的事项省略说明。
＜2-1＞读出动作
以下，对第2实施方式的半导体存储装置的读出动作进行说明。
＜2-1-1＞概要
使用图26，对第2实施方式的半导体存储装置的读出动作的概要进行说明。图26是表示第2实施方式的半导体存储装置的读出动作的流程图。
[步骤S3001]
在步骤S3001时，定序器50进行与步骤S1001相同的动作。
[步骤S3002]
定序器50在步骤S3001后，对连接着选择存储单元MC的字线进行充电。在步骤S3001的预充电与对选择字线的充电中，将施加到选择存储单元MC的电压设为电压VREAD。继而，利用列控制电路120读出在选择存储单元MC中流动的单元电流(第1读出)。具体来说，单元电流的读出结果以电荷的形式充入到列控制电路120的电容器124。
[步骤S3003]
定序器50在步骤S3002中，在选择存储单元MC的特性从第2特性变化为第1特性之前，将充入到列控制电路120的电容器124的电荷与电压传输电路210的电容器213共享。
由此，充入到列控制电路120的电容器124的电荷减少。结果，施加到选择存储单元MC的电压升压，在电压传输电路210的电容器213中累积基于单元电流的电荷。这样，在单元电流的读出动作中，通过进行充电共享，能够增加充入到电容器213的电荷。
[步骤S3004]
定序器50在步骤S3003后，将充入到电容器213的电荷传输到读出放大器电路200。由此，读出放大器电路200能够判定存储单元的电阻状态。结果，读出放大器电路200能够读出存储在存储单元的数据。
以下，记载读出动作中的详细说明。
＜2-1-2＞读出动作的详细情况
以下，对第2实施方式的半导体存储装置的读出动作的详细情况进行说明。
以下，对选择存储单元、非选择存储单元、半选择存储单元的每一个说明读出动作的详细情况。
＜2-1-2-1＞与选择存储单元相关的动作的详细情况
首先，使用图27，对与选择存储单元MC相关的动作的详细情况进行说明。图27是表示第1实施方式的半导体存储装置的读出动作的时序图。
[时刻T11～时刻T13](与步骤S3001对应)
时刻T11～时刻T13的动作与图12中所说明的时刻T1～时刻T3的动作相同。
[时刻T13～时刻T14](与步骤S3002对应)
对时刻T13～时刻T14的与选择存储单元MC相关的动作进行说明。
定序器50停止选择本地位线LBL的预充电，对存储单元MC施加读出电压。具体来说，定序器50使对选择列控制电路120的信号SW1、SW2从“H”电平下降到“L”电平。另外，定序器50使对选择电压传输电路210的信号SW4、SW5从“H”电平下降到“L”电平。由此，停止对选择本地位线LBL供给电压，而对存储单元MC施加读出电压。
使用图28～图30，对在选择存储单元MC中流动的单元电流进行说明。图28～图30是表示选择存储单元的IV特性的曲线图。
如图28所示，如果施加到低电阻状态的选择存储单元MC的电压从基准电压VSS升压到电压VLRS(VSS＜VLRS)，那么单元电流依照第1特性从电流ISS变大为电流ILRSL(ISS＜ILRSL)(参照箭头C1)。
另外，如果施加到高电阻状态的选择存储单元MC的电压从基准电压VSS升压到电压VLRS(VSS＜VLRS)，那么单元电流依照第3特性从电流ISS变大为电流ILRSH(ISS＜ILRSH＜ILRSL)(参照箭头C2)。
而且，如图29所示，如果施加到低电阻状态的选择存储单元MC的电压达到电压VLRS，那么单元电流从电流ILRSL急遽地变大为电流ILRST(ILRSL＜＜ILRST)(参照箭头C3)。而且，在选择存储单元MC中，通过从选择字线向选择本地位线流动大单元电流，选择本地位线的电压V(LBL)的电压升压到电压V1L。由此，施加到选择存储单元MC的电压(选择字线的电压V(WL)与选择本地位线的电压V(LBL)的差)变小。
另外，即便施加到高电阻状态的选择存储单元MC的电压达到电压VLRS，单元电流也沿着第3特性变动。即，单元电流不会像低电阻状态的选择存储单元MC那样急遽地变动。而且，在选择存储单元MC中，通过从选择字线向选择本地位线流动小单元电流，选择本地位线的电压V(LBL)的电压升压到电压V1H。该电压V1H的大小与电压VNEG大致相同。
而且，如图30所示，如果施加到低电阻状态的选择存储单元MC的电压从电压VLRS降压到电压VH(VH＜VLRS)，那么单元电流依照第2特性从电流ILRST变小为电流IRST(IRST＜ILRST)(参照箭头C4)。
如果施加到高电阻状态的选择存储单元MC的电压从电压VLRS降压到电压VH(VH＜VLRS)，那么单元电流依照第3特性变动(参照箭头C5)。
[时刻T14～时刻T17](与步骤S3003对应)
返回到图27中，对时刻T14～时刻T17的与选择存储单元MC相关的动作进行说明。
定序器50在正进行单元电流的读出的过程中且选择存储单元MC的特性从第2特性切换到第1特性之前，将存储在选择列控制电路120的电容器124的电荷与选择电压传输电路210的电容器213共享。具体来说，定序器50使对选择列控制电路120的信号SW1为“H”电平。因此，选择列控制电路120的晶体管121成为接通状态。选择本地位线LBL与全局位线GBL电连接。结果，充入到电容器124的电荷经由晶体管121而与电容器213共享。在选择存储单元为低电阻状态的情况下，选择全局位线GBL的电压从电压VNEG升压到电压V4L。另外，在选择存储单元为高电阻状态的情况下，选择全局位线GBL的电压从电压VNEG升压到电压V4H。
使用图31、图32，对在选择存储单元MC中流动的单元电流进行说明。图31、图32是表示选择存储单元的IV特性的曲线图。
如果施加到第2特性时的选择存储单元MC的电压降压到电压VH以下，那么单元电流从电流IRST急遽地变小为电流IHL(IHL＜＜IRST)。因此，本实施方式的定序器50在选择存储单元MC从第2特性转变为第1特性之前，将充入到电容器124的电荷与电容器213共享。通过将充入到电容器124的电荷与电容器213共享，选择本地位线LBL的电压降压。结果，选择本地位线LBL的电压与选择字线WL的电压的差扩大，施加到选择存储单元MC的电压升压。在低电阻状态的选择存储单元MC中流动的单元电流如图31的箭头C6所示沿着第2特性变动，在高电阻状态的选择存储单元MC中流动的单元电流如图31的箭头C7所示沿着第3特性变动。
继而，在图27的时刻T15，如果低电阻状态的选择存储单元MC的选择本地位线LBL及全局位线GBL的电压升压到电压V5L(V5L＝V4L+dV5L)，那么如图30所示，低电阻状态的选择存储单元MC的单元电流依照第2特性变少(参照箭头C4)。另外，高电阻状态的选择存储单元MC的选择本地位线LBL及全局位线GBL的电压升压到电压V5H。
在图27的时刻T16，定序器50使对选择行控制电路130的信号SW6的电平从“L”电平上升到“H”电平。定序器50使对选择行控制电路130的信号SW7的电平从“L”电平上升到“H”电平。由此，选择行控制电路130的晶体管131成为断开状态，晶体管132成为接通状态。因此，选择字线WL成为基准电压VSS。结果，施加到选择存储单元MC的电压大幅地降压。因此，如图32所示，低电阻状态的选择存储单元MC的特性从第2特性转变为第1特性(参照箭头C8)。因此，在选择存储单元MC中流动的单元电流大幅地减少。
[时刻T17～](与步骤S3004对应)
说明时刻T17～的与选择存储单元MC相关的动作。
定序器50将保持在电容器213的电荷传输到读出放大器电路200。具体来说，定序器50使对选择列控制电路120的信号SW1的电平从“H”电平下降到“L”电平。而且，定序器50使对选择电压传输电路210的信号SW4的电平从“L”电平上升到“H”电平。由此，选择电压传输电路210的晶体管211成为接通状态。因此，将保持在电容器213的电荷传输到读出放大器电路200。
由此，读出放大器电路200能够基于电荷判定选择存储单元MC的电阻状态。
＜2-1-2-2＞非选择存储单元、半与选择存储单元相关的动作
关于非选择存储单元MC，根据与第1实施方式中所说明的原理相同的原因，在读出动作中，在非选择存储单元MC的两端不产生电压差，因此不流动单元电流。
另外，关于半选择存储单元MC，根据与第1实施方式中所说明的原理相同的原因，在读出动作中，施加到半选择存储单元MC的电压设定为不超过电压VLRS，因此在半选择存储单元MC中流动的电流非常小，不会对读出动作造成影响。
以如上方式，第2实施方式的半导体存储装置能够将选择存储单元MC的电阻状态转换为电荷。而且，读出放大器电路200能够基于电荷判定存储在选择存储单元MC的数据。
＜2-2＞效果
＜2-2-1＞概要
根据所述实施方式，半导体存储装置在正进行单元电流Icell的读出的过程中且选择存储单元MC的特性从第2特性切换为第1特性之前，将选择本地位线LBL与选择全局位线GBL连接。
以下，为了说明本实施方式的效果，对比较例进行说明。
＜2-2-2＞比较例2
以下，对比较例2的半导体存储装置的读出动作进行说明。
使用图33，对比较例2的半导体存储装置的读出动作进行说明。图33是表示比较例2的半导体存储装置的读出动作的时序图。
在比较例2中，不进行第2实施方式中所说明的将存储在选择列控制电路120的电容器124的电荷与选择电压传输电路210的电容器213共享的动作，而在将电容器124与电容器213电连接的状态下进行单元电流的读出动作。
即，如图33的信号SW1所示，在从本地位线LBL的预充电起到单元电流读出结束为止，定序器50将对选择列控制电路120的信号SW1的电平维持为“H”电平。
由此，能够与第2实施方式同样地，使充入到电容器213的电荷相比于比较例1增多。然而，与第2实施方式相比，单元电流的读出所需的时间变长。具体来说，比较例2的单元电流读出期间(时刻T13-时刻T19)长于第2实施方式的单元电流读出期间(时刻T13-时刻T17)。其原因在于，在单元电流的读出开始的时间点，单元电流不仅在选择本地位线LBL中流动，而且也在电容大的选择全局位线GBL中流动，因此选择本地位线LBL及选择全局位线GBL的升压耗费时间。
＜2-2-3＞汇总
根据所述实施方式，与仅进行1次单元电流Icell的读出的情况相比，能够增大传输到读出放大器电路200的电荷。另外，与在单元电流Icell的读出的同时连接选择本地位线与选择全局位线的情况相比，流动峰值电流的期间变短，因此对单元的干扰变小。因此，读出放大器电路200能够良好地判定数据。
＜3＞第3实施方式
对第3实施方式进行说明。在第3实施方式中，说明在读出动作中对字线施加负电压且对本地位线施加正电压的情况。此外，第3实施方式的装置的基本构成及基本动作与所述第1实施方式的装置相同。因此，对所述第1实施方式中所说明的事项及能够由所述第1实施方式容易地类推的事项省略说明。
＜3-1＞构成
在第3实施方式中，定序器50在读出动作中对字线WL施加负电压。而且，定序器50在读出动作中对本地位线施加正电压。以下，对定序器50能够实现这种动作的列开关电路、电压传输电路、及行开关电路进行说明。
＜3-1-1＞列开关电路及电压传输电路
使用图34，对第3实施方式的半导体存储装置的列开关电路及电压传输电路进行说明。图34是表示第3实施方式的半导体存储装置的列开关电路及电压传输电路的电路图。
如图34所示，列开关电路12在每条本地位线LBL具备列控制电路120。
列控制电路120具备：PMOS晶体管127，控制全局位线GBL与本地位线LBL的连接；PMOS晶体管125，对本地位线LBL传输正电压VPOS；NMOS晶体管126，对本地位线LBL传输基准电压VSS(VSS＜VPOS)；及电容器124，累积本地位线LBL的电荷。
晶体管127基于“L”电平的信号SW1成为接通状态，控制全局位线GBL与本地位线LBL的连接。
晶体管125基于“L”电平的信号SW2成为接通状态，对本地位线LBL传输正电压VPOS。
晶体管126基于“H”电平的信号SW3成为接通状态，对本地位线LBL传输基准电压VSS。
如图34所示，电压传输电路210具备：PMOS晶体管215，控制全局位线GBL与读出放大器电路200的连接；PMOS晶体管214，对全局位线GBL传输正电压VPOS；及电容器213，累积全局位线GBL的电荷。
晶体管215基于“L”电平的信号SW4成为接通状态，控制全局位线GBL与读出放大器电路200的连接。
晶体管214基于“L”电平的信号SW5成为接通状态，对全局位线GBL传输电压VPOS。
＜3-1-2＞行开关电路
使用图35，对第3实施方式的半导体存储装置的行开关电路进行说明。图35是表示第3实施方式的半导体存储装置的行开关电路的电路图。
如图35所示，行开关电路13在每条字线WL具备行控制电路130。
行控制电路130具备：NMOS晶体管134，控制主字线MWL与字线WL的连接；及PMOS晶体管133，对字线WL传输基准电压VSS。
晶体管134基于“H”电平的信号SW7成为接通状态，控制主字线MWL与字线WL的连接。
晶体管133基于“L”电平的信号SW7成为接通状态，对字线WL传输基准电压VSS。
＜3-2＞读出动作
使用图36，对第3实施方式的半导体存储装置的读出动作进行说明。图36是表示第3实施方式的半导体存储装置的读出动作的时序图。
第3实施方式的半导体存储装置的读出动作的概要与图10中所说明的内容相同。第3实施方式的半导体存储装置的读出动作与第1实施方式的半导体存储装置的读出动作的不同点在于选择字线WL、选择本地位线、选择全局位线的电压、及使信号SW2、SW3、SW5、SW7的电平反转的方面。
具体来说，如图36所示，定序器50通过使信号SW1～SW5的电平反转，能够对选择本地位线LBL、选择全局位线GBL供给正电压VPOS(例如使负电压VNEG正负反转所得的电压)。另外，定序器50通过使信号SW7的电平反转，能够对选择字线WL供给负电压VNRW(例如使正电压VRW正负反转所得的电压)。
＜3-3＞效果
根据所述实施方式，半导体存储装置与第1实施方式同样地在1次读出动作中进行2次单元电流Icell的读出。第1实施方式与第3实施方式的不同点在于在读出动作中对字线施加负电压且对本地位线施加正电压的方面。在这种情况下，也能获得与第1实施方式相同的效果。
＜3-4＞第3实施方式的变化例
接着，对第3实施方式的变化例进行说明。
＜3-4-1＞读出动作
使用图37对第3实施方式的变化例的半导体存储装置的读出动作进行说明。图37是表示第3实施方式的变化例的半导体存储装置的读出动作的时序图。
第3实施方式的变化例的半导体存储装置的读出动作的概要与图26中所说明的内容相同。第3实施方式的变化例的半导体存储装置的读出动作与第2实施方式的半导体存储装置的读出动作的不同点在于选择字线WL、选择本地位线LBL、选择全局位线GBL的电压、及使信号SW2、SW3、SW5、SW7的电平反转的方面。
具体来说，如图37所示，定序器50通过使信号SW2、SW3、SW5的电平反转，能够对选择本地位线LBL、选择全局位线GBL供给正电压VPOS(例如使负电压VNEG正负反转所得的电压)。另外，定序器50通过使信号SW7的电平反转，能够对选择字线WL供给负电压VNRW(例如使正电压VRW正负反转所得的电压)。
＜3-4-2＞效果
根据所述实施方式，半导体存储装置在正进行单元电流Icell的读出的过程中且选择存储单元MC的特性从第2特性切换为第1特性之前，将选择本地位线LBL与选择全局位线GBL连接。第2实施方式与第3实施方式的变化例的不同点在于在读出动作中对字线施加负电压且对本地位线施加正电压的方面。在这种情况下，也能获得与第2实施方式相同的效果。
＜4＞第4实施方式
对第4实施方式进行说明。在第4实施方式中，对在字线连接读出放大器的情况进行说明。此外，第4实施方式的装置的基本构成及基本动作与所述第1实施方式的装置相同。因此，对所述第1实施方式中所说明的事项及能够由所述第1实施方式容易地类推的事项省略说明。
＜4-1＞构成
以下，对更换第1实施方式的字线与位线的情况的构成进行说明。
＜4-1-1＞半导体存储装置
使用图38，对第4实施方式的半导体存储装置的整体构成进行说明。图38是表示第4实施方式的半导体存储装置的整体构成的框图。本实施方式的半导体存储装置1具备存储单元阵列10、读出放大器60、行解码器70、列解码器80、及定序器50。
读出放大器60在每条主字线MWL具备读出放大器电路。读出放大器电路在数据读出时将从存储单元MC读出到主字线MWL的数据读出。另外，读出放大器60在数据写入时将与写入数据对应的电压供给到存储单元MC。这些电压是从定序器50施加的。
行解码器70将行地址解码而获得行地址解码信号。
定序器50将数据的读出、写入所需的电压供给到例如读出放大器60。
定序器50将数据的读出、写入、及删除所需的电压供给到列解码器80。
列解码器80基于将列地址解码所获得的列地址解码信号，选择任一全局位线GBL。
定序器50通过使从半导体存储装置1的外部供给的电源电压VDD升压或降压而产生数据的读出、写入、及删除所需的电压及电流，并供给到例如存储单元阵列10、读出放大器60、行解码器70、或列解码器80。
＜4-1-2＞存储单元阵列
使用图39，对第4实施方式的半导体存储装置的存储单元阵列10进行说明。图39是表示第4实施方式的半导体存储装置的存储单元阵列10的框图。
如图39所示，存储单元阵列10具备呈矩阵状配置的多个子单元阵列100。而且，子单元阵列100经由主字线MWL连接在读出放大器60。
读出放大器60在每条主字线MWL具备电压传输电路610及读出放大器电路600。电压传输电路610将来自主字线MWL的电压传输到读出放大器电路600、或对主字线MWL传输电压。读出放大器电路600读出从电压传输电路610传输的数据。
子单元阵列100具备MAT11、行开关电路14、及列开关电路15。
MAT11具备呈矩阵状配置在半导体衬底上的多个存储单元MC。关于详细情况将在下文叙述。
行开关电路14基于来自行解码器70的信号，控制主字线MWL与字线WL的连接。
列开关电路15基于来自定序器50的信号，控制全局位线GBL与本地位线LBL的连接。
＜4-1-3＞行开关电路及电压传输电路
使用图40，对第4实施方式的半导体存储装置的行开关电路及电压传输电路进行说明。图40是表示第4实施方式的半导体存储装置的行开关电路及电压传输电路的电路图。
如图40所示，行开关电路14在每条字线WL具备行控制电路140。
行控制电路140具备：NMOS晶体管141，控制主字线MWL与字线WL的连接；NMOS晶体管142，对字线WL传输负电压VNEG；PMOS晶体管143，对字线WL传输基准电压VSS(VNEG＜VSS)；及电容器144，累积字线WL的电荷。
晶体管141基于“H”电平的信号SW1成为接通状态(导通状态)，将主字线MWL与字线WL连接。
晶体管142基于“H”电平的信号SW2成为接通状态，对字线WL传输负电压VNEG。
晶体管143基于“L”电平的信号SW3成为接通状态，对字线WL传输基准电压VSS。
电容器144的一端连接在字线WL，另一端被供给基准电压VSS。另外，电容器144的静电电容为C1。该电容器144例如为字线WL本身。
如图40所示，电压传输电路610具备：NMOS晶体管611，控制主字线MWL与读出放大器电路600的连接；NMOS晶体管612，对主字线MWL传输负电压VNEG；及电容器613，累积主字线MWL的电荷。
晶体管611基于“H”电平的信号SW4成为接通状态，将主字线MWL与读出放大器电路600连接。
晶体管612基于“H”电平的信号SW5成为接通状态，对主字线MWL传输电压VNEG。
电容器613的一端连接在主字线MWL，另一端被供给基准电压VSS。另外，电容器613的静电电容为C2。该电容器613例如为主字线MWL本身。
＜4-1-4＞列开关电路
使用图41，对第4实施方式的半导体存储装置的列开关电路进行说明。图41是表示第4实施方式的半导体存储装置的列开关电路的电路图。
如图41所示，列开关电路15在每条本地位线LBL具备列控制电路150。
列控制电路150具备：PMOS晶体管151，控制全局位线GBL与本地位线LBL的连接；及NMOS晶体管152，对本地位线LBL传输基准电压VSS。
晶体管151基于“L”电平的信号SW6成为接通状态，将全局位线GBL与本地位线LBL连接。
晶体管152基于“H”电平的信号SW7成为接通状态，对本地位线LBL传输基准电压VSS。
＜4-2＞读出动作
以下，对第4实施方式的半导体存储装置的读出动作进行说明。
＜4-2-1＞概要
使用图42，对第4实施方式的半导体存储装置的读出动作的概要进行说明。图42是表示第4实施方式的半导体存储装置的读出动作的流程图。
[步骤S4001]
定序器50对连接着读出数据的存储单元(选择存储单元)MC的字线(选择字线)WL进行预充电(第1预充电)。
[步骤S4002]
定序器50在步骤S4001后，对连接着选择存储单元MC的本地位线(选择本地位线)LBL进行充电。通过步骤S4001的预充电与对选择本地位线LBL的充电，使施加到选择存储单元MC的电压成为电压VREAD。继而，利用行控制电路140读出在选择存储单元MC中流动的单元电流(第1读出)。具体来说，单元电流的读出结果以电荷的形式充入到行控制电路140的电容器144。
[步骤S4003]
定序器50在步骤S4002后，将充入到行控制电路140的电容器144的电荷与电压传输电路610的电容器613共享(第1充电共享)。
[步骤S4004]
定序器50在步骤S4003后，在保持着充入到电压传输电路610的电容器613的电荷的状态下对选择字线WL进行第2次预充电(第2预充电)。
[步骤S4005]
定序器50在步骤S4004后，通过停止第2预充电，而使施加到选择存储单元MC的电压成为电压VREAD。继而，利用行控制电路140读出在选择存储单元MC中流动的单元电流(第2读出)。具体来说，单元电流的读出结果以电荷的形式充入到行控制电路140的电容器144。
[步骤S4006]
定序器50在步骤S4005后，将充入到行控制电路140的电容器144的电荷与电压传输电路610的电容器613共享(第2充电共享)。由此，对于电压传输电路610的电容器613，基于第1读出与第2读出的电荷被充入到电容器613。这样，通过在1次读出动作中进行2次充电共享，能够增加充入到电容器613的电荷。
[步骤S4007]
定序器50在步骤S4006后，将充入到电容器613的电荷传输到读出放大器电路600。由此，读出放大器电路600能够判定存储单元MC的电阻状态。结果，读出放大器电路600能够读出存储在存储单元MC的数据。
以下，记载读出动作中的详细说明。
＜4-2-2＞读出动作的详细情况
以下，对第4实施方式的半导体存储装置的读出动作的详细情况进行说明。
以下，针对选择存储单元MC、非选择存储单元MC、半选择存储单元MC的每一个说明读出动作的详细情况。
＜4-2-2-1＞与选择存储单元相关的读出动作的详细情况
首先，使用图43，对与选择存储单元MC相关的读出动作的详细情况进行说明。图43是表示第4实施方式的半导体存储装置的读出动作的时序图。图43中，示出了本地位线LBL、字线WL、及主字线MWL的电压、信号SW1～SW7的电平、单元电流Icell。
[时刻T21～时刻T22](与步骤S4001对应)
说明时刻T21～时刻T22的与选择存储单元MC相关的动作。
定序器50对选择存储单元MC的字线(选择字线)WL进行预充电。具体来说，定序器50使对连接在选择字线WL的行控制电路(选择行控制电路)140的信号SW1、SW2、SW3为“H”电平。另外，定序器50使对连接选择行控制电路140的主字线(选择主字线)MWL所相关的电压传输电路(选择电压传输电路)610的信号SW4、SW5为“H”电平。另外，定序器50使对连接在选择存储单元MC的本地位线(选择本地位线)LBL的列控制电路(选择列控制电路)150的信号SW6、及信号SW7为“H”电平。
使用图44，表示时刻T21～时刻T22的与选择存储单元MC相关的动作。图44是表示时刻T21～时刻T22的与选择存储单元MC相关的动作的电路图。图44中仅抽选选择存储单元MC的构成进行记载。具体来说，示出了选择存储单元MC、选择字线WL、选择行控制电路140、选择主字线MWL、选择电压传输电路610、选择读出放大器电路600、选择本地位线LBL、选择列控制电路150、选择全局位线GBL。
如图44所示，在时刻T21～时刻T22，选择电压传输电路610的晶体管611、及612成为接通状态。因此，经由晶体管611、及612将负电压VNEG传输到选择主字线MWL(参照箭头D1)。另外，选择行控制电路140的晶体管141成为接通状态。因此，经由选择主字线MWL将负电压VNEG传输到选择字线WL(参照箭头D1)。另外，选择行控制电路140的晶体管142成为接通状态。因此，将负电压VNEG传输到选择字线WL(参照箭头D2)。另外，选择列控制电路150的晶体管152成为接通状态，而对本地位线LBL传输基准电压VSS。
此外，如图44所示，选择行控制电路140的晶体管143、及选择列控制电路150的晶体管151成为断开状态。
[时刻T22～时刻T23](与步骤S4001对应)
返回到图43中，说明时刻T22～时刻T23的与选择存储单元MC相关的动作。
定序器50在对选择字线WL进行预充电期间，对选择本地位线传输读出电压(正电压)VRW。具体来说，定序器50对于选择列控制电路150，使信号SW6的电平从“H”电平下降到“L”电平。定序器50对于选择列控制电路150，使信号SW7的电平从“H”电平下降到“L”电平。此外，读出电压VRW是像施加到选择存储单元MC的电压(选择字线的电压V(WL)与选择本地位线的电压V(LBL)的差量的绝对值)成为电压VREAD那样的电压。
使用图45，表示时刻T22～时刻T23的与选择存储单元MC相关的动作。图45是表示时刻T22～时刻T23的与选择存储单元MC相关的动作的电路图。图45中，与图44同样地仅抽选选择存储单元MC的构成进行记载。
如图45所示，选择列控制电路150的晶体管152成为断开状态，晶体管151成为接通状态。因此，经由晶体管151从选择全局位线GBL对选择本地位线LBL传输电压VRW。结果，对选择存储单元MC的一端施加电压VRW(参照箭头D3)。
然，对选择存储单元MC施加选择字线的电压V(WL)与选择本地位线的电压V(LBL)的差量的绝对值。而且，与该差量的绝对值对应的电流作为单元电流在选择存储单元MC中流动(参照箭头D4)。
关于时刻T22～时刻T23的单元电流，与使用图15所说明的单元电流相同。
[时刻T23～时刻T24](与步骤S4002对应)
返回到图43中，对时刻T23～时刻T24的与选择存储单元MC相关的动作进行说明。
定序器50停止选择字线WL的预充电，对存储单元MC施加读出电压。具体来说，定序器50使对选择行控制电路140的信号SW1、SW2从“H”电平下降到“L”电平。另外，定序器50使对选择电压传输电路610的信号SW4、SW5从“H”电平下降到“L”电平。由此，停止对选择字线WL供给电压，而对存储单元MC施加读出电压。
关于时刻T23～时刻T24的单元电流，与使用图16所说明的单元电流相同。
基于成为读出结果的选择字线WL的电压，在选择行控制电路140的电容器144中存储电荷(C1×V1)。
[时刻T24～时刻T25](与步骤S4003对应)
返回到图43中，对时刻T24～时刻T25的与选择存储单元MC相关的动作进行说明。
定序器50将存储在选择行控制电路140的电容器144的电荷与选择电压传输电路610的电容器613共享。具体来说，定序器50使对选择行控制电路140的信号SW1为“H”电平。由此，将选择字线WL与主字线MWL电连接。由此，将选择字线WL的电压与选择主字线MWL共享。在选择存储单元为低电阻状态的情况下，选择主字线MWL的电压从电压VNEG升压到电压V2L。另外，在选择存储单元为高电阻状态的情况下，选择主字线MWL的电压从电压VNEG升压到电压V2H。
使用图46，表示时刻T24～时刻T25的与选择存储单元MC相关的动作。图46是表示时刻T24～时刻T25的与选择存储单元MC相关的动作的电路图。图46中，与图44同样地仅抽选选择存储单元MC的构成进行记载。
如图46所示，选择行控制电路140的晶体管141成为接通状态。因此，充入到电容器144的电荷(C1×V1)经由晶体管141而与电容器613共享(参照箭头D5)。结果，在电容器613中保持电荷(C1×C2/(C1+C2)×V1)。
[时刻T25～时刻T26](与步骤S4004对应)
返回到图43中，说明时刻T25～时刻T26的与选择存储单元MC相关的动作。
定序器50对选择字线WL进行预充电。具体来说，定序器50使对选择行控制电路140的信号SW1为“L”电平，使信号SW2、SW3为“H”电平。
使用图47，表示时刻T25～时刻T26的与选择存储单元MC相关的动作。图47是表示时刻T25～时刻T26的与选择存储单元MC相关的动作的电路图。图47中，与图44同样地仅抽选选择存储单元MC的构成进行记载。
如图47所示，选择行控制电路140的晶体管141成为断开状态。因此，保持在电容器613的电荷不会流出到选择字线WL。另外，选择行控制电路140的晶体管142成为接通状态。因此，将负电压VNEG传输到选择字线WL(参照箭头D6)。
[时刻T26～时刻T27](与步骤S4005对应)
返回到图43中，对时刻T26～时刻T27的与选择存储单元MC相关的动作进行说明。
定序器50停止选择字线WL的预充电，对存储单元MC施加读出电压。具体来说，定序器50使对选择行控制电路140的信号SW2从“H”电平下降到“L”电平。由此，停止对选择字线WL供给电压，而对存储单元MC施加读出电压。
使用图48，表示时刻T26～时刻T27的与选择存储单元MC相关的动作。图48是表示时刻T26～时刻T27的与选择存储单元MC相关的动作的电路图。图48中，与图44同样地仅抽选选择存储单元MC的构成进行记载。
如图48所示，经由晶体管151从选择全局位线GBL对选择本地位线LBL传输电压VRW。结果，对选择存储单元MC的一端施加电压VRW(参照箭头D7)。
然，对选择存储单元MC施加选择字线的电压V(WL)与选择本地位线的电压V(LBL)的差量的绝对值。而且，与该差量的绝对值对应的电流作为单元电流在选择存储单元MC中流动(参照箭头D8)。此时的单元电流Icell成为与使用图16所说明的动作相同的动作。
基于成为读出结果的选择字线WL的电压，在选择行控制电路140的电容器144中存储电荷(C1×V1)。
[时刻T27～时刻T28](与步骤S4006对应)
返回到图43中，说明时刻T27～时刻T28的与选择存储单元MC相关的动作。
定序器50将存储在选择行控制电路140的电容器144的电荷与选择电压传输电路610的电容器613共享。具体来说，定序器50使对选择行控制电路140的信号SW1为“H”电平。由此，将选择字线WL与主字线MWL电连接。由此，将选择字线WL的电压与选择主字线MWL共享。在选择存储单元为低电阻状态的情况下，选择主字线MWL的电压从电压V2L升压到电压V3L(V3L＝V2L+dV3)。另外，在选择存储单元为高电阻状态的情况下，选择主字线MWL的电压从电压V2H升压到电压V3H。
另外，定序器50使对选择列控制电路150的信号SW6的电平从“L”电平上升到“H”电平。另外，定序器50对于选择列控制电路150，使信号SW7的电平从“L”电平上升到“H”电平。由此，选择列控制电路150的晶体管151成为断开状态，晶体管152成为接通状态。因此，选择本地位线LBL成为基准电压VSS。结果，施加到选择存储单元MC的电压大幅地降压，选择存储单元MC的特性从第2特性转变为第1特性。因此，在选择存储单元MC中流动的单元电流大幅地减少。
使用图49，表示时刻T27～时刻T28的与选择存储单元MC相关的动作。图49是表示时刻T27～时刻T28的与选择存储单元MC相关的动作的电路图。图49中，与图44同样地仅抽选选择存储单元MC的构成进行记载。
如图49所示，选择行控制电路140的晶体管141成为接通状态。因此，充入到电容器144的电荷(C1×V1)经由晶体管141而与电容器613共享(参照箭头D9)。结果，在电容器613中保持电荷(C1×C2/(C1+C2)×V1)×(2－C1/(C1+C2))。
保持在电容器613的电荷(C1×C2/(C1+C2)×V1)×(2－C1/(C1+C2))大于在时刻T24～时刻T25保持在电容器613的电荷(C1×C2/(C1+C2)×V1)。
[时刻T28～](与步骤S4007对应)
返回到图43中，对时刻T28～的与选择存储单元MC相关的动作进行说明。
定序器50将保持在电容器613的电荷(C1×C2/(C1+C2)×V1)×(2－C1/(C1+C2))传输到读出放大器电路600。具体来说，定序器50使对选择行控制电路140的信号SW1的电平从“H”电平下降到“L”电平。而且，定序器50使对选择电压传输电路610的信号SW4的电平从“L”电平上升到“H”电平。
使用图50，表示时刻T28的与选择存储单元MC相关的动作。图50是表示时刻T28的与选择存储单元MC相关的动作的电路图。图50中，与图44同样地仅抽选选择存储单元MC的构成进行记载。
如图50所示，选择电压传输电路610的晶体管611成为接通状态。因此，将保持在电容器613的电荷传输到读出放大器电路600(参照箭头D10)。
由此，读出放大器电路600能够基于电荷(C1×C2/(C1+C2)×V1)×(2－C1/(C1+C2))，判定选择存储单元MC的电阻状态。
＜4-2-2-2＞非与选择存储单元相关的读出动作的详细情况
使用图43，对非与选择存储单元MC相关的读出动作的详细情况进行说明。
定序器50将非选择存储单元MC的字线(非选择字线)WL维持为基准电压Vss。具体来说，定序器50使对连接在非选择字线WL的行控制电路(非选择行控制电路)140的信号SW1、SW2、SW3为“L”电平。另外，定序器50使对连接非选择行控制电路140的主字线(非选择主字线)MWL所相关的电压传输电路(非选择电压传输电路)610的信号SW4、SW5为“L”电平。定序器50使对连接在非选择存储单元MC的本地位线(非选择本地位线)LBL的列控制电路(非选择列控制电路)150的信号SW6、及信号SW7为“H”电平。
由此，在读出动作中，在非选择存储单元MC的两端不会产生电压差，因此也不会流动单元电流。
＜4-2-2-3＞半与选择存储单元相关的读出动作的详细情况
如上所述，半选择存储单元MC具有两种半选择存储单元MC。
＜4-2-2-3-1＞第1半选择存储单元
接着，对第1半与选择存储单元MC相关的读出动作的详细情况进行说明。
如上所述，所谓第1半选择存储单元MC是指连接在选择字线WL及非选择本地位线LBL的存储单元MC。
因此，在第1半选择存储单元MC中，在读出动作期间，本地位线LBL的电压被维持为基准电压VSS，字线WL被供给负电压VNEG。关于在第1半选择存储单元MC中流动的单元电流，与图22中所说明的单元电流相同。
＜4-2-2-3-2＞第2半选择存储单元
接着，对第2半与选择存储单元MC相关的读出动作的详细情况进行说明。
如上所述，所谓第2半选择存储单元MC是指连接在非选择字线WL及选择本地位线LBL的存储单元MC。
因此，在第2半选择存储单元MC中，在读出动作期间，本地位线LBL被供给电压VRW，字线WL被维持为基准电压VSS。
关于在第2半选择存储单元MC中流动的单元电流，与图23中所说明的单元电流相同。
以如上方式，第4实施方式的半导体存储装置能够将选择存储单元MC的电阻状态转换为电荷。而且，读出放大器电路600能够基于电荷判定存储在选择存储单元MC的数据。
＜4-3＞效果
根据所述实施方式，半导体存储装置与第1实施方式同样地在1次读出动作中，进行2次单元电流Icell的读出。第1实施方式与第3实施方式的不同点在于将字线而非位线连接在读出放大器的方面。在这种情况下，也能获得与第1实施方式相同的效果。
＜4-4＞第4实施方式的变化例1
接着，对第4实施方式的变化例1进行说明。
＜4-4-1＞读出动作
以下，对第4实施方式的变化例1的半导体存储装置的读出动作进行说明。
＜4-4-1-1＞概要
使用图51，对第4实施方式的变化例1的半导体存储装置的读出动作的概要进行说明。图51是表示第4实施方式的变化例1的半导体存储装置的读出动作的流程图。
[步骤S5001]
当步骤S5001时，定序器50进行与步骤S4001相同的动作。
[步骤S5002]
定序器50在步骤S5001后，对连接着选择存储单元MC的本地位线进行充电。在步骤S5001的预充电与对选择本地位线的充电中，将施加到选择存储单元MC的电压设为电压VREAD。继而，利用行控制电路140读出在选择存储单元MC中流动的单元电流(第1读出)。具体来说，单元电流的读出结果以电荷的形式充入到行控制电路140的电容器144。
[步骤S5003]
定序器50在步骤S5002中，在选择存储单元MC的特性从第2特性变化为第1特性之前，将充入到行控制电路140的电容器144的电荷与电压传输电路610的电容器613共享。
由此，充入到行控制电路140的电容器144的电荷减少。结果，施加到选择存储单元MC的电压升压，在电压传输电路610的电容器613中累积基于单元电流的电荷。这样，通过在单元电流的读出动作中进行充电共享，能够增加充入到电容器613的电荷。
[步骤S5004]
定序器50在步骤S5003后，将充入到电容器613的电荷传输到读出放大器电路600。由此，读出放大器电路600能够判定存储单元的电阻状态。结果，读出放大器电路600能够读出存储在存储单元的数据。
以下，记载读出动作中的详细说明。
＜4-4-1-2＞读出动作的详细情况
以下，对第4实施方式的变化例1的半导体存储装置的读出动作的详细情况进行说明。
以下，针对选择存储单元、非选择存储单元、半选择存储单元的每一个说明读出动作的详细情况。
＜4-4-1-2-1＞与选择存储单元相关的动作的详细情况
首先，使用图52，对与选择存储单元MC相关的动作的详细情况进行说明。图52是表示第1实施方式的半导体存储装置的读出动作的时序图。
[时刻T31～时刻T33](与步骤S5001对应)
时刻T31～时刻T33的动作与图43中所说明的时刻T21～时刻T23的动作相同。
[时刻T33～时刻T34](与步骤S5002对应)
说明时刻T33～时刻T34的与选择存储单元MC相关的动作。
定序器50停止选择字线WL的预充电，对存储单元MC施加读出电压。具体来说，定序器50使对选择行控制电路140的信号SW1、SW2从“H”电平下降到“L”电平。另外，定序器50使对选择电压传输电路610的信号SW4、SW5从“H”电平下降到“L”电平。由此，停止对选择字线WL供给电压，而对存储单元MC施加读出电压。
关于时刻T33～时刻T34的在选择存储单元MC中流动的单元电流，与图28～图30中所说明的单元电流相同。
[时刻T34～时刻T37](与步骤S5003对应)
返回到图52中，对时刻T34～时刻T37的与选择存储单元MC相关的动作进行说明。
定序器50在正进行单元电流的读出的过程中且选择存储单元MC的特性从第2特性切换为第1特性之前，将存储在选择行控制电路140的电容器144的电荷与选择电压传输电路610的电容器613共享。具体来说，定序器50使对选择行控制电路140的信号SW1为“H”电平。因此，选择行控制电路140的晶体管141成为接通状态。选择字线WL与主字线MWL电连接。结果，充入到电容器144的电荷经由晶体管141而与电容器613共享。在选择存储单元为低电阻状态的情况下，选择主字线MWL的电压从电压VNEG升压到电压V4L。另外，在选择存储单元为高电阻状态的情况下，选择主字线MWL的电压从电压VNEG升压到电压V4H。
本实施方式的定序器50在选择存储单元MC从第2特性转变为第1特性之前，将充入到电容器144的电荷与电容器613共享。通过将充入到电容器144的电荷与电容器613共享，使选择字线WL的电压降压。结果，选择字线WL的电压与选择字线WL的电压的差扩大，施加到选择存储单元MC的电压升压。在低电阻状态的选择存储单元MC中流动的单元电流如图31的箭头C6所示沿着第2特性变动，在高电阻状态的选择存储单元MC中流动的单元电流如图31的箭头C7所示沿着第3特性变动。
而且，在图52的时刻T35～时刻T36，如果低电阻状态的选择存储单元MC的选择字线WL及主字线MWL的电压升压到电压V5L(V5L＝V4L+dV5L)，那么如图30所示，低电阻状态的选择存储单元MC的单元电流依照第2特性变少(参照箭头C4)。另外，高电阻状态的选择存储单元MC的选择字线WL及主字线MWL的电压升压到电压V5H。
在图52的时刻T36，定序器50使对选择列控制电路150的信号SW6的电平从“L”电平上升到“H”电平。定序器50使对选择列控制电路150的信号SW7的电平从“L”电平上升到“H”电平。由此，选择列控制电路150的晶体管151成为断开状态，晶体管152成为接通状态。因此，选择本地位线LBL成为基准电压VSS。结果，施加到选择存储单元MC的电压大幅地降压。因此，如图32所示，低电阻状态的选择存储单元MC的特性从第2特性转变为第1特性(参照箭头C8)。因此，在选择存储单元MC中流动的单元电流大幅地减少。
[时刻T37～](与步骤S5004对应)
说明时刻T37～的与选择存储单元MC相关的动作。
定序器50将保持在电容器613的电荷传输到读出放大器电路600。具体来说，定序器50使对选择行控制电路140的信号SW1的电平从“H”电平下降到“L”电平。而且，定序器50使对选择电压传输电路610的信号SW4的电平从“L”电平上升到“H”电平。由此，选择电压传输电路610的晶体管611成为接通状态。因此，将保持在电容器613的电荷传输到读出放大器电路600。
由此，读出放大器电路600能够基于电荷判定选择存储单元MC的电阻状态。
＜4-4-1-2-2＞非选择存储单元、半与选择存储单元相关的动作
关于非选择存储单元MC，根据与第1实施方式中所说明的原理相同的原因，在读出动作中，在非选择存储单元MC的两端不会产生电压差，因此不会流动单元电流。
另外，关于半选择存储单元MC，根据与第1实施方式中所说明的原理相同的原因，在读出动作中，施加到半选择存储单元MC的电压设定为不超过电压VLRS，因此在半选择存储单元MC中流动的电流非常小，不会对读出动作造成影响。
以如上方式，第4实施方式的变化例1的半导体存储装置能够将选择存储单元MC的电阻状态转换为电荷。而且，读出放大器电路600能够基于电荷判定存储在选择存储单元MC的数据。
＜4-4-2＞效果
根据所述实施方式，半导体存储装置在正进行单元电流Icell的读出的过程中且选择存储单元MC的特性从第2特性切换为第1特性之前，将选择本地位线LBL与选择全局位线GBL连接。第2实施方式与第4实施方式的变化例1的不同点在于将字线而非位线连接在读出放大器的方面。在这种情况下，也能获得与第2实施方式相同的效果。
＜4-5＞第4实施方式的变化例2
接着，对第4实施方式的变化例2进行说明。在第4实施方式的变化例2中，说明在读出动作中对字线施加负电压且对本地位线施加正电压的情况。
＜4-5-1＞构成
在第4实施方式的变化例2中，定序器50在读出动作中对本地位线LBL施加负电压。而且，定序器50在读出动作中，对字线WL施加正电压。以下，对定序器50能够实现这种动作的列开关电路、电压传输电路、及行开关电路进行说明。
＜4-5-1-1＞行开关电路及电压传输电路
使用图53，对第4实施方式的变化例2的半导体存储装置的行开关电路及电压传输电路进行说明。图53是表示第4实施方式的变化例2的半导体存储装置的行开关电路及电压传输电路的电路图。
如图53所示，行开关电路14在每条字线WL具备行控制电路140。
行控制电路140具备：PMOS晶体管147，控制主字线MWL与字线WL的连接；PMOS晶体管145，对字线WL传输正电压VPOS；NMOS晶体管146，对字线WL传输基准电压VSS(VSS＜VPOS)；及电容器144，累积字线WL的电荷。
晶体管147基于“L”电平的信号SW1成为接通状态，控制主字线MWL与字线WL的连接。
晶体管145基于“L”电平的信号SW2成为接通状态，对字线WL传输正电压VPOS。
晶体管146基于“H”电平的信号SW3成为接通状态，对字线WL传输基准电压VSS。
如图53所示，电压传输电路610具备：PMOS晶体管615，控制主字线MWL与读出放大器电路600的连接；PMOS晶体管614，对主字线MWL传输正电压VPOS；及电容器613，累积主字线MWL的电荷。
晶体管615基于“L”电平的信号SW4成为接通状态，控制主字线MWL与读出放大器电路600的连接。
晶体管614基于“L”电平的信号SW5成为接通状态，对主字线MWL传输电压VPOS。
＜4-5-1-2＞列开关电路
使用图54，对第4实施方式的变化例2的半导体存储装置的列开关电路进行说明。图54是表示第4实施方式的变化例2的半导体存储装置的列开关电路的电路图。
如图54所示，列开关电路15在每条本地位线LBL具备列控制电路150。
列控制电路150具备：NMOS晶体管151，控制全局位线GBL与本地位线LBL的连接；及PMOS晶体管153，对本地位线LBL传输基准电压VSS。
晶体管153基于“L”电平的信号SW7成为接通状态，对本地位线LBL传输基准电压VSS。
＜4-5-2＞读出动作
使用图55对第4实施方式的变化例2的半导体存储装置的读出动作进行说明。图55是表示第4实施方式的变化例2的半导体存储装置的读出动作的时序图。
第4实施方式的变化例2的半导体存储装置的读出动作的概要与图42中所说明的内容相同。第4实施方式的变化例2的半导体存储装置的读出动作与第4实施方式的半导体存储装置的读出动作的不同点在于选择主字线MWL、选择字线WL、选择本地位线的电压、及使信号SW1～SW7的电平反转的方面。
具体来说，如图55所示，定序器50通过使第4实施方式的信号SW2、SW3、SW5的电平反转，能够对选择字线WL、选择主字线MWL供给正电压VPOS(例如使负电压VNEG正负反转所得的电压)。另外，定序器50通过使第4实施方式信号SW7的电平反转，能够对选择本地位线LBL供给负电压VNRW(例如使正电压VRW正负反转所得的电压)。
＜4-5-3＞效果
根据所述实施方式，半导体存储装置与第4实施方式同样地在1次读出动作中，进行2次单元电流Icell的读出。第4实施方式与第4实施方式的变化例2的不同点在于在读出动作中对本地位线施加负电压且对字线施加正电压的方面。在这种情况下，也能获得与第4实施方式相同的效果。
＜4-6＞第4实施方式的变化例3
接着，对第4实施方式的变化例3进行说明。
＜4-6-1＞读出动作
使用图56说明第4实施方式的变化例3的半导体存储装置的读出动作。图56是表示第4实施方式的变化例3的半导体存储装置的读出动作的时序图。
第4实施方式的变化例3的半导体存储装置的读出动作的概要与图52中所说明的内容相同。第4实施方式的变化例3的半导体存储装置的读出动作与第4实施方式的变化例1的半导体存储装置的读出动作的不同点在于选择主字线MWL、选择字线WL、选择本地位线的电压、及使信号SW2、SW3、SW5、SW7的电平反转的方面。
具体来说，如图56所示，定序器50通过使信号SW2、SW3、SW5的电平反转，能够对选择字线WL、选择主字线MWL供给正电压VPOS(例如使负电压VNEG正负反转所得的电压)。另外，定序器50通过使信号SW7的电平反转，能够对选择本地位线LBL供给负电压VNRW(例如使正电压VRW正负反转所得的电压)。
＜4-6-2＞效果
根据所述实施方式，半导体存储装置在正进行单元电流Icell的读出的过程中且选择存储单元MC的特性从第2特性切换为第1特性之前，将选择主字线MWL与选择字线WL连接。第4实施方式的变化例1与第4实施方式的变化例3的不同点在于在读出动作中对本地位线LBL施加负电压且对字线WL施加正电压的方面。在这种情况下，也能获得与第4实施方式的变化例1相同的效果。
对本发明的若干种实施方式进行了说明，但这些实施方式是作为例子提出的，并非意图限定发明的范围。这些新颖的实施方式能够通过其他各种方式实施，能够在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含于发明的范围或主旨，并且包含于权利要求书所记载的发明及其均等的范围。

Claims (17)

1.一种半导体存储装置，具备：
电阻变化型存储单元，存储数据；
第1充电部，充入基于在所述存储单元中流动的电流的电荷；
第2充电部，经由开关元件连接在所述第1充电部；
读出放大器，基于充入到所述第2充电部的电荷，判定存储在所述存储单元的数据；以及
控制电路，控制所述第1充电部、所述第2充电部、及所述读出放大器；且
所述控制电路在读出动作中，
通过对所述第1充电部充入基于在所述存储单元中流动的电流的第1电荷，且将所述开关元件接通，而将基于所充入的所述第1电荷的第2电荷与所述第2充电部共享；
通过对所述第1充电部充入基于在所述存储单元中流动的电流的第3电荷，且将所述开关元件接通，而将基于所述第2电荷及所述第3电荷的第4电荷与所述第2充电部共享；
通过将所共享的所述第4电荷供给到所述读出放大器，而判定存储在所述存储单元的数据。
2.根据权利要求1所述的半导体存储装置，其还具备：
第1配线，连接在所述存储单元的第1端、及所述第1充电部；以及
第2配线，连接在所述存储单元的第2端；且
所述控制电路在读出动作中，
对所述第1配线进行充电，
在对所述第1配线充电后，对所述第2配线进行充电，由此使电流在所述存储单元中流动。
3.根据权利要求2所述的半导体存储装置，其中
所述控制电路在读出动作中，
将所述第1配线充电至第1电压，
在对所述第1配线充电后，将所述第2配线充电至高于所述第1电压的第2电压，由此使电流在所述存储单元中流动。
4.根据权利要求2所述的半导体存储装置，其中
所述控制电路在读出动作中，
将所述第1配线充电至第3电压，
在对所述第1配线充电后，将所述第2配线充电至低于所述第3电压的第4电压，由此使电流在所述存储单元中流动。
5.根据权利要求2所述的半导体存储装置，其中
所述控制电路在读出动作中，
在对所述第1充电部充入基于在所述存储单元中流动的电流的第3电荷之前，对所述第1配线进行充电，
通过停止所述第1配线的充电，使电流在所述存储单元中流动而充入所述第3电荷。
6.根据权利要求5所述的半导体存储装置，其中
所述控制电路在读出动作中，
在对所述第1充电部充入基于在所述存储单元中流动的电流的第3电荷之前，将所述第1配线充电至所述第1电压。
7.根据权利要求5所述的半导体存储装置，其中
所述控制电路在读出动作中，
在对所述第1充电部充入基于在所述存储单元中流动的电流的第3电荷之前，将所述第1配线充电至所述第3电压。
8.根据权利要求3所述的半导体存储装置，其中
所述第4电荷大于所述第2电荷。
9.根据权利要求4所述的半导体存储装置，其中
所述第4电荷小于所述第2电荷。
10.根据权利要求1所述的半导体存储装置，其中
所述第1配线为位线，所述第2配线为字线。
11.根据权利要求1所述的半导体存储装置，其中
所述第1配线为字线，所述第2配线为位线。
12.一种半导体存储装置，具备：
电阻变化型存储单元，存储数据；
第1充电部，充入基于在所述存储单元中流动的电流的电荷；
第2充电部，经由开关元件连接在所述第1充电部；
读出放大器，基于充入到所述第2充电部的电荷，判定存储在所述存储单元的数据；以及
控制电路，控制所述第1充电部、所述第2充电部、及所述读出放大器；且
所述控制电路在读出动作中，
基于在所述存储单元中流动的电流，对所述第1充电部充入电荷，
在对所述第1充电部充入基于在所述存储单元中流动的电流的第1电荷完成之前，将所述开关元件接通，由此将第2电荷与所述第2充电部共享，
在与所述第2充电部共享所述第2电荷后，
通过将所共享的所述第2电荷供给到所述读出放大器，而判定存储在所述存储单元的数据。
13.根据权利要求12所述的半导体存储装置，其还具备：
第1配线，连接在所述存储单元的第1端、及所述第1充电部；以及
第2配线，连接在所述存储单元的第2端；且
所述控制电路在读出动作中，
对所述第1配线进行充电，
在对所述第1配线充电后，对所述第2配线进行充电，由此使电流在所述存储单元中流动。
14.根据权利要求13所述的半导体存储装置，其中
所述控制电路在读出动作中，
将所述第1配线充电至第5电压，
在对所述第1配线充电后，将所述第2配线充电至高于所述第5电压的第6电压，由此使电流在所述存储单元中流动。
15.根据权利要求13所述的半导体存储装置，其中
所述控制电路在读出动作中，
将所述第1配线充电至第7电压，
在对所述第1配线充电后，将所述第2配线充电至低于所述第5电压的第8电压，由此使电流在所述存储单元中流动。
16.根据权利要求12所述的半导体存储装置，其中
所述第1配线为位线，所述第2配线为字线。
17.根据权利要求12所述的半导体存储装置，其中
所述第1配线为字线，所述第2配线为位线。
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