KR20160146889A - 크로스-포인트 메모리에서의 참조 아키텍처 - Google Patents

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KR20160146889A
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Abstract

본 개시내용은 크로스-포인트 메모리에서 참조 및 감지 아키텍처와 관련된다. 장치는 메모리 액세스 동작을 위한 타겟 메모리 셀을 선택하도록 구성된 메모리 제어기를 포함할 수 있다. 메모리 제어기는 타겟 메모리 셀과 연관되는 글로벌 워드 라인(GWL) 및 로컬 WL(LWL)을 선택하도록 구성된 WL 스위치 회로; 타겟 메모리 셀과 연관되는 글로벌 비트 라인(GBL) 및 로컬 BL(LBL)을 선택하도록 구성된 BL 스위치 회로; 및 제1 감지 회로 커패시턴스 및 제2 감지 회로 커패시턴스를 포함하는 감지 회로를 포함하고, 감지 회로는 선택된 GWL, LWL 및 제1 감지 회로 커패시턴스를 WL 바이어스 전압(WLVDM)으로 미리 충전하고, 선택된 GWL 상의 전하 및 제1 감지 회로 커패시턴스 상의 전하를 이용하여 기준 전압(VREF)을 생성하고, VREF 및 검출된 메모리 셀 전압(VLWL)에 적어도 부분적으로 기초하여 타겟 메모리 셀의 상태를 결정하도록 구성된다.

Description

크로스-포인트 메모리에서의 참조 아키텍처{REFERENCE ARCHITECTURE IN A CROSS-POINT MEMORY}
본 개시내용은 크로스-포인트 메모리 어레이에서의 참조 및 감지 아키텍처에 관한 것이다.
상 변화 메모리는 메모리 요소들을 위해 칼코게나이드(chalcogenide) 재료를 통상적으로 사용하는 메모리 디바이스이다. 메모리 요소는 실제로 정보를 저장하는 유닛이다. 동작 시에, 상 변화 메모리는 비정질 상(amorphous phase)과 결정질 상(crystalline phase) 사이에서 메모리 요소의 상을 변화시킴으로써 메모리 요소 상에 정보를 저장한다. 칼코게나이드 재료는 낮은 전도성 또는 높은 전도성을 나타내는 결정질 상 또는 비정질 상 중 어느 하나를 나타낼 수 있다. 일반적으로, 비정질 상은 낮은 전도성(높은 임피던스)을 가지며 리셋 상태(논리 0)와 연관되고, 결정질 상은 높은 전도성(낮은 임피던스)을 가지며 세트 상태(논리 1)와 연관된다. 메모리 요소는 셀렉터, 즉 메모리 요소에 결합된 선택 디바이스를 또한 포함하는 메모리 셀에 포함될 수 있다. 선택 디바이스들은 복수의 메모리 요소를 어레이에 결합시키는 것을 용이하게 하도록 구성된다.
상 변화 메모리 요소들은 그리드로 배열되는 행 어드레스 라인들 및 열 어드레스 라인들을 포함하는 크로스-포인트 메모리 어레이에 배열될 수 있다. 워드 라인들(word lines)(WL들) 및 비트 라인들(bit lines)(BL들)이라 각각 명명되는 행 어드레스 라인들 및 열 어드레스 라인들은 그리드의 형성 시에 교차하고, 각각의 메모리 셀은 WL과 BL 사이에 결합되며, WL과 BL은 교차한다(즉, 크로스-포인트). 행 및 열은 크로스-포인트 메모리에서 WL들과 BL들의 배열의 정성적 설명을 제공하기 위해 사용되는 편의상의 용어들임에 유의해야 한다.
프로그래밍 동작 동안, 메모리 요소의 상은 제1 바이어스 전압을 WL에 인가하고 제2 바이어스 전압을 BL에 인가함으로써 변화되어, 메모리 요소에서 전류가 흐르게 할 수 있는 메모리 셀에 걸친 차동 바이어스 전압(differential bias voltage)을 초래할 수 있다. 차동 바이어스 전압은 메모리 요소가 "스냅 백(snap back)"하도록 하기에 충분한 제1 기간 동안 메모리 셀에 걸쳐 유지되고, 이후 비정질 상태로부터 결정질 상태로 또는 결정질 상태로부터 비정질 상태로 메모리 요소를 전이하도록 제2 기간 동안 유지될 수 있다. 스냅 백은, 전도성에서의 급격한 변화, 및 메모리 요소에 걸친 전압에서의 연관된 급격한 변화를 초래하는 복합 메모리 요소의 특성이다.
판독 동작시, 시간 간격 동안 타겟 메모리 셀에서 교차하는, WL에 대한 제1 바이어스 전압의 인가 및 BL에 대한 제2 바이어스 전압의 인가를 통해 타겟 메모리 셀이 선택된다. 메모리 요소에 걸친 결과적인 차동 바이어스 전압은 메모리 요소에 대한 최대 세트 전압보다 더 크고 최소 리셋 전압보다 더 작도록 구성된다. 이에 응답하여, 타겟 메모리 요소는, 메모리 요소가 결정질 상태(세트)에 있는지 또는 비정질 상태(리셋)에 있는지에 따라, 스냅 백할 수도 있고 스냅 백하지 않을 수도 있다. 메모리 요소에 결합되는 감지 회로는 감지 시간 간격에서 스냅 백의 존재 또는 부재를 검출하도록 구성된다. 스냅 백의 존재는 이후 논리 1로서 해석되고, 스냅 백의 부재는 논리 0으로서 해석될 수 있다.
청구된 발명의 피처들 및 장점들은 그것에 부합하는 실시예들의 이하의 상세한 설명으로부터 명백해질 것이며, 상세한 설명은 첨부 도면을 참조하여 고려되어야 한다.
도 1은 본 개시내용의 여러 실시예에 부합하는 시스템 블록도를 예시한다;
도 2a는 본 개시내용의 여러 실시예에 부합하는 크로스-포인트 메모리 시스템의 부분을 예시한다;
도 2b는 본 개시내용의 일 실시예에 부합하는 예시적인 이진 가중 트림 커패시터 회로(binary weighted trim capacitor circuitry)를 예시한다;
도 2c는 본 개시내용의 여러 실시예에 부합하는, 고유 커패시턴스들 및 기준 전압 조정 커패시턴스를 예시하는 간략화된 스케치이다;
도 3a는 도 2a의 크로스-포인트 메모리 시스템의 예시적인 메모리 판독 동작들을 설명하는 타이밍도이다;
도 3b는 도 2a의 크로스-포인트 메모리 시스템의 메모리 판독 동작들을 위한 세트 및 리셋 메모리 셀들을 위한 감지 증폭기에 대한 예시적인 감지 및 기준 전압들과, 입력 전압들을 설명하는 타이밍도이다; 및
도 4는 본 개시내용의 다양한 실시예들에 부합하는 크로스-포인트 메모리에서 기준 전압을 생성하기 위한 동작들의 플로우차트를 예시한다.
이하의 상세한 설명이 예시적인 실시예들을 참조하여 진행되지만, 다수의 대안, 변경, 및 변형은 본 기술분야의 통상의 기술자에게 명백할 것이다.
판독 동작 동안, 감지 회로는 메모리 셀에서 전류가 흐르는지에 적어도 부분적으로 기초하여 스냅 백이 발생했는지 여부를 검출하도록 구성된다. 전류는 로컬 워드 라인(local word line)(LWL) 상의 전압의 변화로서 검출된 전하의 변화에 의해 검출될 수 있다. 전압 변화는 상대적으로 작을 수 있고, 전형적으로 기준 전압에 대해 상대적으로 결정된다. 외부에서 생성된 기준 전압은 기준 전압을 감지 회로에 제공하기 위해 기준 공급 전압에서 감지 회로까지의 전도성 경로들을 요구한다. 전도성 경로들은 그 후 메모리 어레이와 연관된 다이 사이즈(die size)에 부가될 수 있다. 기준 전압을 생성하는 것은 메모리 어레이와 연관된 에너지 소비를 추가로 증가시킨다.
일반적으로, 본 개시내용은 메모리 셀을 판독하기 위한 기준 전압을 국부적으로 생성하도록 구성된 시스템 및 방법을 기술한다. 시스템 및 방법은 로컬 WL 및 글로벌 WL과 연관된 고유 커패시턴스들, 제1 감지 회로 커패시턴스, 예를 들어 WL을 감지 회로에 결합하는 라인들의 커패시턴스, 및 메모리 액세스 동작의 일부로서 인가된 바이어스 전압을 이용하도록 구성된다. 바이어스 전압은 고유 커패시턴스들을 충전한다. 고유 커패시턴스들 상의 결과적인 전하는 이후 기준 전압을 생성하도록 이용될 수 있다. 기준 전압의 값은 본 명세서에 기술된 바와 같이, 예를 들어 제2 감지 회로 커패시턴스들을 포함하는 고유 커패시턴스들의 상대적 값들에 적어도 부분적으로 기초한다. 실시예에서, 선택되지 않은 인접 메모리 부분으로부터의 선택되지 않은 글로벌 WL은 본 명세서에 기술된 바와 같이, 기준 전압을 조정하도록 구성된 조정 커패시턴스를 제공하는 감지 회로에 결합될 수 있다. 다른 실시예에서, 트림 커패시터 회로는 원하는 기준 전압을 생성하도록 구성된 추가 커패시턴스(즉, 조정 커패시턴스)를 제공할 수 있다. 예를 들어, 트림 커패시터 회로는 공칭 커패시턴스의 배수인 선택 가능한 커패시턴스들을 제공하도록 구성된 이진 가중 트림 커패시터에 대응할 수 있다. 배수는 이진 가중 커패시터에 인가된 이진 셀렉터 값에 의해 결정된다. 기준 전압은 이진 셀렉터 값을 변경함으로써 조정될 수 있다. 예를 들어, 기준 전압은 메모리 셀에 대한 최대 세트 전압과 최소 리셋 전압 사이의 감지 마진을 최적화하도록 조정될 수 있다.
시스템 및 방법은 감지 증폭기를 더 포함할 수 있다. 기준 전압은 제1 입력에 인가되고, 기준 전압과 관련된 감지 전압 및 선택된 메모리 셀의 출력(즉, 검출된 메모리 셀 전압)은 감지 증폭기의 제2 입력에 인가된다. 감지 증폭기의 제1 입력 및 제2 입력은 기준 전압을 생성하기 위해 감지 전압의 인가 이전에 결합될 수 있다. 이 결합은 제1 입력 및 제2 입력 공통 모드에서 노이즈를 만듦으로써 노이즈 제거를 향상시킬 수 있다. 감지 증폭기는 그 후, 제1 입력 및 제2 입력이 분리되고 감지 전압이 제2 입력에 인가될 때 노이즈 내성(noise immunity)(즉, 공통 모드 노이즈 제거)을 제공할 수 있다. 감지 증폭기는 감지 전압 및 기준 전압을 수신하고 논리 레벨 출력, 즉 논리 1 또는 논리 0을 제공하도록 구성되고, 논리 1 또는 논리 0은 기준 전압 및 감지 전압의 상대적 값들에 적어도 부분적으로 기초하는 Vcc 또는 Vss에 대응한다. 예를 들어, Vcc는 1.2 볼트의 값을 가질 수 있고, Vss는 접지(즉, 0 볼트)에 대응할 수 있다.
이하에서는, 로컬 기준 전압 생성 및 메모리 셀 출력 감지를 위한 기술들이 워드 라인들에 관하여 설명된다. 유사한 기술들이, 본 개시내용에 부합하는, 비트 라인들에 대한 크로스-포인트 메모리에서 로컬 기준 전압들을 생성하고 메모리 셀을 감지하는 데 이용될 수 있다.
도 1은 본 개시내용의 여러 실시예에 부합하는 시스템 블록도(100)를 예시한다. 시스템(100)은 프로세서(102), 메모리 제어기(104) 및 메모리 어레이(106)를 포함한다. 프로세서(102)는 버스(108)에 의해 메모리 제어기(104)에 결합된다. 프로세서(102)는 메모리 어드레스(들)를 포함하는 판독 및/기입 요청들 및/또는 연관된 데이터를 메모리 제어기(104)에 제공할 수 있고, 메모리 제어기(104)로부터 판독된 데이터를 수신할 수 있다. 메모리 제어기(104)는 메모리 액세스 동작들, 예를 들어, 타겟 메모리 셀의 판독 및/또는 타겟 메모리 셀로의 기입을 수행하도록 구성된다. 시스템(100)이 예시 및 설명의 용이함을 위해 간략화된 것에 유의해야 한다.
메모리 어레이(106)는 상 변화 크로스-포인트 메모리의 적어도 일부에 대응하고, 복수의 워드 라인(115), 복수의 비트 라인(117) 및 복수의 메모리 셀, 예를 들어 메모리 셀(107)을 포함한다. 각각의 메모리 셀은 워드 라인("WL")과 비트 라인("BL")의 크로스-포인트에서 WL과 BL 사이에 결합된다. 각각의 메모리 셀은 정보를 저장하도록 구성된 메모리 요소를 포함하고, 메모리 요소에 결합된 메모리 셀 선택 디바이스(즉, 셀렉터)를 포함할 수 있다. 선택 디바이스들은 오보닉 임계 스위치들(ovonic threshold switches), 다이오드들, 바이폴라 접합 트랜지스터들, 전계-효과 트랜지스터들 등을 포함할 수 있다. 메모리 어레이(106)는 이진 데이터를 저장하도록 구성되고, 기입되거나(즉, 프로그래밍되거나) 판독될 수 있다.
메모리 제어기(104)는 메모리 제어기 로직(110), WL 제어 회로(114) 및 BL 제어 로직(116)을 포함한다. 메모리 제어기 로직(110)은 메모리 제어기(104)와 연관된 동작들을 수행하도록 구성된다. 예를 들어, 메모리 제어기 로직(110)은 프로세서(102)와의 통신을 관리할 수 있다. 메모리 제어기 로직(110)은 각각의 수신된 메모리 어드레스와 연관된 하나 이상의 타겟 WL을 식별하도록 구성될 수 있다. 메모리 제어기 로직(110)은 타겟 WL 식별자들에 적어도 부분적으로 기초하여 WL 제어 로직(114) 및 BL 제어 로직(116)의 동작들을 관리하도록 구성될 수 있다.
WL 제어 로직(114)은 WL 스위치 회로(120) 및 감지 회로(122)를 포함한다. WL 제어 로직(114)은 메모리 제어기 로직(110)으로부터 타겟 WL 어드레스(들)를 수신하고, 판독 및/또는 기입 동작들을 위한 하나 이상의 WL을 선택하도록 구성된다. 예를 들어, WL 제어 로직(114)은 WL 선택 바이어스 전압을 타겟 WL에 결합함으로써 타겟 WL을 선택하도록 구성될 수 있다. WL 제어 로직(114)은 WL 선택 바이어스 전압으로부터 타겟 WL을 분리하고/하거나 WL 선택해제 바이어스 전압을 WL에 결합함으로써 WL을 선택해제하도록 구성될 수 있다. WL 제어 로직(114)은 메모리 어레이(106)에 포함된 복수의 WL(115)에 결합될 수 있다. 각각의 WL은 다수의 BL(117)에 대응하는 다수의 메모리 셀에 결합될 수 있다. WL 스위치 회로(120)는 복수의 스위치를 포함할 수 있으며, 각각의 스위치는 각각의 WL, 예를 들어, WL(115a)을 WL 선택 바이어스 전압에 결합(또는 분리)시켜 각각의 WL(115a)을 선택하도록 구성된다. 예를 들어, 스위치 회로(120)는 복수의 트랜지스터를 포함할 수 있다.
BL 제어 로직(116)은 BL 스위치 회로(124)를 포함한다. 일부 실시예에서, BL 제어 로직(116)은 감지 회로, 예를 들어, 감지 회로(122)를 포함할 수 있다. BL 제어 로직(116)은 판독 및/또는 기입 동작들을 위한 하나 이상의 BL을 선택하도록 구성된다. BL 제어 로직(116)은 BL 선택 바이어스 전압(VPP)을 타겟 BL에 결합함으로써 타겟 BL을 선택하도록 구성될 수 있다. 예를 들어, VPP는 5.0 볼트의 값을 가질 수 있다. BL 제어 로직(116)은 BL 선택 바이어스 전압으로부터 타겟 BL을 분리하고/하거나 BL 선택해제 바이어스 전압을 BL에 결합함으로써 BL을 선택해제하도록 구성될 수 있다. BL 스위치 회로(124)는, BL 스위치 회로(124)가 BL 선택 바이어스 전압을 타겟 BL에 결합하도록 구성된 것을 제외하곤 WL 스위치 회로(120)와 유사하다.
감지 회로(122)는 감지 간격 동안, 예를 들어 판독 동작 동안 스냅 백 이벤트의 존재 또는 부재를 검출하도록 구성된다. 감지 회로(122)는 판독 동작의 결과와 관련된 논리 레벨 출력을, 예를 들어 메모리 제어기(110)에 제공하도록 구성된다. 예를 들어, 논리 1에 대응하는 논리 레벨은, 스냅 백이 검출되는 경우에 출력될 수 있고, 논리 0에 대응하는 논리 레벨은 스냅 백이 검출되지 않은 경우에 출력될 수 있다.
예를 들어, 메모리 제어기 로직(110)으로부터의 신호에 응답하여, WL 제어 로직(114) 및 BL 제어 로직(116)은 WL(115a)을 WL 선택 바이어스 전압에 결합하고 BL(117a)을 BL 선택 바이어스 전압에 결합시킴으로써, 판독 동작을 위한 타겟 메모리 셀, 예를 들어 메모리 셀(107)을 선택하도록 구성될 수 있다. 감지 회로(126)는 이후 스냅 백 이벤트가 발생했는지 여부를 결정하기 위해 감지 간격 동안 WL(115a) 및/또는 BL(117a)을 모니터링하도록 구성될 수 있다. 감지 회로(126)가 스냅 백 이벤트를 검출하면, 메모리 셀(107)은 세트 상태에 있을 수 있다. 감지 회로(126)가 감지 간격에서 스냅 백 이벤트를 검출하지 않으면, 메모리 셀(107)은 리셋 상태에 있을 수 있다.
따라서, WL 제어 로직(114) 및/또는 BL 제어 로직(116)은 판독 동작 동안 타겟 메모리 셀을 선택하고, 판독 동작을 개시하고, 감지 간격에서 스냅 백 이벤트를 찾기 위해 선택된 메모리 셀을 모니터링하고, 감지의 결과를, 예를 들어 메모리 제어기 로직(110)에 제공하도록 구성될 수 있다.
도 2a는 본 개시내용의 여러 실시예에 부합하는 크로스-포인트 메모리 시스템의 일부(200)를 예시한다. 일부(200)는 메모리 셀(216)에서 교차하는 BL 및 WL을 포함한다. 일부(200)는 BL 바이어스 회로(210), BL 스위치 회로(220), 로컬 WL(local WL)(LWL) 스위치 회로(222), 글로벌 WL(global WL)(GWL) 스위치 회로(224) 및 감지 회로(230)를 더 포함한다. 일부 실시예에서, 일부(200)는 메모리 어레이의 인접 부분을 나타내도록 구성된 GWLB 스위치(225)를 포함할 수 있다. 예를 들어, BL 바이어스 회로(210) 및 BL 스위치 회로(220)는 BL 제어 로직(116)에 포함될 수 있고, LWL 스위치 회로(222), GWL 스위치 회로(224) 및 GWLB 스위치(225)는 WL 제어 로직(114)에 포함될 수 있다. 감지 회로(230)는 도 1의 감지 회로(122)의 예이다.
BL 바이어스 회로(210)는 전압 공급 VPP 및 BL 스위치 회로(220)에 결합된다. BL 스위치 회로(220)는 로컬 BL(214)에 의해 메모리 셀(216)에 추가로 결합된다. LWL 스위치 회로(222)는 LWL(212)에 의해 메모리 셀(216)에 결합되고 GWL(213)에 의해 GWL 스위치 회로(224)에 결합된다. GWL 스위치 회로(224)는 감지 회로(230)에 추가로 결합된다. LWL 스위치 회로(222)는 LWL, 예를 들어 LWL(212)을 선택하고 선택된 LWL(212)를 GWL 회로(224)에 결합하도록 구성된다. GWL 스위치 회로(224)는 , 예를 들어 메모리 셀 판독 동작 동안 선택된 LWL, 예를 들어 LWL(212) 및 GWL(213)을 감지 회로(230)에 결합하도록 구성된다.
일부(200)는 복수의 제어 입력을 더 포함한다. 예를 들어, VDM은 BL 바이어스 회로(210)에 입력되는 제어 신호의 역할을 한다. 예를 들어, VDM은 4.0 볼트의 공칭 값을 가질 수 있다. VDM이 임계값보다 크게 증가할 때, BL 바이어스 회로(210)의 출력 AXN은 BLVDM이 될 수 있고, 이것은 BLVDM ~ VDM - VTn으로서 VDM과 관련되고, 여기서 VTn은 VDM에 의해 제어되고 BL 바이어스 회로(210)에 포함되는 스위치의 임계 전압이다. 다른 예에서, GBLSEL은 GBL(global BL) 선택 신호이다. GBLSEL은 GBLSEL이 로우(low)일 때 BL 스위치 회로(220)에 결합된 GBL이 선택되고 GBLSEL이 하이(high)일 때 선택되지 않다는 것을 의미하는 액티브 로우(active low)이다. 이런 맥락에서, "로우" 및 "하이"는 논리 레벨들을 지칭하고, 전압과 관련될 수 있는데, 예를 들어 로우는 접지(예를 들어, VSS)에 대응할 수 있고, 하이는 논-제로 포지티브 전압(예를 들어, VCC = 1.2 볼트)에 대응할 수 있다. LBLSEL은 LBL(local BL) 선택 신호이고, 액티브 로우이다. GBLSEL 및 LBLSEL 양쪽이 로우일 때, LBL(214)는 AXN에 결합된다. LWLSEL(local WL select)은 LWL(212)을 GWL(213)에 결합하는 것을 제어하도록 구성되고, GWLSEL은 GWL(213)을 감지 회로(230)에 결합하는 것을 제어하도록 구성된다. 일부 실시예에서, GWL 스위치 회로(224) 및 LWL 스위치 회로(222)는 선택되지 않을 때 GWL(213) 및/또는 LWL(212)를 VSS에 결합하도록 구성된 선택해제 회로를 포함할 수 있다. 이들 실시예에서, GWLDES 및 LWLDES는 GWL(213) 및 LWL(212) 각각을 VSS에 결합하는 것을 제어하도록 구성된다.
일부(200)는 LWL(212)과 결합된 커패시턴스 값 CLWL을 가진 LWL 고유 커패시턴스(218), 및 GWL(213)과 결합된 커패시턴스 값 CGWL을 가진 GWL 고유 커패시턴스(232)를 포함한다. 고유 커패시턴스들(218, 232)은 LWL(212) 및 GWL(213) 각각과 연관된 고유 커패시턴스들에 대응한다. 본 명세서에서 이용되는 바와 같이, 고유 커패시턴스는 회로에 부가될 수 있는 커패시터(즉, 개별 요소)와 연관된 커패시턴스이기 보다는 회로(예를 들어, 전도성 경로 및/또는 스위치들)에 존재하는 커패시턴스이다. 따라서, 커패시턴스들(218 및 232)이 LWL(212) 및 GWL(213)에 각각 결합된 것으로 도시되었을지라도, 커패시턴스들(218 및 232)은 개별 요소들이 아니다. 커패시턴스(218)는 LWL(212)의 고유 커패시턴스에 대응하고, 커패시턴스(232)는 GWL(213)의 고유 커패시턴스에 대응한다.
GWLB 스위치(225)를 포함하는 실시예들에서, 일부(200)는 커패시턴스 값 CGWLB를 가진 GWLB 고유 커패시턴스(233)를 또한 포함할 수 있다. 커패시턴스(233)는 감지 회로(230)를 공유(예를 들어, 멀티플렉스)할 수 있는 메모리 어레이의 다른 부분에 포함되는 GWL과 연관된 커패시턴스를 나타내도록 구성된다. 커패시턴스(233)는 GWLB 스위치(225)에 의해 선택될 수 있다. 이들 실시예에서, 커패시턴스(233)는 본 명세서에 기술된 바와 같이, 고유 커패시턴스들(232, 234, 236)에 적어도 부분적으로 기초하는 감지 회로(230)를 위한 기준 전압을 조정하기 위한 조정 커패시턴스로서 이용될 수 있다. 조정 커패시턴스로서 커패시턴스(233)를 이용하는 것은, 예를 들어 감지 증폭기에 의해 제거될 수 있는 상대적으로 더 좋게 매칭된 노이즈 컴포넌트를 제공함으로써 노이즈 제거를 향상시킬 수 있다.
감지 회로(230)는 감지 증폭기(240), HNEQ 스위치(242), 스위치들(244A,..,244n)의 집합적인 뱅크, 스위치 뱅크(244), NLRU 스위치(246) 및 NLRL 스위치(248)를 포함한다. 감지 회로(230)는 커패시턴스 CHNREG를 가진 제1 감지 회로 커패시턴스(234), 및 커패시턴스 CHNREGB를 가진 제2 감지 회로 커패시턴스(236)을 포함한다. 커패시턴스들(234, 236)은 GWL 스위치 회로(224)와 무제한 판독-상부(no limit read-upper)(NLRU) 스위치(246) 사이, 및 GWLB SW(225)와 무제한 판독-하부(no limit read-lower)(NLRL) 스위치(248) 사이 각각의 회로의 고유 커패시턴스를 나타낸다. 여기서, 상부 및 하부는 메모리 어레이, 예를 들어 도 1의 메모리 어레이(106)의 부분들을 지칭한다.
일부 실시예들에서, 감지 회로(230)는 트림 커패시터 회로(250) 및 트림 커패시터 스위치들 TC SWA(288A) 및 TC SWB(288B)를 포함할 수 있다. TC SWA(288A)는 트림 커패시터 회로(250)를 노드 HNREG에 결합하도록 구성된다. TC SWB(288B)는 트림 커패시터 회로(250)를 노드 HNREGB를 결합하도록 구성된다. 스위치들(288A, 288B)은 메모리 어레이(106)의 2 이상의 부분을 가진 트림 커패시터 회로(250)의 이용을 용이하게 하도록 구성된다. 예를 들어, 본 명세서에 기술된 바와 같이, HNREGB에 결합된 커패시턴스를 조정하기 위해, TC SWA(288A)가 개방되고 TC SWB(288B)가 닫혀서 트림 커패시터 회로(250)를 HNREGB에 결합할 수 있다. 제1 예에서, 메모리 셀(216)은 메모리 액세스 동작을 위해 선택될 수 있다. 다른 예에서, HNREG에 결합된 커패시턴스를 조정하기 위해, TC SWA(288A)가 닫히고 TC SWB(288B)가 개방되어 트림 커패시터 회로(250)를 HNREG에 결합할 수 있다. 이런 제2 예에서, 인접 메모리 부분 내의 메모리 셀은 메모리 액세스 동작을 위해 선택될 수 있다. 다시 말해서, 트림 커패시터 회로(250)는 노드 HNREGB 또는 노드 HNREG에 결합될 수 있으나, 이 둘 다에는 결합될 수 없다. 트림 커패시터 회로(250)는 본 명세서에 기술된 바와 같이, 이후 VREF를 조정하기 위해 이용될 수 있다. 다이 면적을 절약하기 위해 트림 커패시터 회로(250)를 공유하도록 구성된다.
감지 증폭기(240)는 노드 HNREGB에 결합된 제1 입력 SA1과 노드 HNREG에 결합된 제2 입력 SA2를 갖는 2개의 입력을 포함한다. HNEQ 스위치(242)는 노드 HNREGB과 노드 HNREG 사이에 결합된다. 스위치 뱅크(244)는 VSS에 또는 VSS로부터 노드 HNREG 및/또는 노드 HNREGB를 개별적으로 결합하고 분리하도록 구성된 복수의 스위치(244A,..., 244n)를 포함한다. 스위치들(244A,..., 244n)은 제어 신호 SMIN에 의해 제어된다. SMIN은 액티브 로우이고, 그러므로 스위치들(244A,..., 244n)은 SMIN이 로우일 때 닫히고, SMIN이 하이일 때 열린다. NLRU 스위치(246)는 공급 전압 WLVDM과 노드 HNREG 사이에 결합되고, NLRL 스위치(248)는 공급 전압 WLVDM과 노드 HNREGB 사이에 결합된다. 예를 들어, WLVDM은 -3.6 볼트의 공칭 값을 가질 수 있다. 제1 감지 회로 커패시턴스(234)는 노드 HNREG에 결합되고, 제2 감지 회로 커패시턴스(236)는 노드 HNREGB에 결합된다. GWL 스위치 회로(224)는 노드 HNREG에 결합되고, GWLB SW(225)는 노드 HNREGB에 결합될 수 있다. 트림 커패시터 회로(250)는 본 명세서에 기술된 바와 같이, TC SWA(288A)에 의해 노드 HNREG에 결합되거나 TC SWB(288B)에 의해 노드 HNREGB에 결합될 수 있다.
HNEQ 스위치(242)는 제어 입력으로서 HNEQ를 갖고, 노드 HNREGB에/로부터 노드 HNREG를 결합하거나 분리하도록 구성된다. NLRU 스위치(246) 및 NLRL 스위치(248) 각각은 각각의 입력 제어: NLRU 및 NLRL을 갖는다. NLRU 스위치(246)는 노드 HNREG를 WLVDM에 결합하도록 구성되고, NLRL 스위치(248)는 노드 HNREGB를 WLVDM에 결합하도록 구성된다.
감지 증폭기(240)는 2개의 스위치(247, 249), 제1 스테이지, SA 스테이지 1, 및 제2 스테이지, SA 스테이지 2를 포함할 수 있다. 감지 증폭기(240)는 적어도 하나의 전압 공급, VCC(논리 레벨 공급)에 결합되고, VSS, 즉 접지에 결합될 수 있다. 감지 증폭기(240)는 2개의 제어 입력, LSENB 및 SAEN을 더 포함한다. 스위치(247)는 노드 SA2 및 이에 따른 노드 HNREG를, SA 스테이지 1에 대한 입력인 SEN에 결합하도록 구성된다. 스위치(249)는 노드 SA1 및 이에 따른 노드 HNREGB를 SA 스테이지 1에 대한 다른 입력인 REN에 결합하도록 구성된다. 일부 실시예에서, 노드 REN 및 노드 SEN은 또한, SA 스테이지 2에 대한 입력들에 결합될 수 있다. 스위치들(247, 249)은 LSENB에 의해 제어되는 액티브 하이 스위치들이고, 따라서 LSENB가 하이일 때, HNREGB는 REN에 결합되고, HNREG는 SEN에 결합된다. LSENB는 SA 스테이지 1에 추가로 결합되고 SA 스테이지 1을 인에이블하도록 구성된 액티브 로우 신호이다. 따라서, SA 스테이지 1은 본 명세서에 기술된 바와 같이, LSENB가 로우일 때 인에이블되고 LSENB가 하이일 때 디스에이블된다. SAEN은 SA 스테이지 2를 인에이블하도록 구성된다. 동작에서, SA 스테이지 2가 인에이블될 때, 메모리 판독 출력은 감지 노드에게 제공될 수 있다.
감지 증폭기(240)는 전이 동안 논리 레벨 공급들(예를 들어, VCC 및 VSS) 간에 단락 회로 전류를 회피하면서, 네거티브 입력 전압들(예를 들어, 기준 전압 및 감지 전압)을 수신하고 논리 레벨 전압 출력을 생성하도록 구성된 임의의 타입의 감지 증폭기를 포함할 수 있다. 그러한 감지 증폭기는 네거티브 입력 전압들을 포지티브-기준 중간 전압들(positive-referenced intermediate voltages)로 레벨 시프트하도록 구성될 수 있다. 중간 전압들의 각각의 값은 네거티브 입력 전압들의 상대적 값들에 적어도 부분적으로 기초할 수 있다. 그러한 감지 증폭기는 중간 전압들의 상대적 값들에 적어도 부분적으로 기초하여, 중간 전압들을 논리 레벨 전압 출력으로 변환하도록 추가로 구성될 수 있다. 그러한 감지 증폭기는 상대적으로 작은 입력 오프셋 전압을 가질 수 있고, 상대적으로 낮은 레벨 입력으로부터 논리 레벨 출력을 생성하기 위해 상대적으로 낮은 에너지, 상대적으로 고속의 레벨 시프팅을 제공하도록 구성된다.
도 2b는 본 개시내용의 일 실시예에 부합하는 이진 가중 트림 커패시터(251)을 포함하는 예시적 회로 부분(260)을 도시한다. 이진 가중 트림 커패시터(251)는 도 2a의 트림 커패시터 회로(250)의 일례이다. 이진 가중 트림 커패시터(251)은 복수(예를 들어, 4개)의 트림 커패시터(282A,.., 282D)를 포함한다. 각각의 트림 커패시터들(282A,..., 282D)은 공칭 커패시턴스 값 dC가 곱해진 2의 거듭제곱인 커패시턴스 값을 가진다. 비-제한적인 예에서, dC의 커패시턴스 값은 대략 10 펨토패럿(femtofarad)(fF)일 수 있다. 예를 들어, 제1 트림 커패시터(282A)는 1(즉, 20)과 dC가 곱해진 커패시턴스 값을 갖고, 제2 트림 커패시터(282B)는 2(즉, 21)와 dC가 곱해진 커패시턴스 값을 갖고, 제3 트림 커패시터(282C)는 4(즉, 22)와 dC가 곱해진 커패시턴스 값을 갖고, 제4 트림 커패시터(282D)는 8(즉 23)과 dC가 곱해진 커패시턴스 값을 갖는다. 이진 가중 트림 커패시터(251)는 복수의 스위치(284A,..., 284D)를 더 포함한다. 스위치들의 수는 트림 커패시터들(282A,..., 282D)의 수에 대응된다. 각각의 스위치(284A,..., 284D)의 상태는 셀렉터(286)에 의해 제어되도록 구성된다. 각각 스위치(284A,..., 284D)는 닫힐 때, 연관된 트림 커패시터(282A,.., 282D)는 스위치들(288A, 288B)에 결합되고, 이로 인해 HNREG 또는 HNREGB에 결합된다. 그러므로, 셀렉터 값(본 예에서는 4비트)에 기초하여, 스위치들(284A,..., 284D) 중 하나 이상이 닫히고, 어느 것도 닫히지 않을 수 있다. 이진 가중 트림 커패시터(251)는 그 후 dC의 그라데이션(gradation)들에서, 0(즉, 모든 스위치들(284A,..., 284D)이 열림)과 15*dC(즉, 모든 스위치들(284A..., 284D)이 닫힘)사이의 범위에서 선택 가능한 트림 커패시턴스 값을 제공할 수 있다. 그러므로 고유 커패시턴스들(218, 232, 234 및 236)의 커패시턴스 값들, 및 이진 가중 트림 커패시터(251)의 선택된 커패시턴스 값에 적어도 부분적으로 기초하여, 선택된 기준 전압이 본 명세서에 기술된 바와 같이, 노드 HNREG 및 노드 HNREGB 중 하나 이상에서 생성될 수 있다.
도 2c는 본 명세서에 기술된 바와 같이, 로컬 기준 전압 생성과 연관된 기준 전압 조정 커패시터 회로(252) 및 고유 커패시턴스들을 예시하는 간략화된 스케치(270)이다. 기준 전압 조정 커패시터 회로(252)는 조정 커패시터(253) 및 조정 커패시터 스위치(254)를 포함한다. 실시예에서, 회로(252)는 커패시터 회로(250)를 트리밍하는 것에 대응할 수 있다. 이 예에서, CXX SW(254)는 TC SWB(288B)에 대응하고, TC SWA(288A)는 노드 HNREG로부터 트림 커패시터 회로(250)를 분리하도록 개방되고, CXX(253)는 트림 커패시터 회로(250)의 커패시턴스에 대응한다. 다른 실시예에서, 회로(252)는 GWLB SW(225) 및 고유 커패시턴스(233)에 대응한다. 이 실시예에서, CXX 스위치(254)는 GWLB SW(225)에 대응하고, 커패시턴스(253)는 커패시턴스(233)에 대응한다. 그러므로, CXX는 이 실시예에서 CGWLB에 대응한다.
고유 커패시턴스들(218, 232, 234, 236) 및 조정 커패시턴스(253)는 일반적으로 병렬로 구성될 수 있다. 커패시턴스들(218, 232, 234, 236, 253)의 결합은 이후 HNEQ 스위치(242), LWL 스위치(223), GWL 스위치(225) 및 CXX 스위치(254)에 의해 제어될 수 있다. LWL 스위치(223) 및 GWL(225) 스위치는 LWL 스위치 회로(222) 및 GWL 스위치 회로(224)에 각각 포함될 수 있다. 일반적으로, 동작시, 커패시턴스들(218, 232, 234, 236, 253)은 감지 증폭기(240)에 대한 기준 전압과 관련된 전하를 저장하는 데 이용될 수 있다. HNEQ 스위치(242)는 본 명세서에 기술된 바와 같이, 노드 HNREG 및 노드 HNREGB를 결합하고 분리하도록 구성된다. WLVDM과 관련된 원하는 기준 전압을 제공하기 위해 조정 커패시턴스(253)가 고유 커패시턴스(236)와 병렬로 결합하도록 구성된다.
일반적으로, 커패시턴스 C를 가진 용량성 요소 상의 전하 Q는 커패시턴스와, 용량성 요소에 걸친 전위차(즉, 전압)의 곱(Q=C*V)와 동일하다. 본 명세서에서 사용되는 바와 같이, "용량성 요소"는, 예를 들어 커패시터, 고유 커패시턴스 및/또는 이들의 하나 이상의 병렬 조합을 포함한다. 초기 전하 및 대응하는 초기 전압 중 하나 이상을 갖는 복수의 용량성 요소가 이후 병렬로 결합된다면, 초기 전압들은 최종 전압과 균등하게 될 것이다. 전하의 보존에 기초하여, 균등화 이전에 총 전하는 균등화 이후의 총 전하와 동일하다. 예를 들어, 커패시턴스 C1 및 C2, 및 V1 및 V2의 각각의 초기 전압들을 갖는 2개의 용량성 요소를 고려한다. 초기 전하는
Figure pct00001
이다.
커패시터들이 그 후 병렬로 결합된다면, 최종 전하는
Figure pct00002
이고,
여기서 Vf는 병렬로 결합된 용량성 요소들 걸친 최종 전압이다. Qi=Qf이기 때문에,
Figure pct00003
.
따라서,
Figure pct00004
전하 보전에 기초하고 바이어스 전압에 의해 충전된 고유 커패시턴스를 이용하여, 기준 전압은 본 명세서에 기술된 바와 같이, 국부적으로 생성될 수 있다.
도 3a는 크로스-포인트 메모리 시스템(200)의 예시적 메모리 판독 동작들을 예시하는 타이밍도(300)이다. 도 3b는 크로스-포인트 메모리 시스템(200)의 메모리 판독 동작들을 위한 메모리 셀들을 세트 및 리셋하기 위한 감지 증폭기에 대한, 노드들 HNREG 및 HNREGB에서의 예시적 전압들(이는 감지 및 기준 전압들과, 입력 전압들(REN, SEN)을 포함함)을 예시하는 타이밍도(350)이다. 타이밍도들(300, 350)은 도 2a에 도시된 크로스-포인트 메모리 부분(200) 및 도 2c에 도시된 간략화된 부분(270)을 또한 주위 깊게 읽을 때 가장 잘 이해될 수 있다.
타이밍도(300)는 제어 입력 GWLSEL에 대응하는 파형(302), 제어 입력 LBLSEL에 대응하는 파형(304), 제어 입력 GBLSEL에 대응하는 파형(306), 제어 입력 NLRU, NLRU 스위치(246)을 위한 제어 입력에 대응하는 파형(308A), 제어 입력 NLRL, NLRL 스위치(248)을 위한 제어 입력에 대응하는 파형(308B)을 포함한다. 타이밍도(300)는 본 명세서에 기술된 바와 같이, 제어 입력 LWLSEL에 대응하는 파형(310), 제어 입력 HNEQ에 대응하는 파형(312), BL 바이어스 전압 회로(210) 출력 AXN에 대응하는 파형(314), 감지 증폭기(240)의 제1 스테이지를 인에이블하도록 구성된 제어 입력 LSENB에 대응하는 파형(316), 감지 증폭기(240)의 출력을 인에이블하도록 구성된 제어 입력 SAEN에 대응하는 파형(318), 및 제어 입력 SMIN에 대응하는 파형(320)을 더 포함한다.
타이밍도(350)는 노드 HNREGB에서 검출된 전압에 대응하는(그리고 기준 전압 VREF에 대응할 수 있는) 파형(322A), 및 노드 HNREG에서 검출된 전압에 대응하는(그리고 감지 전압 VSENSE에 대응할 수 있는) 파형(322B)를 포함한다. 파형들(322A 및 322B)은 세트 상태에서의 메모리 셀, 예를 들어 메모리 셀(216)에 대한 HNREGB 및 HNREG에서의 전압에 대응한다. 타이밍도(350)는, 파형들(324A 및 324B)이 리셋 상태에서의 메모리 셀, 예를 들어 메모리 셀(216)에 대응하는 것을 제외하곤, 파형(322A)과 유사한 파형(324A) 및 파형(322B)와 유사한 파형(324B)을 더 포함한다.
타이밍도(350)는 본 명세서에 기술된 바와 같이, 감지 증폭기(240)의 제1 스테이지에 대한 제1 입력 전압 REN에 대응하는 파형(326A), 및 감지 증폭기(240)의 제1 스테이지에 대한 제2 입력 전압 SEN에 대응하는 파형(326B)를 더 포함한다. 파형들(326A 및 326B)은 세트 상태에서의 메모리 셀, 예를 들어, 메모리 셀(216)에 대한 REN 및 SEN에 대응한다. 타이밍도(350)는 본 명세서에 기술된 바와 같이, 감지 증폭기(240)의 제1 스테이지에 대한 제1 입력 전압 REN에 대응하는 파형(328A), 및 감지 증폭기(240)의 제1 스테이지에 대한 제2 입력 전압 SEN에 대응하는 파형(328B)을 더 포함한다. 파형들(328A 및 328B)은 리셋 상태에서의 메모리 셀, 예를 들어 메모리 셀(216)에 대한 REN 및 SEN에 대응한다.
초기, 시간 t0에서, GWLSEL 및 LWLSEL가 로우이고, LBLSEL 및 GBLSEL가 하이인 것은, 연관된 GWL, LWL, GBL, LBL이 선택되지 않는 것을 나타낸다. NLRU가 로우인 것은 노드 HNREG가 WLVDM에 결합되지 않는 것을 나타낸다. 유사하게, NLRL가 로우인 것은 HNREGB가 WLVDM에 결합되지 않는 것을 나타낸다. NLRL은 기간 t0 내지 적어도 t11 동안 로우로 유지된다. NLRL은 NRLU와 유사하게, 인접 메모리 어레이 부분을 위한 메모리 판독 동작들을 위해 이용될 수 있고, 그러므로, 파형(308B)은 인접 메모리 부분의 메모리 판독 동작에 대한 파형(308A)에 대응할 수 있다. HNEQ가 로우인 것은 노드 HNREG가 노드 HNREGB에 결합되지 않는 것을 나타낸다. AXN가 로우인 것은 VDM이 또한 로우인 것을 나타내고, LSENB가 하이인 것은 HNREGB가 REN에 결합되고, HNREG가 SEN에 결합되고, SA 스테이지 1이 인에이블되지 않을 것을 나타낸다. SAEN이 로우인 것은 감지 증폭기(240) 출력(즉, SA 스테이지 2)이 인에이블되지 않은 것을 나타낸다. SMIN가 로우인 것은 HNREG 및 HNREGB가 스위치들(244A,.., 244n)에 의해 VSS에 결합되는 것을 나타낸다. 그러므로, 시간 t0에게, 고유 커패시턴스들(218, 232, 234 및 236) 및 조정 커패시턴스(253) 상의 전하들은 0이 되고, 노드 HNREG에서의 전압, 노드 HNREGB에서의 전압, REN 및 SEN은 또한 0이 된다(즉, VSS).
시간 t1에서, GWLSEL, LBLSEL, GBLSEL 및 LWLSEL은 상태를 변경하고, GWL(213), LWL(212), LBL(214) 및 연관된 GBL을 선택하고, 이로 인해 메모리 셀(216)을 BL 바이어스 회로(210) 및 감지 회로(230)에 결합한다. SMIN을 하이로 스위칭하는 것은, 스위치들(244A 및 244n)을 개방하고 VSS로부터 노드들 HNREG 및 HNREGB를 분리하는 것이다. 그러므로, 시간 t1에서, LWL 스위치(223) 및 GWL 스위치(225)는 닫히고, 고유 커패시턴스들(218 및 232)를 노드 HNREG에 결합한다. 노드들 HNREGB 및 HNREG에서의 전압들, REN 및 SEN은 0에서 유지된다.
시간 t2에서, NLRU 스위치(246)는 닫히고, HNREG를 WLVDM에 결합한다. 그러므로, 시간 t2에서, NLRU 스위치(246)가 닫힐 때, 고유 커패시턴스들(218, 232 및 234)은 WLVDM에 결합하게 되고, WLVDM로 충전을 시작한다. 노드 HNREG는 WLVDM로 전이하기 시작하고, 노드 HNREGB는 VSS에서 유지된다.
시간 t3에서, NLRU 스위치(246)는 개방되고, WLVDM으로부터 고유 커패시턴스들(218, 232 및 234)을 분리한다. t2와 t3 사이의 기간은 사전 충전 기간을 나타낸다. 고유 커패시턴스들(218, 232 및 234)은 사전 충전 기간 동안 WLVDM로 충전된다. 시간 t3에서, HNREGB는 VSS에 유지되고, HNREG(즉, CHNREG), GWL(213)(즉, CGWL) 및 LWL(212)(즉, CLWL)은 WLVDM에 있다. 시간 t4에서, LWLSEL이 상태를 변경하는 것에 응답하여, LWL 스위치 회로(222)는 GWL(213)로부터 LWL(212)을 분리하고, 그로 인해 LWL(212)를 플로팅한다. LWL(212)은 WLVDM로 계속 충전된다.
시간 t5에서, HNEQ 스위치(242)를 닫는 것은, 노드 HNREGB를 HNREG에 결합하고 SA1를 SA2에 결합하는 것이다. 또한 시간 t5에서, VDM이 BL 바이어스 회로(210)에 인가되고, AXN을 VSS로부터 BLVDM까지 증가시킨다. 시간 t5는 메모리 셀(216)의 상태의 감지 간격의 시작에 대응하고, 또한 감지 증폭기(240)를 위한 기준 전압 VREF의 생성에 대응한다. 유리하게, 기준 전압 VREF는 GWL 및 LWL 바이어스 전압들로부터 그리고 감지 간격에 대응하는 기간에서 국부적으로 생성될 수 있다. 다시 말해서, VREF는 LWL(212)를 충전하는 부수적인 부산물(incidental byproduct)로 이해될 수 있다. 그러므로, 기준 전압을 원격으로 생성하고 원격으로 생성된 기준 전압을 감지 증폭기(240)에 전송하는 것이 방지될 수 있고, 감지 간격 지속시간을 증가시키지 않는다. HNREGB과 HNREG를 결합하는 추가 장점은, 예를 들어 GWL, HNREG, HNREG 및/또는 GWLB(조정 커패시턴스에 이용되는 경우) 상에 존재하는 노이즈가 공통 모드가 될 수 있다는 것이다. 그러므로, 감지 증폭기(240)는 공통 모드 노이즈를 감소시키거나 제거할 수 있고, 그 결과 상대적으로 개선된 노이즈 내성 및 강건성을 가져올 수 있다.
HNEQ 스위치(242)가 닫히기 바로 이전에, 즉 시간 t5 바로 이전에, 고유 커패시턴스(236)(CHNREGB) 및 조정 커패시턴스(253)(CXX)는 0 전하를 갖도록 구성되고, 고유 커패시턴스들(232 및 234)은 저장된 전하를 갖도록 다음과 같이 각각 구성된다:
Figure pct00005
및,
Figure pct00006
따라서, HNEQ 스위치(242)가 닫히기 바로 이전에, 초기 전하 Qi는 다음과 같다:
Figure pct00007
커패시턴스들(236 및 253)이 0 전하를 갖는 경우, Qi는 다음과 같다:
Figure pct00008
HNEQ 스위치(242)가 닫힌 후, 전하는 커패시턴스들(232 및 234)로부터 커패시턴스들(236 및 253)로 전송될 수 있다. 정상 상태에서, 커패시턴스들(232, 234, 236 및 253)은 병렬로 결합되며,
Figure pct00009
여기서, Qf는 총 최종 전하이고, Vf는 커패시턴스들(232, 234, 236, 253)에 걸친 최종 전압이다. LWL(212)가 적어도 GWL(213) 및 감지 회로(230)로부터 분리되도록 LWL 스위치(223)가 개방되기 때문에, LWL 커패시턴스(218)가 이 계산에 포함되지 않음에 유의해야 한다. 전하의 보존(즉, Qi = Qf)에 기초하여,
Figure pct00010
이것은 다음과 같이 기재될 수 있다:
Figure pct00011
여기서, Vf는 본 명세서에 기술된 바와 같이, 기준 전압 VREF에 대응한다. 유리하게, 본 개시내용에 부합하는, VREF는 바이어스 전압 WLVDM이 노드 HNREG를 통해 GWL(213)에 인가될 때, 고유 커패시턴스들(즉, GWL 커패시턴스 CGWL 및 제1 감지 회로 커패시턴스 CHNREG)에 저장된 전하, 및 로컬 바이어스 전압 WLVDM을 이용하여 생성될 수 있다.
BLVDM은 BL 바이어스 회로(210)와 연관된 스위치의 임계 전압(예를 들어, VTn) 미만의 VDM과 거의 동일하다. 따라서, WLVDM로 충전되었던 LWL(212) 및 BLVDM로 지금 충전되는 LBL(214)은
Figure pct00012
에 대응하는 메모리 셀(216)에 걸친 차동 전압을 제공한다. 다시 말해서, WLVDM이 전형적으로 네거티브이고 BLVDM이 전형적으로 포지티브이기 때문에, 메모리 셀(216)에 걸친 순전위차는 BLVDM 및 WLVDM의 절대값들의 합이다. 따라서, 메모리 셀(216)은 메모리 셀이 0(리셋) 또는 1(세트)을 저장하고 있는지에 따라, 시간 간격 t5-t6 동안 스냅 백할 수 있거나(세트), 스냅 백하지 않을 수 있다(리셋). LWL(212) 상의 전하는 그 후 메모리의 상태를 반영할 수 있다. 예를 들어, 메모리 셀(216)의 임계 전압이
Figure pct00013
을 초과하면, 저장된 논리 0에 대응하는 어떠한 스냅 백도 발생하지 않을 수 있다. 스냅 백이 발생하지 않는 경우, LWL(212) 상의 VLWL은 WLVDM에 또는 그 근처에 유지될 수 있다. 다른 예에서, 메모리 셀(216)의 임계 전압이
Figure pct00014
이하인 경우, 저장된 논리 1에 대응하는 스냅 백이 발생할 수 있다. 스냅 백이 발생한 경우, LWL(212) 상의 전압(VLWL)은 WLVDM보다 크게 증가할 수 있으며, 즉 메모리 셀을 통해 전류가 흐를 때
Figure pct00015
이 된다. 다시 말해서, VLWL은 어떠한 스냅 백도 발생하지 않는 경우 WLVDM에 대응할 수 있고, VLWL은 스냅 백이 발생하는 경우 0 근처로 증가할 수 있다.
감지와 동시에, HNEQ 스위치(242)가 닫힐 때, 노드 HNREG는 노드 HNREGB에 결합된다. HNEQ 스위치 닫히기 바로 이전에(즉, t5분), 노드 HNREGB는 VSS에 있고, 노드 HNREG는 WLVDM에 있다. 따라서, 고유 커패시턴스들(234 및 232)은 WLVDM로 충전되고, 고유 커패시턴스(236) 및 조정 커패시턴스(253)는 VSS에 있다. HNEQ 스위치(242)가 닫힌 후, HNREGB 및 HNREG는 VSS와 WLVDM 사이의 값으로 균등화될 수 있다.
따라서, 시간 t6 바로 이전에, HNREGB, HNREG 및 GWL(213)에서의 전압들은 VREF에 있거나 그 근처에 있을 수 있으며, LWL(212)는 전압 VLWL(즉, 검출된 메모리 셀 전압)에 대응하는 전하를 가질 수 있다. 시간 t6에서, HNEQ 스위치(242)는 개방되고, HNREGB 및 HNREG를 분리할 수 있다. 또한, 시간 t6에서, BL 바이어스 회로(210)는 VPP로부터 분리될 수 있고, 그러므로 AXN은 VSS로 복귀할 수 있다. HNREGB 및 HNREG 둘 다는 VREF에 유지될 수 있고, GWL(213)은 유사하게 VREF에 있을 수 있다.
시간 t7에서, LWL(212)은 다시 선택될 수 있고, LWL 스위치 회로(222)는 LWL(212)을 GWL(213)(즉, CGWL)에 결합할 수 있으며, 이로 인해 노드 HNREG에 결합할 수 있다. LWL(212)로부터의 VLWL은 이후 노드 HNREG에서 VREF와 결합되어, 메모리 셀(216)의 상태를 나타내도록 구성된 HNREG에서의 전압 VSENSE를 산출할 수 있다.
시간 t7 이전에, HNEQ 스위치가 개방되고, 이에 따라 노드 HNREGB가 노드 HNREG로부터 분리된다. 시간 t5와 t6 사이에서 발생했던 균등화로 인해, 노드 HNREGB 및 노드 HNREG 둘 다는 VREF에 있다. 따라서, 시간 t7 바로 이전에, 노드 HNREG에 결합되는, 고유 커패시턴스들(232 및 234) 상의 초기 전하는 다음과 같다:
Figure pct00016
유사하게, LWL(212)과 연관된 초기 전하는 CLWL * VLWL이고, 여기서 VLWL은WLVDM에 있거나 그 근처에 있을 수 있는 검출된 메모리 셀 전압, 또는 WLVDM 및 BLVDM과 관련된 전압, 예를 들어 0 볼트에 대응한다. 전하의 보존에 다시 기초하면:
Figure pct00017
여기서, VSENSE는 LWL(212)을 GWL(213)과 재결합함으로써 생기는 노드 HNREG 및 감지 간격 이후의 노드 HNREG에서의 전압에 대응한다. 따라서,
Figure pct00018
시간 간격 t7-t8 동안, HNREGB는 VREF에 있을 수 있고, 노드 HNREG는 VSENSE에 있을 수 있다. 따라서, 파형(322A)은 VSENSE에 대응하고, 파형(322B)은 세트 상태에서 메모리 셀을 위한 VREF에 대응하고, 파형(324A)은 VSENSE에 대응하고, 파형(324B)은 시간 t7에서 시작하는 시간 간격 동안 리셋 상태에서 메모리 셀을 위한 VREF에 대응한다. VREF는 입력 SAl에 인가되고, VSENSE는 감지 증폭기(240)의 입력 SA2에 인가된다. LSENB가 시간 간격 t7-t8에서 하이로 유지되기 때문에, SAl은 REN에 결합되고 SA2은 SEN에 결합되며, 그러므로 REN은 VREF에 있고 SEN은 VSENSE에 있다. VSENSE와 VREF 사이의 차이가 포지티브 또는 네거티브(즉, VSENSE > VREF 또는 VSENSE < VREF)인지는, 스냅 백이 발생했는지 여부와, 그로 인해 메모리 셀(216)이 0 또는 1을 저장하는지를 나타낼 수 있다. VSENSE가 VREF보다 더 크면, 감지 증폭기(240)는 논리 1을 감지 노드에 출력하도록 구성된다. VSENSE가 VREF보다 작다면, 감지 증폭기(240)는 논리 0을 감지 노드에 출력하도록 구성된다.
VSENSE와 VREF 사이의 차이는 다음과 같이 결정할 수 있다:
Figure pct00019
이것은, 일부 대수 조작 이후에 다음과 같이 단순화된다:
Figure pct00020
VLWL이 스냅 백의 부재시 WLVDM에 대응할 수 있고 스냅 백이 있는 경우 0에 있거나 그 근처에 있을 수 있기 때문에, VREF가 WLVDM/2에 있거나 그 근처에 있는 것이 바람직할 수 있다. VREF는
Figure pct00021
인 경우, WLVDM/2에 있거나 그 근처에 있을 수 있다.
따라서, CXX의 선택은 CGWL, CHNREG 및 CHNREGB에 적어도 부분적으로 기초할 수 있다.
일부 실시예들에서, CXX는 VREF가 WLVDM/2와 동일하지 않도록 선택될 수 있다. 예를 들어, VREF를 WLVDM/2보다 크거나 작게 조정하는 것은 메모리 셀 임계 전압에서의 변동을 수용하고 그로 인해 메모리 셀의 상태의 더 신뢰성 있는 감지를 제공하도록 구성될 수 있다. 다시 말해서, VREF를 조정하는 것은 메모리 셀의 상태의 감지를 최적화하도록 구성될 수 있다.
시간 t8에서, LSENB가 로우로 스위칭되고, REN으로부터 SA1을 분리하고 SEN으로부터 SA2를 분리하며, SA 스테이지 1을 인에이블하여, REN(즉, VREF) 및 SEN(즉, VSENSE)에 적어도 부분적으로 기초하여 중간 포지티브-기준 전압을 생성한다. 노드 SEN 및 REN에서의 전압들(시간 t8 이전에 0 이하에 있었음)은 중간 전압들, VCC 또는 VCC-
Figure pct00022
로 증가시키도록 구성된다. 노드 SEN이 VCC 또는 VCC-
Figure pct00023
에 있는지는 VSENSE가 VREF보다 큰지 작은지에 달려있다. 예를 들어, VSENSE가 VREF보다 크다면(즉, VSENSE가 VREF보다 덜 네거티브이면), 노드 SEN은 VCC(파형(326B))에 도달할 수 있고, 노드 REN은 VCC-
Figure pct00024
(파형(326A))가 될 수 있고, 여기서 VTP는 SA 스테이지 1에 포함되는 트랜지스터의 임계 전압에 대응한다. 다른 예에서, VSENSE가 VREF보다 작다면(즉, VSENSE가 VREF보다 더 네거티브이면), 노드 REN은 VCC(파형(328A))에 도달할 수 있고, 노드 SEN은 VCC-
Figure pct00025
(파형(328B))가 될 수 있다. SA 스테이지 1은 노드들 REN 및 SEN이 각각 SAl 및 SA2로부터 분리될 때 VCC 및 VCC-
Figure pct00026
에 대응하는 노드들 SEN 및 REN에서 중간 출력 전압들을 생성하도록 구성될 수 있다. 네거티브 입력 전압들은, 예를 들어 SA 스테이지 1에 의해 VCC(예를 들어, 포지티브, 논리-레벨 전압) 기준 중간 전압들로 레벨-시프트될 수 있다. SA 스테이지 1은 상대적으로 작은 입력 오프셋 전압, 공급들 간의 제로 정적 전류, 및 상대적으로 낮은 에너지 소비를 레벨-시프팅에 제공하도록 구성될 수 있다.
시간 t9에서, SAEN은 SA 스테이지 2를 인에이블하도록 하이로 스위칭된다. 기간 t8-t9는 중간 전압들이 정상 상태에 정착하게 하도록 구성된다. 예를 들어, 시간 간격 t8-t9 동안, 각각의 VCC 및 VCC-
Figure pct00027
는 SEN 및 REN에 대한 정상 상태에 도달할 수 있다. 시간 t9에서, SA 스테이지 2는 중간 전압들의 상대적 값들에 적어도 부분적으로 기초하여 중간 전압들을 논리 레벨 전압 출력으로 변환하고, 그 논리 레벨 출력을 감지 노드에 제공하도록 구성된다. 예를 들어, SA 스테이지 2는 SEN 및 REN에 결합될 수 있다. 따라서, 시간 t9에서, SAEN이 하이로 스위치되고, 그로 인해 감지 증폭기의 출력을 감지 노드에 제공한다. VSENSE가 VREF보다 더 크다면, 출력은 VCC에 대응할 수 있다. VSENSE가 VREF보다 작다면, 출력은 VSS에 대응할 수 있다. 기간 t10에서, 메모리 요소(216)의 상태에 대응하는 데이터, 예를 들어 논리 0 및/또는 논리 1에 대응하는 전압(들)은 감지 증폭기(240)로부터 감지 노드에 출력된다. 시간 t10에서, 감지 증폭기(240)는 디스에이블 될 수 있다. 판독 동작은 시간 t11에서 종료될 수 있다.
따라서, 감지 증폭기(240)는 VSENSE 및 VREF를 수신하고, VSENSE가 VREF보다 크거나 작은지의 여부에 적어도 부분적으로 기초하여 논리 레벨 출력을 제공하도록 구성된다. SA 스테이지 1은 VSENSE 및 VREF를, VCC에 기준이 되는 각각의 중간 전압들로 레벨 시프트하도록 구성된다. SA 스테이지 2는 중간 전압들을, 중간 전압들의 상대적 값들에 적어도 부분적으로 기초하여 논리 레벨(예를 들어, VSS 또는 VCC) 출력으로 변환하고 그 출력을 감지 노드에 제공하도록 구성된다.
따라서, 타이밍도들(300, 350) 및 메모리 어레이 부분(200)은, 예를 들어 WL 바이어싱 및 고유 커패시턴스들을 국부적으로 이용하여 기준 전압을 생성하기 위한 시스템의 동작을 예시하도록 구성된다. 기준 전압은 조정 커패시턴스, 예를 들어 트림 커패시터 회로(250)에 포함된 트림 커패시터들 또는 인접 GWLB와 연관된 고유 커패시턴스(233)에 의해 조정될 수 있다.
따라서, 도 2a, 2b 및 2c는 고유 커패시턴스들을 이용하는 감지 회로에 의해 기준 전압을 생성하는 것을 예시한다. 일 실시예에서, 인접 메모리 부분(예를 들어, GWLB)은 WLVDM/2에 있거나 그 근처에 있는 기준 전압을 생성하기 위해 부가 고유 커패시턴스를 제공하도록 이용될 수 있다. 다른 실시예에서, 트림 커패시터 회로는 조정 커패시턴스를 제공할 수 있다. 조정 커패시턴스는 VREF를 조정하기 위해 이용될 수 있다. VREF는 연관된 크로스-포인트 메모리 부분의 특성을 수용하도록 조정될 수 있다. 예를 들어, VREF는, 예컨대 메모리 셀에 대한 최대 세트 전압과 최소 리셋 전압 사이의 감지 마진을 최적화하기 위해 WLVDM/2보다 크거나 작도록 조정될 수 있다.
도 4는 본 개시내용의 다양한 실시예들에 부합하는 크로스-포인트 메모리에서 기준 전압을 생성하는 동작을 포함하는 메모리 액세스 동작을 위한 동작들의 플로우차트(400)를 예시한다. 동작들은, 예를 들어, WL 제어 로직(114) 및 BL 제어 로직(116)을 포함하는 메모리 제어기(104)와 같은 메모리 제어기에 의해 수행될 수 있다. 플로우차트(400)는 메모리 액세스 동작, 예를 들어 판독 동작을 수행하도록 구성된 예시적 동작들을 묘사한다. 특히, 플로우차트(400)는 본 명세서에 기술된 바와 같이, 고유 커패시턴스들 및 바이어스 전압을 이용하여 기준 전압을 생성하는 동작을 포함하는, 메모리 셀을 판독하도록 구성된 예시적 동작들을 묘사한다.
플로우차트(400)의 동작들은 동작 402에서 메모리 어드레스를 디코딩하는 것으로 시작할 수 있다. 타겟 메모리 셀과 연관되는 GWL, LWL, GBL 및 LBL은 동작 404에서 디코딩된 메모리 어드레스에 적어도 부분적으로 기초하여 선택될 수 있다. 동작 406은 선택된 GBL 및 LBL을 바이어스 회로에 결합하고, GWL 및 LWL을 감지 회로, 예를 들어 도 2a의 감지 회로(230)에 결합하는 동작을 포함할 수 있다. 동작 408은 선택된 GWL, LWL 및 제1 감지 회로 커패시턴스를 미리 충전하는 동작을 포함한다. 예를 들어, 선택된 GWL, LWL 및 제1 감지 회로 커패시턴스는 전압 WLVDM으로 미리 충전될 수 있다.
동작 410에서, LWL은 감지 회로로부터 분리될 수 있고, BL 바이어스 전압은 LBL에 인가될 수 있다. 선택된 메모리 셀에 걸쳐진 인가된 전압은 그 후 WLVDM을 뺀 BLVDM에 대응할 수 있고, 메모리 셀에 대한 최대 세트 전압보다 크고 최소 리셋 전압보다 작도록 구성된다. 스냅 백은 LWL 상의 전압을 WLVDM으로부터 0에 있거나 그 근처에 있는 전압으로 증가시킬 수 있고, 스냅 백의 부재는 LWL 상의 전압에 영향을 미칠 수 없으며, 즉 LWL 전압은 WLVDM에 유지될 수 있다. 동작 412는 GWL과 연관된 커패시턴스 및 제1 감지 회로 커패시턴스 상의 전하들을 이용하여 기준 전압 VREF를 생성하는 동작을 포함한다. 기준 전압은 본 명세서에 기술된 바와 같이, GWL과 연관된 고유 커패시턴스, 제1 감지 회로 커패시턴스 및 제2 감지 회로 커패시턴스, 및 조정 커패시턴스에 적어도 부분적으로 기초할 수 있다. 예를 들어, 감지 회로(230)의 노드들 HNREG 및 HNREGB는 커패시턴스들 상의 전압을 균등화하기 위해 결합될 수 있다.
감지 간격 이후에, LWL은 동작 414에서 감지 회로에 결합될 수 있다. 동작 414의 결과로서, 노드 HNREG는 VSENSE로 충전될 수 있다. VSENSE는 판독 메모리 셀의 상태에 적어도 부분적으로 기초한다. 동작 416은 VREF 및 메모리 셀 전압 VLWL에 적어도 부분적으로 기초하여 메모리 셀 상태를 결정하는 동작을 포함할 수 있다. 동작 418은 메모리 셀 상태에 대응하는 논리 레벨 출력을 제공하는 동작을 포함할 수 있다. 예를 들어, 감지 증폭기, 예로서, 감지 증폭기(240)는 VSENSE 및 VREF를 수신하고, VSENSE가 VREF보다 크거나 작은지의 여부에 적어도 부분적으로 기초하여 논리 레벨 출력을 제공하도록 구성될 수 있다. 프로그램 흐름은 그 후 동작 420에서 종료될 수 있다.
플로우차트(400)의 동작들은 고유 커패시턴스 및 WL 바이어스 전압, WLVDM을 이용하여 기준 전압 VREF을 생성하도록 구성된다. 플로우차트(400)의 동작들은 바이어스 전압을 메모리 셀에 인가하고 선택된 메모리 셀 전압을 검출하도록 추가로 구성된다. 스냅 백이 발생했는지의 여부는, 검출된 메모리 셀 전압 VLWL 및 VREF와 관련된 감지된 전압 VSENSE의 상대적 값에 적어도 부분적으로 기초하여 결정될 수 있다.
도 4가 일 실시예에 따른 다양한 동작을 예시할지라도, 도 4에 도시된 동작들이 다른 실시예들에 모두 필요하지 않는다는 것을 이해해야 한다. 사실, 본 개시내용의 다른 실시예들에서, 도 4에 도시된 동작들 및/또는 본 명세서에 기술된 다른 동작들이 도면들 중 임의의 도면에 구체적으로 도시되어 있지 않지만 여전히 본 개시내용에 충분히 부합하는 방식으로 결합될 수 있다는 것이 본 명세서에 충분히 고려되고 있다. 이에 따라, 하나의 도면에 정확히 도시되지 않은 피처들 및/또는 동작들에 관한 청구항들은 본 개시내용의 범위 및 콘텐츠 내에 있는 것으로 간주된다.
본 명세서의 임의의 실시예에서 사용되는 바와 같이, 용어 "로직"은 전술한 동작들 중 임의의 동작을 수행하도록 구성되는 앱, 소프트웨어, 펌웨어 및/또는 회로를 지칭할 수 있다. 소프트웨어는, 비일시적 컴퓨터 판독가능 저장 매체상에 기록되는 소프트웨어 패키지, 코드, 명령어들, 명령어 세트들 및/또는 데이터로서 구체화될 수 있다. 펌웨어는 메모리 디바이스들에 하드 코딩되는(예컨대, 비휘발성인) 코드, 명령어들 또는 명령어 세트들 및/또는 데이터로서 구체화될 수 있다.
"회로"는, 본 명세서에서의 임의의 실시예에서 사용되는 바와 같이, 예를 들어 고정 배선 회로(hardwired circuitry), 하나 이상의 개별적인 명령어 처리 코어들을 포함하는 컴퓨터 프로세서들과 같은 프로그래머블 회로, 상태 머신 회로, 및/또는 프로그래머블 회로에 의해 실행되는 명령어들을 저장하는 펌웨어를, 예를 들어 단독으로 또는 임의의 조합으로 포함할 수 있다. 로직은, 집합적으로 또는 개별적으로, 더 큰 시스템, 예를 들어 집적 회로(IC), 주문형 집적 회로(ASIC), SoC(system on-chip), 데스크톱 컴퓨터들, 랩톱 컴퓨터들, 태블릿 컴퓨터들, 서버들, 스마트폰들 등의 일부를 형성하는 회로로서 구체화될 수 있다.
일부 실시예들에서, 하드웨어 기술 언어는 본 명세서에 기술된 다양한 로직들 및/또는 회로에 대한 회로 및/또는 로직 구현예(들)를 특정하기 위해 사용될 수 있다. 예를 들어, 일 실시예에서, 하드웨어 기술 언어는 본 명세서에 설명된 하나 이상의 회로 및/또는 로직의 반도체 제조를 가능하게 하는 초고속 집적 회로(VHSIC) 하드웨어 기술 언어(VHDL)를 따르거나 준수할 수 있다. VHDL은 IEEE 표준 1076-1987, IEEE 표준 1076.2, IEEE1076.1, VHDL-2006의 IEEE Draft 3.0, VHDL-2008의 IEEE Draft 4.0, 및/또는 IEEE VHDL 표준들 및/또는 다른 하드웨어 기술 표준들의 다른 버전들을 따르거나 준수할 수 있다.
따라서, 본 개시내용은 메모리 셀을 판독하기 위한 기준 전압을 국부적으로 생성하도록 구성된 시스템 및 방법을 설명한다. 시스템 및 방법은 로컬 WL 및 글로벌 WL과 연관된 고유 커패시턴스뿐만 아니라 제1 감지 회로 커패시턴스를 이용하도록 구성된다. 메모리 액세스 동작의 일부로서 인가된 바이어스 전압은 고유 커패시턴스들을 충전한다. 고유 커패시턴스들 상의 결과적인 전하는 그 후 기준 전압을 생성하기 위해 이용될 수 있다. 기준 전압의 값은 고유 커패시턴스의 상대적 값들에 적어도 부분적으로 기초한다. 일 실시예에서, 본 명세서에 설명된 바와 같이, 선택되지 않은 인접 메모리 부분으로부터의 글로벌 WL은 기준 전압을 조정하도록 구성된 조정 커패시턴스를 제공할 수 있다. 다른 실시예에서, 트림 커패시터 회로는 원하는 기준 전압을 생성하도록 구성된 부가(즉, 조정) 커패시턴스를 제공할 수 있다.
시스템 및 방법은 2개의 스테이지 감지 증폭기를 더 포함할 수 있다. 기준 전압은 감지 증폭기의 입력들을 결합함으로써 고유 커패시턴스들 상의 전하들로부터 생성되고, 그러므로 또한 감지 회로에 존재하는 노이즈가 공통 모드가 되도록 유발한다. 기준 전압은 제1 입력에 인가되고, 기준 전압과 관련된 감지 전압 및 선택된 메모리 셀의 출력은 감지 증폭기의 제2 입력에 인가된다. 제1 스테이지는 네거티브 입력 전압들을, 공급 전압 VCC에 기준이 되는 중간 전압들로 레벨 시프트하도록 구성된다. 중간 전압들은 제1 스테이지로부터 출력되고 제2 스테이지로 입력된다. 제2 스테이지는 중간 전압들을, 논리 레벨 신호, 즉 VCC 및 VSS에 대응하는 논리 1 또는 논리 0으로 변환한다. 감지 증폭기는 상대적으로 낮은 레벨 입력으로부터 출력된 논리 레벨 출력을 생성하도록 구성된 상대적으로 낮은 에너지, 상대적으로 고속의 레벨 시프팅에, 상대적으로 강건한 노이즈 내성을 제공하도록 구성된다.
예들
본 개시내용의 예들은, 이하 논의되는 바와 같이, 예를 들어 크로스-포인트 메모리에서 참조 아키텍처와 관련되는, 방법, 그 방법의 행동들을 수행하기 위한 수단, 디바이스, 장치 또는 시스템과 같은 발명 대상을 포함한다.
예 1
본 예에 따르면 메모리 액세스 동작을 위한 타겟 메모리 셀을 선택하도록 구성된 메모리 제어기를 포함하는 장치가 제공된다. 메모리 제어기는 타겟 메모리 셀과 연관되는 글로벌 워드 라인(global word line)(GWL) 및 로컬 WL(LWL)을 선택하도록 구성된 WL 스위치 회로를 포함한다. 메모리 제어기는 타겟 메모리 셀과 연관되는 글로벌 비트 라인(global bit line)(GBL) 및 로컬 BL(LBL)을 선택하도록 구성된 BL 스위치 회로; 및 감지 회로를 더 포함한다. 감지 회로는 제1 감지 회로 커패시턴스 및 제2 감지 회로 커패시턴스를 포함한다. 감지 회로는 선택된 GWL, LWL 및 제1 감지 회로 커패시턴스를 WL 바이어스 전압(WLVDM)으로 미리 충전하도록 구성된다. 감지 회로는 선택된 GWL 상의 전하 및 제1 감지 회로 커패시턴스 상의 전하를 이용하여 기준 전압(VREF)를 생성하도록 추가로 구성된다. 감지 회로는 VREF 및 검출된 메모리 셀 전압(VLWL)에 적어도 부분적으로 기초하여 타겟 메모리 셀의 상태를 결정하도록 추가로 구성된다.
예 2
본 예는 예 1의 요소들을 포함하고, BL 스위치 회로는 BL 바이어스 전압(BLVDM)을 선택된 LBL에 인가하도록 구성된다.
예 3
본 예는 예 1의 요소들을 포함하고, 조정 커패시턴스를 더 포함하고, VREF는 조정 커패시턴스에 적어도 부분적으로 기초한다.
예 4
본 예는 예 3의 요소들을 포함하고, 조정 커패시턴스는 트림 커패시터 회로 및 선택되지 않은 GWL 중 적어도 하나를 포함한다.
예 5
본 예는 예 3 또는 4의 요소들을 포함하고, GWL 커패시턴스와 제1 감지 회로 커패시턴스의 합은 제2 감지 회로 커패시턴스와 조정 커패시턴스의 합과 동일하다.
예 6
본 예는 예 4의 요소들을 포함하고, 트림 커패시터 회로는 이진 가중 트림 커패시터(binary weighted trim capacitor)이다.
예 7
본 예는 예 1 내지 3 중 어느 하나의 요소들을 포함하고, VREF는 WLVDM의 절반과 동일하다.
예 8
본 예는 예 3 또는 4의 요소들을 포함하고, 조정 커패시턴스는 VREF가 WLVDM의 절반보다 크거나 작도록 VREF를 조정하도록 구성된다.
예 9
본 예는 예 4의 요소들을 포함하고, 트림 커패시터 회로는 인접 메모리 부분에 의해 공유되도록 구성된다.
예 10
본 예는 예 1 내지 3 중 어느 하나의 요소들을 포함하고, 제2 감지 회로 커패시턴스에 결합된 제1 입력 및 제1 감지 회로 커패시턴스에 결합된 제2 입력을 포함하는 감지 증폭기를 더 포함하고, 감지 회로는 VREF를 생성하기 위해 제1 입력을 제2 입력에 결합하도록 구성된다.
예 11
본 예는 예 10의 요소들을 포함하고, 감지 증폭기는 VLWL 및 VREF와 관련된 감지된 전압(VSENSE)을 수신하고, VSENSE 및 VREF를 중간 포지티브-기준 전압들(intermediate positive-referenced voltages)로 레벨 시프트하고, 중간 전압들을 타겟 메모리 셀의 상태에 대응하는 논리 레벨 출력으로 변환하도록 구성된다.
예 12
본 예에 따르면 메모리 제어기에 의해, 메모리 액세스 동작을 위한 타겟 메모리 셀을 선택하는 단계; 워드 라인(WL) 스위치 회로에 의해, 타겟 메모리 셀과 연관되는 글로벌 WL(GWL) 및 로컬 WL(LWL)을 선택하는 단계; 비트 라인(BL) 스위치 회로에 의해, 타겟 메모리 셀과 연관되는 글로벌 BL(GBL) 및 로컬 BL(LBL)을 선택하는 단계; 감지 회로에 의해, 선택된 GWL, LWL 및 제1 감지 회로 커패시턴스를 WL 바이어스 전압(WLVDM)으로 미리 충전하는 단계; 감지 회로에 의해, 선택된 GWL 상의 전하 및 제1 감지 회로 커패시턴스 상의 전하를 이용하여 기준 전압(VREF)을 생성하는 단계; 및 감지 회로에 의해, VREF 및 검출된 메모리 셀 전압(VLWL)에 적어도 부분적으로 기초하여 타겟 메모리 셀의 상태를 결정하는 단계를 포함하는 방법이 제공된다.
예 13
본 예는 예 12의 요소들을 포함하고, BL 스위치 회로에 의해, BL 바이어스 전압(BLVDM)을 선택된 LBL에 인가하는 단계를 더 포함한다.
예 14
본 예는 예 12의 요소들을 포함하고, VREF는 조정 커패시턴스에 적어도 부분적으로 기초한다.
예 15
본 예는 예 14의 요소들을 포함하고, 조정 커패시턴스는 트림 커패시터 회로 및 선택되지 않은 GWL 중 적어도 하나를 포함한다.
예 16
본 예는 예 14의 요소들을 포함하고, GWL 커패시턴스와 제1 감지 회로 커패시턴스의 합은 제2 감지 회로 커패시턴스와 조정 커패시턴스의 합과 동일하다.
예 17
본 예는 예 15의 요소들을 포함하고, 트림 커패시터 회로는 이진 가중 트림 커패시터이다.
예 18
본 예는 예의 요소들을 포함하고, VREF는 WLVDM의 절반과 동일하다.
예 19
본 예는 예 14의 요소들을 포함하고, 조정 커패시턴스는 VREF가 WLVDM의 절반보다 크거나 작도록 VREF를 조정하도록 구성된다.
예 20
본 예는 예 15의 요소들을 포함하고, 트림 커패시터 회로는 인접 메모리 부분에 의해 공유되도록 구성된다.
예 21
본 예는 예 12의 요소들을 포함하고, 감지 회로에 의해, VREF를 생성하기 위해 감지 증폭기의 제1 입력을 감지 증폭기의 제2 입력에 결합하는 단계를 더 포함하고, 제1 입력은 제2 감지 회로 커패시턴스에 결합되고, 제2 입력은 제1 감지 회로 커패시턴스에 결합된다.
예 22
본 예는 예 21의 요소들을 포함하고, 감지 증폭기에 의해, VLWL 및 VREF와 관련된 감지된 전압(VSENSE)을 수신하는 단계; 감지 증폭기에 의해, VSENSE 및 VREF를 중간 포지티브-기준 전압들로 레벨 시프트하는 단계; 및 감지 증폭기에 의해, 중간 전압들을 타겟 메모리 셀의 상태에 대응하는 논리 레벨 출력으로 변환하는 단계를 더 포함한다.
예 23
본 예에 따르면, 프로세서; 타겟 메모리 셀, 타겟 워드 라인(WL) 및 타겟 비트 라인(BL)을 포함하는 크로스-포인트 메모리 어레이를 포함하는 시스템이 제공된다. 타겟 메모리 셀은 타겟 WL과 타겟 BL 사이에 결합된다. 시스템은 프로세서 및 크로스-포인트 메모리 어레이에 결합된 메모리 제어기를 더 포함한다. 메모리 제어기는 메모리 액세스 동작을 위한 타겟 메모리 셀을 선택하도록 구성된다. 메모리 제어기는 타겟 메모리 셀과 연관되는 글로벌 워드 라인(GWL) 및 로컬 WL(LWL)을 선택하도록 구성된 WL 스위치 회로; 타겟 메모리 셀과 연관되는 글로벌 비트 라인(GBL) 및 로컬 BL(LBL)을 선택하도록 구성된 BL 스위치 회로; 및 감지 회로를 포함한다. 감지 회로는 제1 감지 회로 커패시턴스 및 제2 감지 회로 커패시턴스를 포함한다. 감지 회로는 선택된 GWL, LWL 및 제1 감지 회로 커패시턴스를 WL 바이어스 전압(WLVDM)으로 미리 충전하도록 구성된다. 감지 회로는 선택된 GWL 상의 전하 및 제1 감지 회로 커패시턴스 상의 전하를 이용하여 기준 전압(VREF)을 생성하고, VREF 및 검출된 메모리 셀 전압(VLWL)에 적어도 부분적으로 기초하여 타겟 메모리 셀의 상태를 결정하도록 추가로 구성된다.
예 24
본 예는 예 23의 요소들을 포함하고, BL 스위치 회로는 BL 바이어스 전압(BLVDM)을 선택된 LBL에 인가하도록 구성된다.
예 25
본 예는 예 23의 요소들을 포함하고, 조정 커패시턴스를 더 포함하고, VREF는 조정 커패시턴스에 적어도 부분적으로 기초한다.
예 26
본 예는 예의 요소들을 포함하고, 조정 커패시턴스는 트림 커패시터 회로 및 선택되지 않은 GWL 중 적어도 하나를 포함한다.
예 27
본 예는 예 25 또는 26의 요소들을 포함하고, GWL 커패시턴스와 제1 감지 회로 커패시턴스의 합은 제2 감지 회로 커패시턴스와 조정 커패시턴스의 합과 동일하다.
예 28
본 예는 예 26의 요소들을 포함하고, 트림 커패시터 회로는 이진 가중 트림 커패시터이다.
예 29
본 예는 예 23 내지 25 중 어느 하나의 요소들을 포함하고, VREF는 WLVDM의 절반과 동일하다.
예 30
본 예는 예 25 또는 26의 요소들을 포함하고, 조정 커패시턴스는 VREF가 WLVDM의 절반보다 크거나 작도록 VREF를 조정하도록 구성된다.
예 31
본 예는 예 26의 요소들을 포함하고, 트림 커패시터 회로는 인접 메모리 부분에 의해 공유되도록 구성된다.
예 32
본 예는 예 23 내지 25 중 어느 하나의 요소들을 포함하고, 제2 감지 회로 커패시턴스에 결합된 제1 입력 및 제1 감지 회로 커패시턴스에 결합된 제2 입력을 포함하는 감지 증폭기를 더 포함하고, 감지 회로는 VREF를 생성하기 위해 제1 입력을 제2 입력에 결합하도록 구성된다.
예 33
본 예는 예 32의 요소들을 포함하고, 감지 증폭기는 VLWL 및 VREF과 관련된 감지된 전압(VSENSE)을 수신하고, VSENSE 및 VREF를 중간 포지티브-기준 전압들로 레벨 시프트하고, 중간 전압들을 타겟 메모리 셀의 상태에 대응하는 논리 레벨 출력으로 변환하도록 구성된다.
예 34
본 개시내용의 다른 예는 예 12 내지 22 중 어느 하나의 방법을 수행하도록 배열된 적어도 하나의 디바이스를 포함하는 시스템이다.
예 35
본 개시내용의 또 다른 예는 예 12 내지 22 중 어느 하나의 방법을 수행하는 수단을 포함하는 디바이스이다.
다양한 피처들, 양태들, 및 실시예들이 본 명세서에 기술되었다. 피처들, 양태들 및 실시예들은, 본 기술분야의 통상의 기술자가 이해하듯이, 변형 및 변경들뿐만 아니라 서로 결합할 여지가 있다. 따라서, 본 개시내용은 그러한 결합들, 변형들 및 변경들을 포괄하는 것으로 간주되어야 한다.

Claims (23)

  1. 장치로서,
    메모리 액세스 동작을 위한 타겟 메모리 셀을 선택하도록 구성된 메모리 제어기를 포함하고, 상기 메모리 제어기는,
    상기 타겟 메모리 셀과 연관되는 글로벌 워드 라인(global word line)(GWL) 및 로컬 WL(LWL)을 선택하도록 구성된 WL 스위치 회로;
    상기 타겟 메모리 셀과 연관되는 글로벌 비트 라인(global bit line)(GBL) 및 로컬 BL(LBL)을 선택하도록 구성된 BL 스위치 회로; 및
    제1 감지 회로 커패시턴스 및 제2 감지 회로 커패시턴스를 포함하는 감지 회로
    를 포함하고, 상기 감지 회로는 상기 선택된 GWL, 상기 LWL 및 상기 제1 감지 회로 커패시턴스를 WL 바이어스 전압(WLVDM)으로 미리 충전(precharge)하고, 상기 선택된 GWL 상의 전하 및 상기 제1 감지 회로 커패시턴스 상의 전하를 이용하여 기준 전압(VREF)을 생성하고, VREF 및 검출된 메모리 셀 전압(VLWL)에 적어도 부분적으로 기초하여 상기 타겟 메모리 셀의 상태를 결정하도록 구성되는 장치.
  2. 제1항에 있어서, 상기 BL 스위치 회로는 BL 바이어스 전압(BLVDM)을 상기 선택된 LBL에 인가하도록 구성되는 장치.
  3. 제1항에 있어서, 조정 커패시턴스를 더 포함하고, VREF는 상기 조정 커패시턴스에 적어도 부분적으로 기초하는 장치.
  4. 제3항에 있어서, 상기 조정 커패시턴스는 트림 커패시터 회로(trim capacitor circuitry) 및 선택되지 않은 GWL 중 적어도 하나를 포함하는 장치.
  5. 제3항 또는 제4항에 있어서, GWL 커패시턴스와 상기 제1 감지 회로 커패시턴스의 합은 상기 제2 감지 회로 커패시턴스와 상기 조정 커패시턴스의 합과 동일한 장치.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제2 감지 회로 커패시턴스에 결합된 제1 입력 및 상기 제1 감지 회로 커패시턴스에 결합된 제2 입력을 포함하는 감지 증폭기를 더 포함하고, 상기 감지 회로는 VREF를 생성하기 위해 상기 제1 입력을 상기 제2 입력에 결합하도록 구성되는 장치.
  7. 제6항에 있어서, 상기 감지 증폭기는 VLWL 및 VREF와 관련된 감지된 전압(VSENSE)을 수신하고, VSENSE 및 VREF를 중간 포지티브-기준 전압들(intermediate positive-referenced voltages)로 레벨 시프트하고, 상기 중간 전압들을 상기 타겟 메모리 셀의 상태에 대응하는 논리 레벨 출력으로 변환하도록 구성되는 장치.
  8. 방법으로서,
    메모리 제어기에 의해, 메모리 액세스 동작을 위한 타겟 메모리 셀을 선택하는 단계;
    워드 라인(WL) 스위치 회로에 의해, 상기 타겟 메모리 셀과 연관되는 글로벌 WL(GWL) 및 로컬 WL(LWL)을 선택하는 단계;
    비트 라인(BL) 스위치 회로에 의해, 상기 타겟 메모리 셀과 연관되는 글로벌 BL(GBL) 및 로컬 BL(LBL)을 선택하는 단계;
    감지 회로에 의해, 상기 선택된 GWL, 상기 LWL 및 제1 감지 회로 커패시턴스를 WL 바이어스 전압(WLVDM)으로 미리 충전하는 단계;
    상기 감지 회로에 의해, 상기 선택된 GWL 상의 전하 및 상기 제1 감지 회로 커패시턴스 상의 전하를 이용하여 기준 전압(VREF)을 생성하는 단계; 및
    상기 감지 회로에 의해, VREF 및 검출된 메모리 셀 전압(VLWL)에 적어도 부분적으로 기초하여 상기 타겟 메모리 셀의 상태를 결정하는 단계
    를 포함하는 방법.
  9. 제8항에 있어서,
    상기 BL 스위치 회로에 의해, BL 바이어스 전압(BLVDM)을 상기 선택된 LBL에 인가하는 단계를 더 포함하는 방법.
  10. 제8항에 있어서, VREF는 조정 커패시턴스에 적어도 부분적으로 기초하는 방법.
  11. 제10항에 있어서, GWL 커패시턴스와 상기 제1 감지 회로 커패시턴스의 합은 제2 감지 회로 커패시턴스와 상기 조정 커패시턴스의 합과 동일한 방법.
  12. 제10항에 있어서, 상기 조정 커패시턴스는 트림 커패시터 회로 및 선택되지 않은 GWL 중 적어도 하나를 포함하는 방법.
  13. 제8항에 있어서,
    상기 감지 회로에 의해, VREF를 생성하기 위해 감지 증폭기의 제1 입력을 상기 감지 증폭기의 제2 입력에 결합하는 단계를 더 포함하고, 상기 제1 입력은 제2 감지 회로 커패시턴스에 결합되고, 상기 제2 입력은 상기 제1 감지 회로 커패시턴스에 결합되는 방법.
  14. 제13항에 있어서,
    상기 감지 증폭기에 의해, VLWL 및 VREF와 관련된 감지된 전압(VSENSE)을 수신하는 단계;
    상기 감지 증폭기에 의해, VSENSE 및 VREF를 중간 포지티브-기준 전압들로 레벨 시프트하는 단계; 및
    상기 감지 증폭기에 의해, 상기 중간 전압들을 상기 타겟 메모리 셀의 상태에 대응하는 논리 레벨 출력으로 변환하는 단계
    를 더 포함하는 방법.
  15. 시스템으로서,
    프로세서;
    타겟 메모리 셀, 타겟 워드 라인(WL) 및 타겟 비트 라인(BL)을 포함하는 크로스-포인트 메모리 어레이 - 상기 타겟 메모리 셀은 상기 타겟 WL과 상기 타겟 BL 사이에 결합됨 -; 및
    상기 프로세서 및 상기 크로스-포인트 메모리 어레이에 결합된 메모리 제어기 - 상기 메모리 제어기는 메모리 액세스 동작을 위한 타겟 메모리 셀을 선택하도록 구성됨 -
    를 포함하고, 상기 메모리 제어기는,
    상기 타겟 메모리 셀과 연관되는 글로벌 워드 라인(GWL) 및 로컬 WL(LWL)을 선택하도록 구성된 WL 스위치 회로;
    상기 타겟 메모리 셀과 연관되는 글로벌 비트 라인(GBL) 및 로컬 BL(LBL)을 선택하도록 구성된 BL 스위치 회로; 및
    제1 감지 회로 커패시턴스 및 제2 감지 회로 커패시턴스를 포함하는 감지 회로
    를 포함하고, 상기 감지 회로는 상기 선택된 GWL, 상기 LWL 및 상기 제1 감지 회로 커패시턴스를 WL 바이어스 전압(WLVDM)으로 미리 충전하고, 상기 선택된 GWL 상의 전하 및 상기 제1 감지 회로 커패시턴스 상의 전하를 이용하여 기준 전압(VREF)을 생성하고, VREF 및 검출된 메모리 셀 전압(VLWL)에 적어도 부분적으로 기초하여 상기 타겟 메모리 셀의 상태를 결정하도록 구성되는 시스템.
  16. 제15항에 있어서, 상기 BL 스위치 회로는 BL 바이어스 전압(BLVDM)을 상기 선택된 LBL에 인가하도록 구성되는 시스템.
  17. 제15항에 있어서, 조정 커패시턴스를 더 포함하고, VREF는 상기 조정 커패시턴스에 적어도 부분적으로 기초하는 시스템.
  18. 제17항에 있어서, 상기 조정 커패시턴스는 트림 커패시터 회로 및 선택되지 않은 GWL 중 적어도 하나를 포함하는 시스템.
  19. 제17항 또는 제18항에 있어서, GWL 커패시턴스와 상기 제1 감지 회로 커패시턴스의 합은 상기 제2 감지 회로 커패시턴스와 상기 조정 커패시턴스의 합과 동일한 시스템.
  20. 제14항 내지 제16항 중 어느 한 항에 있어서, 상기 제2 감지 회로 커패시턴스에 결합된 제1 입력, 및 상기 제1 감지 회로 커패시턴스에 결합된 제2 입력을 포함하는 감지 증폭기를 더 포함하고, 상기 감지 회로는 VREF를 생성하기 위해 상기 제1 입력을 상기 제2 입력에 결합하도록 구성되는 시스템.
  21. 제20항에 있어서, 상기 감지 증폭기는 VLWL 및 VREF와 관련된 감지된 전압(VSENSE)을 수신하고, VSENSE 및 VREF를 중간 포지티브-기준 전압들로 레벨 시프트하고, 상기 중간 전압들을 상기 타겟 메모리 셀의 상태에 대응하는 논리 레벨 출력으로 변환하도록 구성되는 시스템.
  22. 제8항 내지 제14항 중 어느 한 항의 방법을 수행하도록 배열된 적어도 하나의 디바이스를 포함하는 시스템.
  23. 제8항 내지 제14항 중 어느 한 항의 방법을 수행하는 수단을 포함하는 디바이스.
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