RU2016146212A - Опорная архитектура в памяти с узлами пересечения - Google Patents

Опорная архитектура в памяти с узлами пересечения Download PDF

Info

Publication number
RU2016146212A
RU2016146212A RU2016146212A RU2016146212A RU2016146212A RU 2016146212 A RU2016146212 A RU 2016146212A RU 2016146212 A RU2016146212 A RU 2016146212A RU 2016146212 A RU2016146212 A RU 2016146212A RU 2016146212 A RU2016146212 A RU 2016146212A
Authority
RU
Russia
Prior art keywords
circuit
polling
capacitance
ref
memory element
Prior art date
Application number
RU2016146212A
Other languages
English (en)
Other versions
RU2016146212A3 (ru
RU2669103C2 (ru
Inventor
Баладжи СРИНИВАСАН
Дойл РИВЕРС
Дерчан КАУ
Мэтью ГОЛДМАН
Original Assignee
Интел Корпорейшн
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Интел Корпорейшн filed Critical Интел Корпорейшн
Publication of RU2016146212A3 publication Critical patent/RU2016146212A3/ru
Publication of RU2016146212A publication Critical patent/RU2016146212A/ru
Application granted granted Critical
Publication of RU2669103C2 publication Critical patent/RU2669103C2/ru

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0061—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/24—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using capacitors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0054—Read is performed on a reference element, e.g. cell, and the reference sensed value is used to compare the sensed value of the selected cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0057—Read done in two steps, e.g. wherein the cell is read twice and one of the two read values serving as a reference value
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/77—Array wherein the memory element being directly connected to the bit lines and word lines without any access device being used

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)
  • Read Only Memory (AREA)

Claims (44)

1. Устройство содержащее:
контроллер памяти, выполненный с возможностью выбора целевого элемента памяти для операции доступа к памяти, при этом контроллер содержит:
схему переключения линии слова (WL), выполненную с возможностью выбора глобальной WL (GWL), и локальной WL (LWL), ассоциированных с целевым элементом памяти;
схему переключения линии битов (BL), выполненную с возможностью выбора глобальной BL (GBL), и локальной BL (LBL), ассоциированных с целевым элементом памяти; и
схему опроса, содержащую первую емкость схемы опроса и вторую емкость схемы опроса, при этом схема опроса выполнена с возможностью предварительного заряда выбранной GWL, LWL и первой емкости схемы опроса до напряжения WL смещения WLVDM, получения опорного напряжения (VREF), с использованием заряда по выбранной GWL и заряда первой емкости схемы опроса, определения состояния целевого элемента памяти по меньшей мере частично на основе VREF и обнаруженного напряжения VLWL элемента памяти.
2. Устройство по п. 1, в котором цепь переключения BL выполнена с возможностью приложения напряжения смещения BL (BLVDM) к выбранной LBL.
3. Устройство по п. 1, дополнительно содержащее регулировочную емкость, причем VREF по меньшей мере частично основано на регулировочной емкости.
4. Устройство по п. 3, в котором регулировочная емкость содержит по меньшей мере одну из цепи настроечного конденсатора и не выбранной GWL.
5. Устройство по п. 3 или 4, в котором сумма емкости GWL и первой емкости цепи опроса равна сумме второй емкости цепи опроса и регулировочной емкости.
6. Устройство по любому из пп. 1-3, дополнительно содержащее усилитель опроса, включающий в себя первый вход, соединенный со второй емкостью цепи опроса, и второй вход, соединенный с первой емкостью цепи опроса, при этом цепь опроса выполнена с возможностью соединения первого входа со вторым входом, для получения VREF.
7. Устройство по п. 6, в котором усилитель опроса выполнен с возможностью приема определяемого напряжения (VSENSE), относящегося к VREF и VLWL, сдвига уровня VSENSE и VREF, для промежуточных положительных опорных напряжений и преобразования промежуточных напряжений в выход логического уровня, соответствующий состоянию целевого элемента памяти.
8. Способ, содержащий этапы, на которых:
выбирают, с помощью контроллера памяти, целевой элемент памяти для операции доступа к памяти;
выбирают, с помощью цепи переключения линии слова (WL), глобальную WL (GWL) и локальную WL (LWL), ассоциированные с целевым элементом памяти;
выбирают, с помощью цепи переключения линии битов (BL), глобальную BL (GBL) и локальную BL (LBL), ассоциированную с целевым элементом памяти;
предварительно заряжают, с помощью схемы опроса, выбранную GWL, LWL и первую емкость цепи опроса до напряжения смещения WL WLVDM;
формируют, с помощью цепей опроса, опорное напряжение (VREF), используя заряд выбранного GWL и заряд первой емкости цепи опроса; и
определяют, с помощью цепей опроса, состояние целевого элемента памяти по меньшей мере частично на основе VREF, и обнаруживают напряжение элемента памяти VLWL.
9. Способ по п. 8, дополнительно содержащий этап, на котором:
прикладывают, с помощью цепи переключения BL, напряжение смещения BL (BLVDM) к выбранной LBL.
10. Способ по п. 8, в котором VREF по меньшей мере частично основано на регулировочной емкости.
11. Способ по п. 10, в котором сумма емкости GWL и первой емкости цепи опроса равна сумме второй емкости цепи опроса и регулировочной емкости.
12. Способ по п. 10, в котором регулировочная емкость содержит по меньшей мере одну из цепи настроечного конденсатора и невыбранной GWL.
13. Способ по п. 8, дополнительно содержащий этап, на котором:
осуществляют соединение, с помощью цепи опроса, первого входа усилителя опроса со вторым входом усилителя опроса, для получения VREF, при этом первый вход соединен со второй емкостью цепи опроса, а второй вход соединен с первой емкостью цепи опроса.
14. Способ по п. 13, дополнительно содержащий этапы, на которых:
принимают, с помощью усилителя опроса, определяемое напряжение (VSENSE), относящееся к VREF и VLWL;
выполняют сдвиг уровня, с помощью усилителя опроса, VSENSE и YREF, для промежуточных положительных опорных напряжений; и
преобразуют, с помощью усилителя опроса, промежуточные напряжения до логического уровня, выводимого так, чтобы он соответствовал состоянию целевого элемента памяти.
15. Система содержащая:
процессор;
массив памяти с узлами пересечения, включающий в себя целевой элемент памяти, целевую линию слова (WL) и целевую линию бита (BL), при этом целевой элемент памяти соединен между целевой WL и целевой BL; и
контроллер памяти, соединенный с процессором и массивом памяти с узлами пересечения, причем контроллер памяти выполнен с возможностью выбора целевого элемента памяти для операции доступа к памяти, при этом контроллер содержит:
цепь переключения линии слова (WL), выполненную с возможностью выбора глобальной WL (GWL) и локальной WL (LWL), ассоциированных с целевыми элементом памяти;
цепь переключения линии битов (BL), выполненную с возможностью выбора глобальной BL (GBL) и локальной BL (LBL), ассоциированных с целевым элементом памяти; и
цепь опроса, содержащую первую емкость цепи опроса и вторую емкость цепи опроса, причем цепь опроса выполнена с возможностью предварительного заряда выбранной GWL, LWL и первой емкости цепи опроса до напряжения смещения WL WLVDM, получения опорного напряжения (VREF), используя заряд выбранной GWL и заряд первой емкости цепи опроса, и определения состояния целевого элемента памяти, по меньшей мере частично на основе VREF и обнаруженного напряжения VLWL элемента памяти
16. Система по п. 15, в которой цепь переключения BL выполнена с возможностью приложения напряжения смещения BL (BLVDM) к выбранной LBL.
17. Система по п. 15, дополнительно содержащая регулировочную емкость, при этом VREF по меньшей мере частично основано на регулировочной емкости.
18. Система по п. 17, в которой регулировочная емкость содержит по меньшей мере одну из цепи настроечного конденсатора и невыбранной GWL.
19. Система по п. 17 или 18, в которой сумма емкости GWL и первой емкости цепи опроса равна сумме второй емкости цепи опроса и регулировочной емкости.
20. Система по п. 15 или 16, дополнительно содержащая усилитель опроса, содержащий первый вход, соединенный со второй емкостью цепи опроса, и второй вход, соединенный с первой емкостью цепи опроса, причем цепь опроса выполнена с возможностью соединения первого входа со вторым входом, для получения VREF.
21. Система по п. 20, в которой усилитель опроса выполнен с возможностью приема определяемого напряжения (VSENSE), относящегося к VREF и VLWL, до VSENSE и VREF сдвига уровня, для промежуточных положительных опорных напряжений и преобразования промежуточных напряжений в выход логического уровня, соответствующий состоянию целевого элемента памяти.
22. Система, включающая в себя по меньшей мере одно устройство, выполненное с возможностью выполнения способа по любому из пп. 8-14.
23. Устройство, содержащее средство для выполнения способа по любому из пп. 8-14.
RU2016146212A 2014-06-24 2015-05-13 Опорная архитектура в памяти с узлами пересечения RU2669103C2 (ru)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/313,695 2014-06-24
US14/313,695 US9142271B1 (en) 2014-06-24 2014-06-24 Reference architecture in a cross-point memory
PCT/US2015/030585 WO2015199829A1 (en) 2014-06-24 2015-05-13 Reference architecture in a cross-point memory

Publications (3)

Publication Number Publication Date
RU2016146212A3 RU2016146212A3 (ru) 2018-05-24
RU2016146212A true RU2016146212A (ru) 2018-05-24
RU2669103C2 RU2669103C2 (ru) 2018-10-08

Family

ID=54107128

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2016146212A RU2669103C2 (ru) 2014-06-24 2015-05-13 Опорная архитектура в памяти с узлами пересечения

Country Status (9)

Country Link
US (2) US9142271B1 (ru)
EP (1) EP3161832B1 (ru)
JP (2) JP6307632B2 (ru)
KR (1) KR101934808B1 (ru)
CN (1) CN106415728B (ru)
BR (1) BR112016026590B1 (ru)
DE (1) DE112015003033T5 (ru)
RU (1) RU2669103C2 (ru)
WO (1) WO2015199829A1 (ru)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9142271B1 (en) * 2014-06-24 2015-09-22 Intel Corporation Reference architecture in a cross-point memory
US9711213B2 (en) 2014-09-04 2017-07-18 Micron Technology, Inc. Operational signals generated from capacitive stored charge
US9653127B1 (en) 2015-12-15 2017-05-16 Micron Technology, Inc. Methods and apparatuses for modulating threshold voltages of memory cells
US9613676B1 (en) * 2016-06-29 2017-04-04 Micron Technology, Inc. Writing to cross-point non-volatile memory
KR20180056977A (ko) * 2016-11-21 2018-05-30 에스케이하이닉스 주식회사 크로스 포인트 어레이 타입 상변화 메모리 장치 및 그 구동방법
US10725933B2 (en) * 2016-12-30 2020-07-28 Intel Corporation Method and apparatus for redirecting memory access commands sent to unusable memory partitions
US10269414B2 (en) * 2017-05-09 2019-04-23 Arm Ltd. Bit-line sensing for correlated electron switch elements
US10032496B1 (en) * 2017-07-27 2018-07-24 Micron Technology, Inc. Variable filter capacitance
US10163480B1 (en) 2017-07-27 2018-12-25 Micron Technology, Inc. Periphery fill and localized capacitance
KR102300559B1 (ko) 2017-11-27 2021-09-13 삼성전자주식회사 메모리 장치 및 그 동작 방법
US10566052B2 (en) * 2017-12-22 2020-02-18 Micron Technology, Inc. Auto-referenced memory cell read techniques
US10360962B1 (en) * 2017-12-28 2019-07-23 Spin Memory, Inc. Memory array with individually trimmable sense amplifiers
KR102427895B1 (ko) * 2018-02-08 2022-08-02 에스케이하이닉스 주식회사 저항 메모리 소자의 읽기 방법
JP2019169214A (ja) 2018-03-22 2019-10-03 東芝メモリ株式会社 半導体記憶装置
JP2019169219A (ja) 2018-03-23 2019-10-03 東芝メモリ株式会社 半導体記憶装置
JP6620834B2 (ja) * 2018-03-27 2019-12-18 Tdk株式会社 磁気センサおよび磁気センサシステム
KR102480012B1 (ko) 2018-06-12 2022-12-21 삼성전자 주식회사 오프 셀들의 전류를 보상하는 메모리 장치 및 그것의 동작 방법
KR102515463B1 (ko) * 2018-06-18 2023-03-30 에스케이하이닉스 주식회사 비휘발성 메모리 장치와, 이의 리드 및 라이트 방법
US10726915B2 (en) * 2018-08-17 2020-07-28 SK Hynix Inc. Semiconductor memory apparatus, semiconductor system and electronic device including the semiconductor memory apparatus
JP2020155168A (ja) 2019-03-19 2020-09-24 キオクシア株式会社 半導体記憶装置
US11100990B2 (en) 2019-07-19 2021-08-24 Samsung Electronics Co., Ltd. Memory device for avoiding multi-turn on of memory cell during reading, and operating method thereof
KR20210013896A (ko) * 2019-07-29 2021-02-08 삼성전자주식회사 저항성 메모리 장치
KR20210096496A (ko) 2020-01-28 2021-08-05 삼성전자주식회사 3차원 메모리 장치
JP2021149983A (ja) 2020-03-18 2021-09-27 キオクシア株式会社 半導体記憶装置及びその制御方法
KR20220003883A (ko) 2020-07-02 2022-01-11 삼성전자주식회사 비휘발성 메모리 및 비휘발성 메모리의 동작 방법
KR20220049201A (ko) * 2020-10-14 2022-04-21 에스케이하이닉스 주식회사 리드 기준을 생성하는 비휘발성 메모리 장치 및 이의 동작 방법

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5805857A (en) * 1994-04-07 1998-09-08 International Business Machines Corporation DASD capacity in excess of 528 megabytes apparatus and method for personal computers
US6069825A (en) * 1998-09-16 2000-05-30 Turbo Ic, Inc. Charge pump for word lines in programmable semiconductor memory array
JP3812805B2 (ja) * 2001-01-16 2006-08-23 日本電気株式会社 トンネル磁気抵抗素子を利用した半導体記憶装置
JP2004220740A (ja) * 2003-01-17 2004-08-05 Seiko Epson Corp 強誘電体記憶装置
JP2004355762A (ja) * 2003-05-30 2004-12-16 Seiko Epson Corp 半導体記憶装置
US7310257B2 (en) * 2005-11-10 2007-12-18 Micron Technology, Inc. Local digit line architecture and method for memory devices having multi-bit or low capacitance memory cells
JP2008293605A (ja) * 2007-05-25 2008-12-04 Elpida Memory Inc 半導体記憶装置
CN101364424A (zh) * 2007-08-10 2009-02-11 财团法人工业技术研究院 相变存储器的感测电路及方法
KR20100123136A (ko) * 2009-05-14 2010-11-24 삼성전자주식회사 비휘발성 메모리 장치
WO2010067768A1 (ja) 2008-12-11 2010-06-17 株式会社日立製作所 半導体装置
JP2010160851A (ja) * 2009-01-08 2010-07-22 Toshiba Corp 参照電圧発生回路および半導体記憶装置
JP2010182353A (ja) * 2009-02-04 2010-08-19 Elpida Memory Inc 半導体記憶装置とその読み出し方法
JP5614150B2 (ja) * 2010-07-29 2014-10-29 ソニー株式会社 抵抗変化型メモリデバイス
US8824183B2 (en) * 2010-12-14 2014-09-02 Sandisk 3D Llc Non-volatile memory having 3D array of read/write elements with vertical bit lines and select devices and methods thereof
KR101855295B1 (ko) 2011-09-08 2018-05-09 삼성전자주식회사 데이터 리드회로, 이를 포함하는 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 데이터 리드 방법
KR101929530B1 (ko) * 2012-02-21 2019-03-15 삼성전자주식회사 가변 저항 메모리 장치 및 그것의 구동 방법
US8750018B2 (en) * 2012-06-04 2014-06-10 Samsung Electronics Co., Ltd. Sense amplifier circuitry for resistive type memory
DE112012006472B4 (de) 2012-06-06 2019-10-31 Intel Corporation Mindestens teilweises Isolieren von lokaler Zeilen- oder Spaltenschaltung von Speicherzellen vor dem Erzeugen einer Spannungsdifferenz zum Ermöglichen des Auslesens der Zelle
US9129680B2 (en) * 2012-09-18 2015-09-08 Microchip Technology Incorporated Self-biasing multi-reference
US9286975B2 (en) * 2014-03-11 2016-03-15 Intel Corporation Mitigating read disturb in a cross-point memory
US9142271B1 (en) * 2014-06-24 2015-09-22 Intel Corporation Reference architecture in a cross-point memory

Also Published As

Publication number Publication date
WO2015199829A1 (en) 2015-12-30
BR112016026590A2 (pt) 2017-08-15
JP6307632B2 (ja) 2018-04-04
US20160093375A1 (en) 2016-03-31
CN106415728A (zh) 2017-02-15
EP3161832A1 (en) 2017-05-03
RU2016146212A3 (ru) 2018-05-24
DE112015003033T5 (de) 2017-03-23
BR112016026590B1 (pt) 2022-11-22
JP2018110046A (ja) 2018-07-12
KR101934808B1 (ko) 2019-01-04
US9142271B1 (en) 2015-09-22
EP3161832B1 (en) 2019-05-01
KR20160146889A (ko) 2016-12-21
EP3161832A4 (en) 2018-04-25
JP2017522685A (ja) 2017-08-10
CN106415728B (zh) 2019-03-08
JP6614726B2 (ja) 2019-12-04
RU2669103C2 (ru) 2018-10-08
US9747978B2 (en) 2017-08-29

Similar Documents

Publication Publication Date Title
RU2016146212A (ru) Опорная архитектура в памяти с узлами пересечения
US11373704B2 (en) System and method for performing memory operations in RRAM cells
KR102553181B1 (ko) 메모리 장치 및 메모리 장치의 동작 방법
KR102480013B1 (ko) 누설 전류를 보상하는 메모리 장치 및 이의 동작 방법
TW201601149A (zh) 記憶體裝置
KR20140075341A (ko) 반도체 메모리 장치 및 그것의 동작 방법
US20160254060A1 (en) High Speed And Low Power Sense Amplifier
US20160027519A1 (en) Bitline Regulator For High Speed Flash Memory System
KR101604933B1 (ko) 교차점 어레이에서의 커플링 커패시터를 통한 타일 레벨 스냅백 검출
US9620235B2 (en) Self-timer for sense amplifier in memory device
US8937831B2 (en) System and method for modifying activation of a sense amplifier
TWI463503B (zh) 字元線升壓電路
KR102664749B1 (ko) 반도체 장치 및 그의 동작 방법
US9202540B1 (en) Semiconductor memory device and method for operating the same
WO2016014164A1 (en) Bitline regulator for high speed flash memory system
CN110718253A (zh) 一种非易失存储器处理方法及装置