KR20160149297A - 메모리 유닛 - Google Patents

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KR20160149297A
KR20160149297A KR1020167034282A KR20167034282A KR20160149297A KR 20160149297 A KR20160149297 A KR 20160149297A KR 1020167034282 A KR1020167034282 A KR 1020167034282A KR 20167034282 A KR20167034282 A KR 20167034282A KR 20160149297 A KR20160149297 A KR 20160149297A
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bit line
bit lines
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memory cell
circuit
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앤드류 피커링
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슈어코어 리미티드
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Abstract

메모리 유닛(100) 이 제공된다. 메모리 유닛은, 각각의 메모리 셀이 한 쌍의 비트 라인(130a, 130b)에 의해 데이터 입력/출력회로에 동작 가능하게 연결되는 복수의 메모리 셀(110), 비트 라인을 차징하기 위한 전압을 제공하도록 구성되는 프리차지 회로(150), 및 멀티플렉서 회로를 포함한다. 멀티플렉서 회로(140)는, 각각의 비트 라인에 대해, 대응하는 비트 라인 선택 신호에 의해 활성화되는 경우 비트 라인(130a, 130b)을 데이터 입력/출력회로 및 프리차지 회로(150)에 선택적으로 연결하도록 구성되는 NMOS 디바이스(142a, 142b), 및 대응하는 비트 라인 선택 신호를 이용하는 연관된 NMOS 디바이스(142a, 142b)를 활성화함으로써 각 쌍의 비트 라인을 선택할 수 있도록 구성되는 멀티플렉서 컨트롤러(144)를 포함한다.

Description

메모리 유닛{MEMORY UNIT}
본 발명은 SRAM 메모리에 관한 것으로, 상세하게는 요구 전력이 감소되고 안정성이 개선된 SRAM 메모리에 관한 것이다.
정적 램(static RAM, SRAM)은 엄청난 수의 전자 시스템에서 데이터 저장의 필수 기능을 제공한다. 배터리로 구동되는 장치의 확산과 더불어 더 큰 용량에 대한 수요가 증가함에 따라, 전력 소비를 감소시킬 필요가 점점 더 시급해지고 있다.
가장 흔히 사용되는 메모리 셀의 디자인은 도 1에 도시된 6-트랜지스터 회로이고, 워드 라인(word line, WL) 제어에 의하여 턴 온되는 액세스 트랜지스터(MA1 및 MA2)(16a, 16b)를 가진 2개의 백투백 인버터([MN1(11a), MP1(11b)] 및 [MN2(12a), MP2(12b)]))로 이루어진 스토리지 엘리먼트(10)로 구성되어, 셀의 데이터 스토리지 노드(N1(13) 및 N2(14))와 비트 라인(BLA 및 BLB) 사이의 전도 경로를 형성한다.
셀에 쓰는 것은, BLA 또는 BLB 중 하나에 고전압이 걸리게 하고 이와 동시에 다른 하나에 저전압이 걸리게 한 후에 워드 라인(WL)을 하이로 구동함으로써, 비트 라인(BLA 및 BLB) 상에 유지되는 전압 레벨이 스토리지 엘리먼트의 상태를 극복할 수 있게 하는 액세스 경로를 활성화하여 달성된다. 그 다음에, 워드 라인은 로우로 구동되어 신규로 데이터가 저장된 메모리 셀의 연결을 해제한다.
셀로부터 읽는 것은, 처음에는 양쪽의 비트 라인을 개념적으로 고전압 레벨로 구동한 다음, 워드 라인(WL)을 하이로 구동하여 달성된다. 그러면, BLA 또는 BLB 중 하나가 스토리지 엘리먼트의 저전압 측에 의해 액세스 디바이스(MA1 및 MA2)를 통해 로우가 될 것이다. 그 다음에, 2개의 비트 라인 간의 전압 레벨의 차이가 데이터 값을 결정하기 위해 검출되어 사용될 수 있다.
이러한 셀 설계의 필수 요소는, NMOS(n-채널 MOSFET) 풀 다운 트랜지스터(MN1 및 MN2), NMOS 액세스 디바이스(MA1 및 MA2) 및 PMOS(p-채널 MOSFET) 풀 업 디바이스(MP1 및 MP2)의 구동 강도 비율(drive strength ratio)이다. 특히, 액세스 디바이스는 스토리지 엘리먼트의 상태가 쓰기 중에 덮어 쓰이는 것을 보증하기 위해 풀-업 디바이스에 비해 충분히 클 필요가 있지만, 읽기 중에 셀이 과부하 걸리고 불안정해져서 저장된 데이터 값이 유실될 정도까지 클(풀다운 디바이스에 비해) 필요는 없다.
종래의 6-트랜지스터 메모리 셀로부터 구성되는 메모리의 블록이 도 2 및 도 3에 도시되어 있다. 이 블록은 M행 x N열의 셀(10)의 어레이를 포함하고, 워드 라인은 어레이를 가로질러 수평으로 연결되어 있고, 비트 라인은 수직으로 뻗어 있다. 어레이의 배향은 임의적일 수 있지만(예를 들어, 비트 라인이 수평으로 뻗어 있는 상태에서 워드 라인이 어레이를 가로질러 수직으로 연결될 수 있도록, 어레이가 똑같이 배향될 수 있음), 관례상으로는 워드 라인은 메모리 셀의 어레이의 행을 따라 뻗어 있다고 하고, 비트 라인은 메모리 셀의 어레이의 열 아래쪽으로 뻗어 있다고 한다. 어레이의 바닥에는, 메모리에 공급되는 어드레스부터 얻어지는 열 선택 신호의 세트(SEL_1, SEL_2 등)에 따라 열 중 어떤 열이 액세스될 것인지를(읽기 또는 쓰기 중 하나를 위해) 선택하는 멀티플렉서(multiplexer, MUX) 구조가 있다. 이러한 블록은 메모리 입력/출력 데이터 워드의 각각의 비트에 대해 복제될 것이다.
데이터 입력/출력 회로와 비해 메모리 셀의 크기가 비교적 작기 때문에, 다수의 열(보통 4, 8 또는 16개의 열)로부터의 비트 라인을 단일 입력/출력 경로로 다중화하는 것이 일반적이다. 이 배치는, 어레이 내부의 메모리 셀이 액세스되는 경우에(즉, 워드 라인 중 하나가 턴 온되는 경우에) 읽기 또는 쓰기 동작을 위해 일부 메모리 셀만을 대상으로 하더라도, 실제로는 전체 행의 메모리 셀이 선택된다는 것을 의미한다. 따라서, 어레이의 선택된 행을 따라 있는 메모리 셀이 동작 중에 교란되지 않도록, 모든 열에 대한 비트 라인이 적합한 초기 전압에 있도록 보장하는 것이 필수적이다.
이를 달성하기 위한 가장 흔한 선택은, 비트 라인을 양의 공급 레일 전압(positive supply rail voltage, VDD)으로 프리차징하는 것인데, 풀다운(NMOS) 디바이스가 풀-업(PMOS) 디바이스보다 강하기 때문에 비트 라인은 하이 상태가 되는 것에 저항할 수 있지만, 하이 상태의 내부 데이터 스토리지 노드가 액세스 디바이스(즉, MA1 및 MA2)를 통해 로우 상태가 되면 메모리 셀이 교란에 취약해지기 때문이다. 이러한 비트 라인의 프리차징을 달성하기 위해, 모든 비트 라인은 PMOS 디바이스(또는 디바이스들)를 통해 어떻게든 양의 레일 전압(VDD)에 연결될 필요가 있는데, NMOS 트랜지스터가 자체 임계 전압으로 인해 전도 경로가 차단될 때까지 매우 높게 풀 업될 수 있기 때문이다. 프리차징은 보통 모든 비트 라인에 연결되는 프리차지 PMOS 디바이스의 세트를 이용하여 이루어지거나(도 2에서 프리차지 회로에 의해 나타낸 바와 같이), 또는 풀 레일 전압(VDD)이 수단에 의해 구동될 수 있도록 데이터 경로 멀티플렉서 내부의 풀 전송 게이트를 사용하여 이루어진다(도 3에서 멀티플렉서 & 프리차지 회로에 의해 나타낸 바와 같이). 따라서, 도 3에 도시된 멀티플렉서 및 프리차지 회로는, 메모리 셀 어레이까지 하이 및 로우 둘 다를 활발하게 보낼 필요가 있으므로, 풀 전송 게이트(병렬 상태인 NMOS 트랜지스터 및 PMOS 트랜지스터 둘 다)의 쌍을 포함한다. 이와 관련하여, MOS 디바이스를 "패스 트랜지스터"로 사용하는 경우, NMOS 디바이스는 로우 상태가 잘 되고, PMOS 디바이스는 단지 하이 상태가 잘 된다. 신호 레벨이 전도에 도움이 되지 않는 경우, 임계 전압으로 인해 채널이 턴 오프되게 하기 때문이다. 따라서, 스위치를 통해 하이 신호 및 로우 신호 둘 다를 보낼 필요가 있는 경우, 병렬인 NMOS 트랜지스터와 PMOS 트랜지스터 둘 다로 구성되는 전송 게이트가 사용된다.
전력을 절약하기 위한 잘 정립된 접근법은, 각각의 섹션 내의 비트 라인의 길이가 짧아지도록 메모리 어레이를 다수의 섹션/그룹(예컨대, 각각의 섹션 내부의 메모리 셀의 개수가 일반적으로 4 또는 8 등의 2의 거듭제곱임)으로 분할하는 것이다. 이를 계층적 비트 라인 배치라고 하며, 이 배치에서는다중-레벨 구조가 사용되어 메모리 셀의 열의 전체 높이에 뻗어 있고 열 내의 각각의 셀에 연결되는 단일 비트 라인을 대체한다. 효과적으로, 단일 비트 라인은 복수의 "로컬 비트 라인"으로 분할되고, 각각의 비트라인은 열의 일부에 있는 메모리 셀의 그룹에 연결된다. "글로벌 비트 라인"은 열의 높이 방향으로도 뻗어 있고, 스위치를 통해 로컬 비트 라인에 연결된다. 메모리 읽기 및 쓰기 회로는 글로벌 비트 라인에 연결되고, 로컬 비트 라인에는 직접 연결되지 않는다. 메모리가 액세스되는 동안, 열의 적절한 부분에 있는 로컬 비트 라인만이 글로벌 비트 라인에 연결된다(연관된 로컬-대-글로벌 스위치를 통해).
이러한 계층적 비트 라인 배치에서는, 결과적으로 발생하는 비트 라인 커패시턴스가 감소되면, 전력을 감소시키고 메모리의 읽기 속도도 빨라진다. 하지만, 이 배치의 불리한 점은, 메모리 유닛의 복잡성이 증가하면서 메모리 유닛에 의해 소비되는 면적에 영향을 준다는 점이다(흔히 메모리 셀 디자이너의 주요 관심사임). 따라서, 이 접근법의 실현 가능성은 흔히 로컬 비트 라인과 글로벌 비트 라인 사이의 인터페이스 회로의 절약에 의해 제약된다(예컨대, 소비되는 면적 등의 관점에서). 특히, 로컬 및 글로벌 비트 라인 사이의 인터페이스 회로는, 읽기 동작 중에 로컬 비트 라인 전압 스윙에 응답하고 이를 글로벌 비트 라인의 더 큰 용량성 부하(capacitive load) 쪽으로 보내기 위해, 최소한 비트 라인 프리차지 수단 및 데이터 경로 멀티플렉서를 포함하며, 바람직하게는 감지 증폭기의 일부 형태를 포함해야만 한다.
계층적 비트 라인 배치의 구현에 영향을 주는 일 양태는 로컬 비트 라인을 읽도록 구성되는 감지 증폭기의 설계이다. 이미 언급된 바와 같이, 면적이 물론 주요 관심사일 것이지만(회로가 메모리 셀의 섹션/그룹 각각에 대해 복제될 필요가 있으므로), 이는 낮은 입력 오프셋 전압을 가지는 감지 증폭기를 제공할 필요와는 모순되고(예를 들어, 트랜지스터 게이트 영역이 줄어듬에 따라 변동성이 악화되므로), 디바이스 변동성을 피하기 위해 비교적 큰 면적 크기를 가진 트랜지스터가 필요한 딥 서브-마이크로론(deep sub-micron, DSM) 기술에서 점점 더 문제가 되는 요인이다.
상기 관점에서, 전력 소비가 감소될 수 있으면서 여전히 허용 레벨의 성능을 유지하며, 추가적인 면적을 소비하지 않는 향상된 배치를 위한 요구가 여전히 존재하는 것으로 이해하여야 한다.
따라서, 본 발명의 제1 양태에 따라, 메모리 유닛이 제공된다. 상기 메모리 유닛은, 각각의 메모리 셀이 한 쌍의 비트 라인에 의해 데이터 입력/출력회로에 동작 가능하게 연결되는 복수의 메모리 셀, 상기 비트 라인을 차징하기 위한 전압을 제공하도록 구성되는 프리차지 회로, 및 멀티플렉서 회로를 포함한다. 상기 멀티플렉서 회로는, 각각의 비트 라인에 대해, 대응하는 비트 라인 선택 신호에 의해 활성화되는 경우 상기 비트 라인을 상기 데이터 입력/출력회로 및 상기 프리차지 회로에 선택적으로 연결하도록 구성되는 연관 스위치를 포함한다. 상기 스위치는 NMOS 디바이스로 구성된다. 멀티플렉서 컨트롤러는, 상기 대응하는 비트 라인 선택 신호를 이용하여 상기 연관 스위치를 활성화함으로써 각 쌍의 비트 라인을 개별적으로 선택할 수 있도록 구성되고, 상기 데이터 입력/출력회로에 연결되는 상기 비트 라인의 전부가 상기 NMOS 디바이스를 통해 동시에 프리차징되도록, 상기 비트 라인을 프리차징함과 동시에 상기 데이터 입력/출력회로에 연결되는 상기 비트 라인의 쌍의 전부를 선택하도록 구성된다.
상기 멀티플렉서 회로 내부의 각각의 NMOS 디바이스는, 대응하는 비트 라인 선택 신호(141)에 의해 제어되는 스위치 역할을 하도록 구성될 수 있다.
각각의 메모리 셀은, 연관된 비트 라인을 상기 메모리 셀에 연결하는 것을 제어하도록 구성되는 워드라인과 연관되어 있을 수 있다. 각 쌍의 비트 라인은, 상기 메모리 셀과 연관되어 있는 상기 워드라인에 의해 제어되도록 구성되는 각각의 액세스 트랜지스터를 통해 메모리 셀에 연결될 수 있다. 상기 멀티플렉서 회로 내부의 각각의 NMOS 디바이스는, 상기 NMOS 디바이스의 임계 전압이 상기 액세스 트랜지스터 각각의 임계 전압 이하일 수 있도록 구성될 수 있다.
상기 프리차지 회로는, 프리차지 제어 신호(PCL)의 제어에 따라 상기 멀티플렉서 회로에 양의 공급 전압을 연결하도록 구성되는 PMOS 디바이스를 포함할 수 있다.
상기 멀티플렉서 회로는, 각 쌍의 비트 라인 내의 제1 비트 라인을 상기 멀티플렉서 회로의 제1 공통 노드에 연결하고, 각 쌍의 비트 라인 내의 제2 비트 라인을 상기 멀티플렉서 회로의 제2 공통 노드에 연결하도록 구성될 수 있다. 상기 제1 공통 노드 및 상기 제2 공통 노드는, 상기 데이터 입력/출력회로 내부에서 감지 증폭기로의 입력으로서 제공될 수 있다. 상기 감지 증폭기는, 상기 메모리 셀과 연관된 상기 비트 라인의 상태에 따라, 메모리 셀에 저장되는 데이터 값을 결정하도록 구성될 수 있다.
상기 제1 공통 노드 및 상기 제2 공통 노드는 상기 데이터 입력/출력회로 내부에서 기록 드라이버(write driver)에 연결될 수 있다. 상기 기록 드라이버는, 상기 제1 공통 노드 및 상기 제2 공통 노드 중 하나를 접지 쪽으로 구동시키고, 상기 제1 공통 노드 및 상기 제2 공통 노드 중 다른 하나를 프리차지 전압으로 유지시키도록 구성될 수 있다.
상기 제1 공통 노드 및 상기 제2 공통 노드는 상기 프리차지 회로에 연결될 수 있다. 상기 프리차지 회로에는 제1 PMOS 디바이스 및 제2 PMOS 디바이스가 제공될 수 있고, 상기 제1 PMOS 디바이스는 상기 프리차지 제어 신호(PCL)의 제어에 따라 상기 제1 공통 노드를 양의 공급 전압(VDD)에 연결하도록 구성될 수 있으며, 상기 제2 PMOS 디바이스는 상기 프리차지 제어 신호(PCL)의 제어에 따라 상기 제2 공통 노드를 양의 공급 전압(VDD)에 연결하도록 구성될 수 있다.
상기 메모리 유닛은, 각 쌍의 비트 라인에 대해, 비트 라인 평형 신호(bit line equilibration signal, BLE)의 제어에 따라 비트 라인의 쌍 내의 상기 제1 비트 라인을 비트 라인의 쌍 내의 상기 제2 비트 라인에 연결하도록 구성되는 비트 라인 평형 스위치를 더 포함한다. 각각의 비트 라인 평형 스위치는, 상기 비트 라인 평형 신호(BLE)에 의해 제어되는 스위치 역할을 하도록 구성되는 NMOS 디바이스를 포함할 수 있다. 상기 메모리 유닛은, 메모리 액세스 사이에서 상기 비트 라인 평형 신호(BLE)를 활성화하도록 구성될 수 있다.
각각의 메모리 셀은 각각의 제1 및 제2 스토리지 액세스 노드를 가진 한 쌍의 교차-결합 인버터를 포함할 수 있고, 제1 액세스 트랜지스터는 상기 제1 스토리지 노드에 동작 가능하게 연결될 수 있으며, 제2 액세스 트랜지스터는 상기 제2 스토리지 노드에 동작 가능하게 연결될 수 있고, 워드 라인은 상기 제1 액세스 트랜지스터 및 상기 제2 액세스 트랜지스터를 제어하기 위해 상기 제1 액세스 트랜지스터 상의 게이트 및 상기 제2 액세스 트랜지스터 상의 게이트에 연결될 수 있다. 한 쌍의 비트 라인 중 제1 비트 라인은 상기 제1 액세스 트랜지스터를 통해 상기 메모리 셀의 제1 스토리지 노드에 동작 가능하게 연결될 수 있고, 한 쌍의 비트 라인 중 제2 비트 라인은 상기 제2 액세스 트랜지스터를 통해 상기 메모리 셀의 제2 스토리지 노드에 동작 가능하게 연결된다.
상기 복수의 메모리 셀은 상기 메모리 셀이 행 및 열로 배열되는 어레이로 제공될 수 있고, 상기 어레이의 각 열에는 상기 열 내의 메모리 셀에 동작 가능하게 연결되는 한 쌍의 비트 라인이 제공될 수 있다. 상기 멀티플렉서 컨트롤러는, 상기 비트 라인 선택 신호 각각이 상기 어레이의 열 내의 한 쌍의 비트 라인과 연관된 상기 NMOS 디바이스를 활성화하도록 구성될 수 있다. 상기 어레이의 각각의 행에는 상기 메모리 셀과 연관된 상기 비트 라인에 행 내의 상기 메모리 셀 각각을 연결하는 것을 제어하도록 구성되는 워드라인이 제공될 수 있다.
상기 메모리 유닛은 메모리 셀이 복수의 메모리 셀 그룹으로 그룹핑되는 계층적 비트 라인 배치를 가지고 있을 수 있고, 메모리 셀의 각각의 그룹은 한 쌍의 로컬 비트 라인에 의해 로컬 데이터 입력/출력회로에 동작 가능하게 연결될 수 있으며, 상기 로컬 데이터 입력/출력회로는 한 쌍의 글로벌 비트 라인에 의해 글로벌 데이터 입력/출력회로에 동작 가능하게 연결될 수 있다.
상기 복수의 메모리 셀은 메모리 셀 그룹을 형성할 수 있고, 그 다음에 상기 메모리 셀 그룹의 각각의 메모리 셀은 한 쌍의 로컬 비트 라인에 의해 로컬 데이터 입력/출력회로에 동작 가능하게 연결될 수 있다.
상기 멀티플렉서 회로의 각각의 NMOS 디바이스는 메모리 셀 그룹의 로컬 비트 라인과 연관되고, 대응하는 비트 라인 선택 신호에 의해 활성화되는 경우에 상기 로컬 비트 라인을 상기 로컬 데이터 입력/출력회로 및 상기 프리차지 회로에 선택적으로 연결하도록 구성될 수 있다.
상기 멀티플렉서 컨트롤러는, 상기 대응하는 비트 라인 선택 신호를 이용하여 연관된 NMOS 디바이스를 활성화함으로써 각 쌍의 로컬 비트 라인을 개별적으로 선택할 수 있도록 구성될 수 있고, 상기 로컬 데이터 입력/출력회로에 연결되는 상기 로컬 비트 라인의 전부가 상기 NMOS 디바이스를 통해 동시에 프리차징될 수 있도록, 상기 로컬 비트 라인을 프리차징함과 동시에 상기 로컬 데이터 입력/출력회로에 연결되는 상기 비트 라인의 쌍의 전부를 선택하도록 구성될 수 있다.
대안적으로, 또는 추가적으로, 상기 멀티플렉서 컨트롤러는 상기 대응하는 비트 라인 선택 신호를 이용하여 연관된 NMOS 디바이스를 활성화함으로써 각 쌍의 로컬 비트 라인을 개별적으로 선택할 수 있도록 구성될 수 있고, 상기 글로벌 데이터 입력/출력회로에 연결되는 상기 로컬 비트 라인의 전부가 상기 NMOS 디바이스를 통해 동시에 프리차징되도록, 상기 로컬 비트 라인을 프리차징함과 동시에 상기 글로벌 데이터 입력/출력회로에 연결되는 상기 로컬 비트 라인의 쌍의 전부를 선택하도록 구성된다.
이하, 첨부한 도면을 참조하여 예로써 본 발명에 대해 더 상세히 설명할 것이다/
도 1은 종래 기술의 표준 6-트랜지스터 메모리 셀을 도시하고 있다.
도 2는 별도의 멀티플렉싱 회로 및 프리차지 회로를 포함하는 종래의 6-트랜지스터 메모리 셀로부터 구성되는 종래의 메모리의 블록을 도시하고 있다.
도 3은 결합되는 멀티플렉싱 회로 및 프리차지 회로를 포함하는 종래의 6-트랜지스터 메모리 셀로부터 구성되는 메모리의 블록을 도시하고 있다.
도 4는 본 명세서에서 설명되는 개선된 메모리 유닛의 실시예를 도시하고 있다.
도 5a는 도 4에 도시된 바와 같은 메모리 유닛 배치에 대한 읽기 동작의 예를 도시하는 타이밍도이다.
도 5b는 도 5a에 도시된 읽기 동작에 대응하는, 비트 라인 및 멀티플렉스 회로 공통 노드에 대한 파형의 예이다.
도 6a는 도 4에 도시된 바와 같은 메모리 유닛 배치에 대한 쓰기 동작의 예를 도시하는 타이밍도이다.
도 6b는 도 6a에 도시된 쓰기 동작에 대응하는, 비트 라인 및 멀티플렉스 회로 공통 노드에 대한 파형의 예를 도시하고 있다.
도 7은 본 명세서에서 설명되는 개선된 메모리 유닛의 다른 실시예를 도시하고 있다.
도 8은 본 명세서에서 설명되는 개선된 비계층적 메모리 아키텍쳐를 개략적으로 도시하고 있다.
도 9는 본 명세서에서 설명되는 개선된 계층적인 메모리 아키텍쳐를 개략적으로 도시하고 있다.
전술한 바와 같이, 가장 흔히 사용되는 비트 라인 프리차지 방식은 비트 라인 전압을 양의 공급 레일 전압(VDD)까지 구동시키는 것을 수반하고, 대응하는 비트 라인 쌍들 간의 전압차를 최소화하는 목표를 가지고 있다. 하지만, 이러한 방식은 각각의 비트 라인에 연결되는 PMOS 디바이스를 이용해야 하며(도 2의 프리차지 회로 내의 PMOS 디바이스 및 도 3의 전송 게이트 내의 PMOS 디바이스에 의해 도시된 바와 같이), 이로써 메모리 유닛에 의해 소비되는 표면적을 크게 증가시킨다.
게다가, 이런 방식이 전력 소비 또는 메모리 셀 안정성을 위한 최적의 해결수단이 아니라는 것이 제기되었다. 이와 관련하여, 메모리 셀의 워드 라인 제어 액세스 디바이스(MA1 및 MA2)가 셀 내부에서 각각의 스토리지 노드(N1 및 N2)에 결합/연결되어 있으며, 그 중 하나는 하이 상태에 있고 다른 하나는 로우 상태에 있다. 이 셀의 하이 측에서는, 워드 라인이 활성화되는 경우, 비트 라인 전압 대략 VDD-VTn(여기서, VTn은 NMOS 액세스 디바이스의 임계 전압임)을 초과하면, NMOS 액세스 디바이스(즉, MA1 또는 MA2)가 기본적으로 턴-오프되며(이때, VGS가 VTn 이하로 떨어짐에 따라), 따라서 비트 라인 전압을 그 레벨을 이상으로 올리는데 있어서 셀 안정성에 중요한 이득은 없다. 대조적으로, 셀의 로우 측에서는, NMOS 액세스 디바이스가 도전되고 있고, 셀의 내부 NMOS 풀 다운 디바이스(즉, NM1 또는 NM2)는 NMOS 액세스 디바이스가 풀 업되도록 활발하게 시도하고 있다. 결과적으로, 비트 라인 전압이 높을수록 셀의 안정성에 더 많은 어려움이 따른다. 전력의 관점에서는, 셀에 쓰기를 수행하기 위해 로우 비트 라인 상에서 전압을 0V에 이르기까지 구동할 수 있는 것이 중요하며, 따라서 하이 비트 라인 전압이 낮을수록 전력 소비가 낮아진다.
전술한 바와 같이, 읽기 동작을 수행하는 경우, 비트 라인 프리차지 전압이 메모리 셀의 하이 상태의 내부 데이터 스토리지 노드의 교란을 피하기 위해 충분히 높아야 하며, 그렇지 않으면 액세스 디바이스를 통해 로우 상태가 될 수도 있다. 이와 관련하여, 액세스 트랜지스터가 NMOS 디바이스이므로, 비트 라인 전압이 대략 양의 공급 레일 전압(VDD)의 VTn 이내에 있다면(여기서, VTn은 NMOS 디바이스의 임계 전압), 액세스 디바이스 전도가 차단될 것이고 어떠한 부하도 메모리 셀의 노드에 제공되지 않을 것이다. 왜냐하면, 워드 라인 전압(VWL)이 양의 공급 레일 전압(VDD)에 있고 비트 라인 전압이 대략 양의 공급 레일 전압(VDD)의 VTn 이내에 있는 상태에서는, 액세스 디바이스의 VGS가 액세스 디바이스의 임계 전압(VTn) 이하로 떨어질 것이기 때문이다.
이것은 비트 라인을 제어하는 NMOS 디바이스, 상세하게는 읽기 동작 중에 비트 라인을 하이로 프리차징하는 NMOS 디바이스를 사용함으로써만 달성될 수 있는데, 왜냐하면 NMOS 트랜지스터가 자신의 게이트 전압의 VTn(이 경우에는 VDD)까지 풀 업될 수 있기 때문이다. 비트 라인을 제어하기 위해 사용되는 NMOS 디바이스는 그래서 NMOS 액세스 디바이스의 VTn과 유사하거나, 또는 이보다 미세하게 낮은 VTn을 가져야 한다. 특히, NMOS 비트 라인 제어 장치의 VTn이 NMOS 액세스 디바이스의 VTn보다 미세하게 낮으면, 이로 인해 비트 라인의 프리차지 전압이 NMOS 액세스 디바이스를 턴-오프할 정도로 늘 충분히 높을 것임을 보장한다.
종래의 논리에 따르면, 비트 라인 프리차지 전압이 유사한 변동을 나타낼 수 있도록 NMOS 비트 라인 제어 장치가 비트 라인을 VDD 이하로 대략 VTn까지 프리차징하기만 할 것이므로, 이것은 특히 현대의 기술을 고려하더라도 매력적인 해결수단이 아닌데, 왜냐하면 각각의 NMOS 디바이스의 임계 전압이 불가피하게 변동성 효과의 대상이기 때문이다. 정말로 이런 경우이면서, 비트 라인을 프리차징하기 위해 사용되는 정확히 동일한 NMOS 디바이스가 또한 읽기/데이터 감지 동작을 구현하기 위해 사용되는 감지 증폭기로의 공통 게이트/캐스코드 입력단으로서 사용되면, 본 명세서에서는 이것이 반드시 데이터 센싱 동작의 열화를 초래하는 것은 아니라고 인식된다. 특히, 본 명세서에서 비트 라인을 프리차징하기 위해 사용되는 동일한 NMOS 디바이스를 감지 증폭기로의 입력단으로서 사용하는 것은, VTn 변동 효과가 상쇄될 수 있게 하면서 또한 구현하기도 용이한 것으로 인식된다.
도 4는 비트 라인의 NMOS만의 제어를 포함하는 메모리 유닛(100)의 실시예를 도시하고 있다. 메모리 유닛(100)은 어레이의 각각의 행을 따라 연장되어 있는 워드 라인(120)을 가진 6-트랜지스터 메모리 셀(110)의 어레이를 포함하고, 각각의 워드 라인(120)은 행 내의 다수의 메모리 셀(110)에 동작 가능하게 연결되고, 비트 라인(130a, 130b)은 어레이의 각 열을 따라 연장되어 있으며, 각각의 비트 라인(130a, 130b)은 열 내의 다수의 메모리 셀에 동작 가능하게 연결되어 있다. 메모리 유닛(100)은 또한 비트 라인(130a, 130b)에 액세스하는 것을 제어하는 NMOS만의 멀티플렉서 회로(140)를 포함한다.
멀티플렉서 회로(140)는 데이터 입력/출력 회로(즉, 기록 드라이버 및 감지 증폭기)(도시하지 않음)에 각 쌍의 비트 라인(130a, 130b)을 연결하도록 구성된다. 이런 구성을 위해, 멀티플렉서 회로(140)는 어레이 내부에서 비트 라인 중 어떤 비트 라인이 액세스될 것인지를(쓰기 또는 읽기를 위해) 메모리에 공급되는 어드레스로부터 도출되는 비트 라인 선택 신호의 세트(SEL_1, SEL_2 등)(141)를 사용하여 선택하도록 구성된다. 따라서, NMOS만의 멀티플렉서 회로(140)는, 각각의 비트 라인(130a, 130b)에 대해, 대응하는 비트 라인 선택 신호(141)의 제어에 따라 비트 라인(130a, 130b)을 데이터 입력/출력 회로에 연결하는 스위치 역할을 하도록 구성되는 NMOS 비트 라인 제어 장치(142a, 142b)를 포함한다. 특히, 비트 라인 쌍의 상호 보완하는 비트 라인(130a, 130b)(어레이의 열을 따라 연장됨)은 동일한 비트 라인 선택 신호(141)에 의해 제어되는 각각의 NMOS 비트 라인 제어 장치(142a, 142b)에 각각 연결된다(예컨대, BLA_1 및 BLB_1에 연결된 NMOS 비트 라인 제어 장치는 둘 다 SEL_1에 의해 제어되고, 기타 등등).
도 4에 도시된 예에서는, 각 쌍 내의 제1 비트 라인(BLA)(130a)에 연결된 멀티플렉서 회로 내의 NMOS 비트 라인 제어 장치(142a)가 각 쌍 내의 제1 비트 라인(BLA)을 멀티플렉서 회로의 제1 공통 노드(MA)(143a)에 연결하도록 구성되고, 각 쌍 내의 제2 비트 라인(BLB)(130b)에 연결된 멀티플렉서 회로 내의 NMOS 비트 라인 제어 장치(142b)가 각 쌍 내의 제2 비트 라인(BLB)을 멀티플렉서 회로(140)의 제2 공통 노드(MB)(143b)에 연결하도록 구성된다.
멀티플렉서 회로(140)는 멀티플렉서 회로의 NMOS 비트 라인 제어 장치(142a, 142b)를 제어하는 비트 라인 선택 신호(141)를 제공하는 멀티플렉서 컨트롤러(144)를 또한 포함하는데, 이 컨트롤러는 메모리에 공급되는 어드레스에 따라 NMOS 비트 라인 제어 장치(142a, 142b)의 활성화를 구현하는 멀티플렉서 컨트롤러(144)이다.
또한, 비트 라인의 전부가 NMOS 비트 라인 제어 장치(142a, 142b)를 통해 동시에 프리차징될 수 있도록, 멀티플렉서 컨트롤러(144)는 비트 라인(130a, 130b)을 프리차징하는 경우에 때 메모리 유닛 내의 비트 라인의 전부를 동시에 선택할 수 있도록 구성된다(즉, NMOS 비트 라인 제어 장치의 전부를 턴-온함으로써). 따라서, 멀티플렉서 회로(140)는 또한, 비트 라인을 차징하기 위한 양의 공급 전압(VDD)을 제공하도록 구성되는 프리차지 회로(150)에 비트 라인을 연결한다.
도 4에 도시된 예에서는, 프리차지 회로(150)가 프리차지 제어 신호(즉, PCL)(152)의 제어에 따라 멀티플렉서 회로(144)의 제1 공통 노드(MA)(143a) 및 제2 공통 노드(MB)(143b)를 양의 레일(VDD)(160)에 각각 연결하도록 구성되는 2개의 PMOS 장치(151a, 151b)를 포함한다. 따라서, 비트 라인이 프리차징되는 경우(즉, NMOS 비트 라인 제어 장치를 통해 비트 라인 선택 신호(SEL_1, SEL_2 등)의 전부를 활성화함으로써), PMOS 장치(151a, 151b)는 멀티플렉서 회로(140)의 공통 노드(143a, 143b)(즉, MA 및 MB)를 VDD로 프리차징하고 클램프/홀드(clamp/hold)하기 위해 사용될 수 있다.
도 5a는 도 4와 관련하여 전술한 바와 같은 메모리 유닛 배치에 대한 읽기 동작의 예를 도시하는 타이밍도이며, 도 5b는 비트 라인 및 읽기 동작을 위한 멀티플렉스 회로 공통 노드(즉, MA 및 MB)에 대한 대응하는 파형을 도시하고 있다.
읽기 동작을 구현하기 위해, 멀티플렉서 회로(140) 및 모든 열의 비트 라인이 양의 레일에 연결될 수 있도록, 멀티플렉서 컨트롤러(144)는 비트 라인의 전부를 동시에 선택하고(즉, NMOS 비트 라인 제어 장치(142a, 142b)의 전부를 턴 온되게 하기 위해 비트 라인 선택 신호(141)를 이용함으로써), 프리차지 제어 신호(PCL)(152)는 PMOS 장치(151a, 151b)를 턴 온한다(즉, PCL이 로우가 됨). 결과적으로, 멀티플렉스 회로(140) 내의 NMOS 디바이스(142a, 142b)의 변동성을 반영하는 각각의 비트 라인의 프리차지 포텐셜에 있어서 어느 정도의 변동이 있을 것이지만, 멀티플렉서 회로 공통 노드(즉, MA 및 MB)(143a, 143b)는 VDD로 프리차징되며, 비트 라인(130a, 130b)은 NMOS 비트 라인 제어 장치(142a, 142b)를 통해 VDD 이하의 대략 VTn(즉, 대략 VDD-VTn)으로 프리차징된다. 따라서, 도 5b에서는, 초기의 프리차징 후의 비트 라인 및 멀티플렉스 회로 공통 노드에 대한 파형들 간의 갭이 NMOS 비트 라인 제어 장치(142a, 142b)의 VTn과 대략 동일하다.
프리차징이 완료되는 경우, 관심있는 열만이 멀티플렉서 회로(140)에 의해 선택될 수 있도록 타깃 메모리 열을 제외한 모든 메모리 열에 대한 비트 라인 선택 신호(141)가 로우로 구동된다. 이 예에서는, 제1 열 내의 비트 라인에 대한 비트 라인 선택 신호(즉, SEL_1)가 하이로 유지되고 제1 열 내의 비트 라인을 데이터 입력/출력 회로에 연결하는 것이 유지될 수 있도록 읽힐 메모리 셀(110)이 메모리 유닛(100)의 제1 열에 있으며, 다른 비트 라인이 데이터 입력/출력 회로로부터 연결이 해제될 수 있도록 다른 열(즉, SEL_2, SEL_3 등) 내의 다른 비트 라인에 대한 비트 라인 선택 신호는 로우로 구동된다.
그러면, 양의 전압 공급 레일(160)에 멀티플렉서 회로(140)를 연결하는 PMOS 장치(151a, 151b)가 턴 오프되고(즉, 프리차지 제어 신호(PCL)는 하이가 되고), 읽힐 메모리 셀이 그 다음에 연관된 비트 라인에 연결될 수 있도록(즉, 메모리 셀 내부의 액세스 디바이스를 턴-온함으로써) 요구되는 행(이 예에서는 WL_x)에 대한 워드라인이 활성화된다. 읽힐 메모리 셀을 연관된 비트 라인에 연결함으로써, 메모리 셀은 그 저장된 상태(즉, 셀에 저장된 데이터 값)에 따라 2개의 비트 라인 중 하나를 풀 다운시킬 수 있다. 도 5b에 도시된 예에서는, 비트 라인 BLA_1이 메모리 셀의 저전압 측에 의해 로우 상태가 되고, BLB_1는 프리차지 전압으로 유지된다.
PMOS 장치(151a, 151b)가 턴 오프되고 전압이 멀티플렉서 회로(140) 내의 선택된 NMOS 비트 라인 제어 장치(142a, 142b)의 게이트(SEL_1에 의해 제공되는 VDD로 유지됨)와 소스(부착된 비트 라인의 레벨에 있음) 사이에 인가되는 임계 전압(VTn)에 근접함에 따라(즉, NMOS 비트 라인 제어 장치가 읽히는 열에 연결됨), 비트 라인 전압의 작은 강하는 NMOS 비트 라인 제어 장치를 턴 온하기에 충분할 것이다(소스 노드의 전압 강하로 인해 VGS가 VTn 이상으로 증가시킬 것이므로). 따라서, 이로 인해, 로우 상태가 되는 중인 비트 라인에 대해, 비트 라인보다 낮은 커패시턴스를 가질 멀티플렉서 회로(140)의 연관 공통 노드(143a, 143b)(MA 또는 MB)가 비트 라인 전압을 향해 급속히 떨어질 수 있다. 이것은 도 5b에 비트 라인(BLA_1) 및 멀티플렉스 회로의 대응하는 공통 노드(MA) 상의 전압이 빠르게 수렴하는 것으로 도시되어 있다.
NMOS 비트 라인 제어 장치는 감지 동작 중에 공통 게이트/캐스코드 증폭기로서 동작하는 중이다. 이 점에서, 공통 게이트 구성으로 동작하는 경우, NMOS 디바이스의 게이트가 공통이고(즉, 정적으로 유지되고), 입력은 소스 노드에 제공되고 출력은 드레인 노드에 제공된다. 따라서, 멀티플렉서 회로 내의 NMOS 비트 라인 제어 장치가 비트 라인 상의 비교적 작은 변화를 감지 증폭기로의 입력 상의 더 큰 스윙으로 변환하는 이득단의 역할을 효과적으로 수행함으로써, 감지 증폭기 자체에 대한 전압 오프셋 요구를 줄일 수 있으며, 감지 증폭기 변동성을 다루기 위해 여분의 면적을 사용할 필요를 배제할 수 있다.
도 6a는 도 4와 관련하여 전술한 바와 같은 메모리 유닛 배치에 대한 쓰기 동작의 예를 도시하고 있는 타이밍도이며, 도 6b는 비트 라인 및 읽기 동작을 위한 멀티플렉스 회로 공통 노드(즉, MA 및 MB)에 대한 대응하는 파형을 도시하고 있다.
쓰기 동작을 구현하기 위해, 프로세스는 초기에 읽기 동작과 유사하고, 모든 열 내의 멀티플렉서 회로(140) 및 비트 라인(130a, 130b)이 양의 레일(160)에 연결될 수 있도록, 프리차지 제어 신호(PCL)(152)가 PMOS 장치(151a, 151b)(즉, PCL이 로우로 됨)를 턴 온하고 멀티플렉서 컨트롤러(144)가 열의 전부를 동시에 선택하고(즉, NMOS 디바이스(142a, 142b)의 전부를 턴 온하기 위해 비트 라인 선택 신호(141)를 이용함으로써)는 초기의 프리차지 사이클을 필요로 한다. 결과적으로, 멀티플렉서 회로 공통 노드(143a, 143b)(즉, MA 및 MB)는 VDD로 프리차징되고, 비트 라인(130a, 130b)은 NMOS 디바이스(142a, 142b)를 통해 VDD 이하에서 대략 VTn까지 프리차징된다(즉, 대략 VDD-VTn).
프리차징이 완료되는 경우, 타깃 메모리 열을 제외한 모든 메모리 열에 대한 비트 라인 선택 신호(141)가 로우로 구동됨으로써, 관심있는 열 내의 비트 라인만이 멀티플렉서 회로(140)에 의해 선택된다. 이 예에서는, 기입될 메모리 셀이 메모리 유닛(100)의 제1 열 내에 있음으로써, 제1 열 내의 비트 라인에 대한 비트 라인 선택 신호(즉, SEL_1)가 하이로 유지되고 제1 열의 비트 라인을 데이터 입력/출력 회로에 연결하는 것이 유지되며, 다른 열(즉, SEL_2, SEL_3 등) 내의 다른 비트 라인의 비트 라인 선택 신호는 이러한 열들의 비트 라인의 연결이 데이터 입력/출력 회로로부터 해제될 수 있도록 로우로 구동된다.
그러면, 멀티플렉서 회로(140)를 양의 전압 공급 레일(160)에 연결하는 PMOS 장치(151a, 151b)는 턴-오프된다(즉, 프리차지 제어 신호(PCL)(152)가 하이가 됨). 그 다음에, 읽기 동작과는 대조적으로, 쓰기 동작은 멀티플렉서 회로 공통 노드(143a, 143b)(즉, MA 및 MB)를 필요한 상호 보완적 상태(즉, 하나는 하이 및 다른 하나는 로우)로 구동함으로써 진행된다. 도 6b에 도시된 예에서는, 공통 노드(MA)가 로우로 구동되고, 다른 공통 노드(MB)는 프리차지 전압으로 유지된다. 이로 인해 선택된 열 내의 비트 라인 중 하나가 접지쪽으로 구동되고, 선택된 열 내의 다른 비트 라인은 대략 프리차지 전압으로 유지되게 한다. 요구되는 행에 대한 워드 라인(이 예에서는 WL_x)을 활성화함으로써, 기입될 메모리 셀은 그 다음에 연관된 비트 라인에 연결되며(즉, 메모리 셀 내부에서 액세스 디바이스를 턴 온함으로써), 데이터가 타깃 메모리 셀로 기입되게 한다. 그러면, 워드 라인(WL_x)은 셀에 저장된 데이터를 가진 연관된 비트 라인으로부터 메모리 셀의 연결을 해제하기 위해 로우로 구동된다.
NMOS만의 비트 라인 제어를 사용하는 경우 발생하는 한가지 가능한 문제는 비트 라인 전압이 너무 높게 드리프트되면(예컨대, 용량성 전하 주입의 일부 형태로 인해), 프리차지 메커니즘만으로는 비트 라인 전압을 정확한 동작 범위로 풀 다운시킬 수 없을 것이다. 본 명세서에서는, 이 문제를 해결하기 위해, 비트 라인 쌍(130a, 130b)이 메모리 액세스 사이에서(즉, 읽기 및/또는 쓰기 동작 사이에서) 균형잡히게 될 수 있다는 것이 제안된다. 이와 관련하여, 메모리 셀로의 임의의 액세스는 불가피하게 한 쌍의 서로 보완하는 비트 라인 중 하나 또는 다른 하나가 로우로 풀다운되도록 할 것이고(즉, 읽기 동작 중에 메모리 셀에 의해, 또는 쓰기 동작 중에 데이터 입력 회로에 의해), 비트 라인 쌍의 비트 라인들 사이에 추가적인 스위치를 포함하는 것은 각각의 메모리 액세스 이후에 비트 라인들이 함께 연결될 수 있는 수단을 제공한다. 특히, 추가적인 스위치를 턴 온시켜 2개의 비트 라인을 함께 연결시킴으로써, 2개의 비트 라인은 프리차지 전압 레벨 이하에서 동일 전압으로 수렴할 것이며, 따라서 하이 드리프트 문제를 제거한다. 또한, 이 프로세스가 단순히 비트 라인 상에 저장된 전하의 재분배(전원으로부터 끌어오는 것이라기보다는)이기 때문에, 이 프로세스는 평형 스위치를 턴 온시키는 비교적 작은 비용과는 달리 어떠한 여분의 전력도 소비하지 않는다.
도 7은 그래서 도 4의 메모리 유닛(100)의 실시예를 도시하고 있고, 비트 라인 평형 회로(170)도 포함한다. 비트 라인 평형 회로(170)는, 스위치(171)가 활성화되는 경우에 쌍의 서로 보완하는 비트 라인 내의 비트 라인(130a, 130b)을 함께 연결하도록 구성되는 비트 라인 평형 스위치(171)를 각각의 열에 대해 포함한다. 이 예에서는, 메모리 유닛(100)의 각 열이 비트 라인 평형 신호(BLE)(172)의 제어에 따라 한 쌍의 서로 보완하는 비트 라인 내의 비트 라인(130a, 130b)을 함께 연결하도록 구성되는 비트 라인 평형 스위치(171)로서 NMOS 디바이스를 포함한다. 따라서, 메모리 유닛은 메모리 액세스 사이에서 비트 라인 평형 신호(BLE)(172)를 활성화하도록 구성된다.
또한, 상술한 바와 같이, 계층적 메모리 아키텍쳐를 구현하는 실행 가능성을 결정하는 주요 요인은 로컬-대-글로벌 비트 라인 인터페이스 회로를 절약하는 것이다. 따라서, 본 명세서에서 설명되는 비트 라인의 NMOS만의 제어를 사용하는 것(즉, 결합된 멀티플렉서/프리차지 회로를 제공하기 위해), 이득 혜택을 가지면서, 계층적 비트 라인 배치에도 유리한데, 왜냐하면 감지 증폭기의 비교적 경제적인 디자인이 사용될 수 있기 때문이다. 특히, 로컬 비트 라인들 간의 임의의 프리차지 전압 차이를 제거하기 위해 시도한 다음, 로컬 비트 라인 상에서 데이터를 읽기 위해 낮은 오프셋 전압 감지 증폭기를 이용하는 것보다는(종래의 접근법에 따르면, 이는 커다란 면적 오버헤드를 가짐), 본 명세서에서 설명되는 비트 라인의 NMOS만의 제어는 각각의 로컬 비트 라인을 연관된 NMOS 비트 라인 제어 장치의 임계 전압을 반영하는 레벨로 프리차징하지만, 그 다음에 로컬 비트 라인 상에서 전압 스윙을 감지하는 경우에는 정확히 동일한 NMOS 디바이스를 효과적으로 사용하며, 따라서 내재되어 있는 임계 전압 변동을 보상한다. 따라서, 로컬 비트 라인의 이러한 NMOS만의 제어는, 면적의 절약이 시급한 관심사인 계층적 비트 라인 상황에서의 적용을 위해 매력적이다.
계층적인 메모리 아키텍쳐 내의 로컬 비트 라인의 NMOS만의 제어의 적용을 설명하기 위해, 도 8은 도 4의 비계층적 메모리 유닛(100)을 개략적으로 도시하고 있으며, 도 9는 계층적인 아키텍쳐를 가진 메모리 유닛(100)의 실시예를 개략적으로 도시하고 있다. 도 8에서는, 비계층적 메모리 유닛(100)의 메모리 셀이 열로 배열되고, 각각의 열은 열의 전체 높이로 뻗어 있고 각각의 셀에 연결되는 단일 쌍의 서로 보완하는 비트 라인(130a, 130b)을 가진다. 대조적으로, 도 9에 도시된 계층적 메모리 아키텍쳐에서는, 각각의 열 내의 비트 라인이 복수의 로컬 비트 라인(130a, 130b)으로 효과적으로 분할되고, 각각의 로컬 비트 라인(130a, 130b)은 열(190)의 별도의 세그먼트/부분에서 메모리 셀의 그룹/블록에 연결되어 있다. 글로벌 비트 라인(191a, 191b)은 그 다음에 열의 높이 방향으로 뻗어 있고, 일부 로컬-대-글로벌 비트 라인 인터페이스 회로를 통해 로컬 비트 라인에 연결되어 있다. 글로벌 메모리 읽기 및 쓰기 회로는 그 다음에 글로벌 비트 라인(191a, 191b)에 연결되고, 로컬 비트 라인(130a, 130b)에는 직접 연결되지 않는다.
도 9에 도시된 계층적 메모리 아키텍쳐에서는, 로컬-대-글로벌 비트 라인 인터페이스 회로가, 로컬 비트 라인 프리차지 회로(150), 로컬 기록 드라이버(192), 및 읽기 동작 중에 로컬 비트 라인 전압 스윙에 응답하고 이를 글로벌 비트 라인의 더 큰 정전용량 부하 쪽으로 드라이브하도록 구성되는 로컬 감지 증폭기(193)를 포함한다. 로컬-대-글로벌 비트 라인 인터페이스 회로는 로컬 비트 라인(130a, 130b)으로의 액세스를 제어하는 NMOS만의 멀티플렉서 회로(140)도 포함한다. 비계층적 메모리 아키텍쳐와 관련하여 전술한 동일한 방식에서는, 멀티플렉서 회로(140)가, 로컬 비트 라인(130a, 130b)을 로컬 데이터 입력/출력 회로에 연결하는 NMOS 비트 라인 제어 장치(142a, 142b)를 활성화하기 위해 비트 라인 선택 신호(141)를 사용함으로써, 각각의 쌍의 로컬 비트 라인(130a, 130b)을 로컬 데이터 입력/출력 회로(즉, 로컬 기록 드라이버(192) 및 로컬 감지 증폭기(193))에 연결하는 것을 제어하도록 구성된다.
전술한 바와 같이, NMOS만의 멀티플렉서 회로(140)는 로컬 비트 라인(130a, 130b)에 연결된 NMOS 비트 라인 제어 장치(142a, 142b)를 제어하는 비트 라인 선택 신호(141)를 제공하는 멀티플렉서 컨트롤러(144)를 포함하고, 이 컨트롤러는 메모리에 공급되는 어드레스에 따라 NMOS 비트 라인 제어 장치(142a, 142b)의 활성화를 구현하는 멀티플렉서 컨트롤러(144)이다. 또한, 멀티플렉서 컨트롤러(144)는, 로컬 비트 라인(130a, 130b)를 프리차징하는 경우, 로컬 비트 라인의 전부가 NMOS 비트 라인 제어 장치(142a, 142b)를 통해 동시에 프리차징될 수 있도록 메모리 유닛 내의 로컬 비트 라인의 전부를 동시에 선택할 수 있도록 구성된다(즉, NMOS 비트 라인 제어 장치의 전부를 턴 온함으로써). 따라서, 멀티플렉서 회로(140)는 비트 라인을 차징하기 위한 양의 공급 전압(VDD) 제공하도록 구성되는 프리차지 회로(150)에 로컬 비트 라인을 또한 연결한다.
또는, 멀티플렉서 컨트롤러(144)는, 로컬 비트 라인(130a, 130b)를 프리차징하는 경우, 그룹/블록 내의 로컬 비트 라인의 전부가 NMOS 비트 라인 제어 장치(142a, 142b)를 통해 동시에 프리차징될 수 있도록, 특정 메모리 셀의 그룹/블록 내의 로컬 비트 라인의 전부를 동시에 선택할 수 있도록 구성될 수 있다(즉, 대응하는 로컬 데이터 입력/출력회로와 연관된 NMOS 비트 라인 제어 장치의 전부를 턴 온함으로써). 따라서, 멀티플렉서 회로(140)는 로컬 비트 라인을 차징하기 위한 양의 공급 전압(VDD)을 제공하도록 구성되는 로컬 프리차지 회로(150)에 메모리 셀의 그룹/블록의 로컬 비트 라인을 또한 연결한다.
도 9에 도시된 것과 같은 계층적인 메모리 아키텍쳐에서는, 메모리 내의 로컬 비트 라인의 전부를 동시에 프리차징하는 것이 이론적으로 더 빠른 동작을 제공하지만(타깃 어드레스가 알려지기 전에 프리차지가 일어날 수 있으므로), 메모리의 타깃 그룹/블록 내의 로컬 비트 라인만을 프리차징하는 것이 보다 전력 효율적이다. 이와 관련하여, 멀티플렉서 컨트롤러(144)는 양쪽의 동작 모드를 제공하도록 구성될 수 있으며, 각각의 모드는 입력 핀을 이용하여 선택 가능하다.
전술한 개별 항목은 그 자체로 또는 도면에 도시되거나 설명에 기술된 다른 항목과 함께 사용될 수 있고, 서로 동일한 경로 또는 서로 동일한 도면에서 언급된 항목들이 서로 조합하여 사용될 필요는 없다. 또한, 용어 "수단"은 바람직할 수도 있는 액추에이터 또는 시스템 또는 디바이스로 대체될 수 있다. 또한, "포함하는" 또는 "구성된"에 대한 임의의 언급은 어떤 식으로든 제한하려는 것이 아니며, 독자는 그에 따라 설명 및 청구 범위를 해석해야 한다. 또한, 본 발명은 전술한 바람직한 실시예와 관련하여 설명되었지만, 이들 실시예는 단지 예시적이라는 것을 이해해야 한다.
당업자는 첨부된 청구 범위에 속하는 것으로 간주되는 개시된 것을 고려하여 변형하거나 대체할 수 있을 것이다. 예를 들어, 당업자는 전술한 본 발명이 다른 유형의 메모리에 동등하게 적용될 수 있다는 것을 이해할 것이다. 또한, 도 9의 계층적인 메모리 아키텍쳐가 메모리 내의 로컬 비트 라인의 전부에 대해 멀티플렉싱을 제어하는 단일 멀티플렉스 컨트롤러를 가진 것으로 도시되어 있지만, 각각의 메모리의 그룹/블록에 대해 개별 멀티플렉스 컨트롤러를 제공하는 것도 동일하게 가능하다. 이와 관련하여, 서로 다른 메모리 블록의 NMOS 비트 라인 제어 장치를 제어하기 위해 별도의 신호가 필요함에 따라 개별 멀티플렉스 컨트롤러가 사용될 수도 있으며, 이들은 탑-레벨 제어 신호와 입력 어드레스(타깃 블록을 식별할 것임)의 조합으로부터 논리적으로 도출될 것이다.

Claims (26)

  1. 메모리 유닛(100)으로서,
    복수의 메모리 셀(110) - 상기 복수의 메모리 셀의 각각의 메모리 셀은 한 쌍의 비트 라인(130a, 130b)에 의해 데이터 입력/출력회로에 동작 가능하게 연결됨 -;
    상기 비트 라인(130a, 130b)을 차징하기 위한 전압을 제공하도록 구성되는 프리차지 회로(150); 및
    멀티플렉서 회로(140)
    를 포함하고,
    상기 멀티플렉서 회로(140)는,
    각각의 비트 라인(130a, 130b)에 대해, 대응하는 비트 라인 선택 신호(141)에 의해 활성화되는 경우 상기 비트 라인(130a, 130b)을 상기 데이터 입력/출력회로 및 상기 프리차지 회로(150)에 선택적으로 연결하도록 구성되고, NMOS 디바이스(142a, 142b)로 구성되는 연관 스위치; 및
    상기 대응하는 비트 라인 선택 신호(141)를 이용하여 상기 연관 스위치의 NMOS 디바이스(142a, 142b)를 활성화함으로써 각 쌍의 비트 라인(130a, 130b)을 개별적으로 선택할 수 있도록 구성되고, 상기 데이터 입력/출력회로에 연결되는 상기 비트 라인(130a, 130b)의 전부가 상기 NMOS 디바이스(142a, 142b)를 통해 동시에 프리차징되도록, 상기 비트 라인(130a, 130b)을 프리차징함과 동시에 상기 데이터 입력/출력회로에 연결되는 상기 비트 라인의 쌍의 전부를 선택하도록 구성되는 멀티플렉서 컨트롤러(144)
    를 포함하는 메모리 유닛(100).
  2. 제1항에 있어서,
    상기 멀티플렉서 회로(140) 내부의 각각의 NMOS 디바이스(142a, 142b)는, 대응하는 비트 라인 선택 신호(141)에 의해 제어되는 스위치 역할을 하도록 구성되는, 메모리 유닛(100).
  3. 제1항 또는 제2항에 있어서,
    각각의 메모리 셀(110)은, 연관된 비트 라인(130a, 130b)을 상기 메모리 셀에 연결하는 것을 제어하도록 구성되는 워드라인(120)과 연관되어 있는, 메모리 유닛(100).
  4. 제3항에 있어서,
    각 쌍의 비트 라인(130a, 130b)은, 상기 메모리 셀과 연관되어 있는 상기 워드라인(120)에 의해 제어되도록 구성되는 각각의 액세스 트랜지스터(16a, 16b)를 통해 메모리 셀(110)에 연결되는, 메모리 유닛(100).
  5. 제4항에 있어서,
    상기 멀티플렉서 회로(140) 내부의 각각의 NMOS 디바이스(142a, 142b)는, 상기 NMOS 디바이스(142a, 142b)의 임계 전압이 상기 액세스 트랜지스터(16a, 16b) 각각의 임계 전압 이하일 수 있도록 구성되는, 메모리 유닛(100).
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 프리차지 회로(150)는, 프리차지 제어 신호(PCL)(152)의 제어에 따라 상기 멀티플렉서 회로(140)에 양의 공급 전압(VDD)을 연결하도록 구성되는 PMOS 디바이스(151a, 151b)를 포함하는, 메모리 유닛(100).
  7. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 멀티플렉서 회로(140)는, 각 쌍의 비트 라인 내의 제1 비트 라인(130a)을 상기 멀티플렉서 회로(140)의 제1 공통 노드(143a)에 연결하고, 각 쌍의 비트 라인 내의 제2 비트 라인(130b)을 상기 멀티플렉서 회로(140)의 제2 공통 노드(143b)에 연결하도록 구성되는, 메모리 유닛(100).
  8. 제7항에 있어서,
    상기 제1 공통 노드(143a) 및 상기 제2 공통 노드(142b)는, 상기 데이터 입력/출력회로 내부에서 감지 증폭기로의 입력으로서 제공되는, 메모리 유닛(100).
  9. 제8항에 있어서,
    상기 감지 증폭기는, 상기 메모리 셀과 연관된 상기 비트 라인의 상태에 따라, 메모리 셀에 저장되는 데이터 값을 결정하도록 구성되는, 메모리 유닛(100).
  10. 제7항 내지 제9항 중 어느 한 항에 있어서,
    상기 제1 공통 노드(143a) 및 상기 제2 공통 노드(143b)는 상기 데이터 입력/출력회로 내부에서 기록 드라이버(write driver)에 연결되는, 메모리 유닛(100).
  11. 제10항에 있어서,
    상기 기록 드라이버는, 상기 제1 공통 노드(143a) 및 상기 제2 공통 노드(143b) 중 하나를 접지 쪽으로 구동시키고, 상기 제1 공통 노드(143a) 및 상기 제2 공통 노드(143b) 중 다른 하나를 프리차지 전압으로 유지시키도록 구성되는, 메모리 유닛(100).
  12. 제7항 내지 제11항 중 어느 한 항에 있어서,
    상기 제1 공통 노드(143a) 및 상기 제2 공통 노드(143b)는 상기 프리차지 회로(150)에 연결되는, 메모리 유닛(100).
  13. 제12항에 있어서,
    상기 프리차지 회로(150)에는 제1 PMOS 디바이스(151a) 및 제2 PMOS 디바이스(151b)가 제공되고, 상기 제1 PMOS 디바이스(151a)는 상기 프리차지 제어 신호(PCL)(152)의 제어에 따라 상기 제1 공통 노드(143a)를 양의 공급 전압(VDD)(160)에 연결하도록 구성되며, 상기 제2 PMOS 디바이스(151b)는 상기 프리차지 제어 신호(PCL)(152)의 제어에 따라 상기 제2 공통 노드(143b)를 양의 공급 전압(VDD)(160)에 연결하도록 구성되는, 메모리 유닛(100).
  14. 제1항 내지 제13항 중 어느 한 항에 있어서,
    각 쌍의 비트 라인(130a, 130b)에 대해, 비트 라인 평형 신호(bit line equilibration signal, BLE)(172)의 제어에 따라 비트 라인의 쌍 내의 상기 제1 비트 라인(130a)을 비트 라인의 쌍 내의 상기 제2 비트 라인(130b)에 연결하도록 구성되는 비트 라인 평형 스위치(171)를 더 포함하는, 메모리 유닛(100).
  15. 제14항에 있어서,
    각각의 비트 라인 평형 스위치(171)는, 상기 비트 라인 평형 신호(BLE)(172)에 의해 제어되는 스위치 역할을 하도록 구성되는 NMOS 디바이스를 포함하는, 메모리 유닛(100).
  16. 제14항 또는 제15항에 있어서,
    상기 메모리 유닛(100)은, 메모리 액세스 사이에서 상기 비트 라인 평형 신호(BLE)(172)를 활성화하도록 구성되는, 메모리 유닛(100).
  17. 제1항 내지 제16항 중 어느 한 항에 있어서,
    각각의 메모리 셀(110)은 각각의 제1 및 제2 스토리지 액세스 노드(13, 14)를 가진 한 쌍의 교차-결합 인버터(11a, 11b, 12a, 12b)를 포함하고, 제1 액세스 트랜지스터(16a)는 상기 제1 스토리지 노드(13)에 동작 가능하게 연결되며, 제2 액세스 트랜지스터(16b)는 상기 제2 스토리지 노드(14)에 동작 가능하게 연결되고, 워드 라인은 상기 제1 액세스 트랜지스터(16a) 및 상기 제2 액세스 트랜지스터(16b)를 제어하기 위해 상기 제1 액세스 트랜지스터(16a) 상의 게이트 및 상기 제2 액세스 트랜지스터(16b) 상의 게이트에 연결되는, 메모리 유닛(100).
  18. 제17항에 있어서,
    한 쌍의 비트 라인 중 제1 비트 라인(130a)은 상기 제1 액세스 트랜지스터(16a)를 통해 상기 메모리 셀(110)의 제1 스토리지 노드(13)에 동작 가능하게 연결되고, 한 쌍의 비트 라인 중 제2 비트 라인(130b)은 상기 제2 액세스 트랜지스터(16b)를 통해 상기 메모리 셀(110)의 제2 스토리지 노드(14)에 동작 가능하게 연결되는, 메모리 유닛(100).
  19. 제1항 내지 제16항 중 어느 한 항에 있어서,
    상기 복수의 메모리 셀은 상기 메모리 셀이 행 및 열로 배열되는 어레이로 제공되고, 상기 어레이의 각 열에는 상기 열 내의 메모리 셀에 동작 가능하게 연결되는 한 쌍의 비트 라인(130a, 130b)이 제공되는, 메모리 유닛(100).
  20. 제19항에 있어서,
    상기 멀티플렉서 컨트롤러(144)는, 상기 비트 라인 선택 신호(141) 각각이 상기 어레이의 열 내의 한 쌍의 비트 라인(130a, 130b)과 연관된 상기 NMOS 디바이스(142a, 142b)를 활성화하도록 구성되는, 메모리 유닛(100).
  21. 제19항 또는 제20항에 있어서,
    상기 어레이의 각각의 행에는 상기 메모리 셀과 연관된 상기 비트 라인(130a, 130b)에 행 내의 상기 메모리 셀(110) 각각을 연결하는 것을 제어하도록 구성되는 워드라인(120)이 제공되는, 메모리 유닛(100).
  22. 제1항 내지 제18항 중 어느 한 항에 있어서,
    상기 메모리 유닛(100)은 메모리 셀이 복수의 메모리 셀 그룹(190)으로 그룹핑되는 계층적 비트 라인 배치를 가지고 있고, 메모리 셀의 각각의 그룹은 한 쌍의 로컬 비트 라인(130a, 130b)에 의해 로컬 데이터 입력/출력회로(192, 193)에 동작 가능하게 연결되며, 상기 로컬 데이터 입력/출력회로(192, 193)는 한 쌍의 글로벌 비트 라인(191a, 191b)에 의해 글로벌 데이터 입력/출력회로(194, 195)에 동작 가능하게 연결되는, 메모리 유닛(100).
  23. 제22항에 있어서,
    상기 복수의 메모리 셀(110)은 메모리 셀 그룹(190)을 형성하고, 상기 메모리 셀 그룹(190)의 각각의 메모리 셀은 한 쌍의 로컬 비트 라인(130a, 130b)에 의해 로컬 데이터 입력/출력회로(192, 193)에 동작 가능하게 연결되는, 메모리 유닛(100).
  24. 제23항에 있어서,
    상기 멀티플렉서 회로(140)의 각각의 NMOS 디바이스(142a, 142b)는 메모리 셀 그룹(190)의 로컬 비트 라인(130a, 130b)과 연관되고, 대응하는 비트 라인 선택 신호(141)에 의해 활성화되는 경우에 상기 로컬 비트 라인(130a, 130b)을 상기 로컬 데이터 입력/출력회로 및 상기 프리차지 회로(150)에 선택적으로 연결하도록 구성되는, 메모리 유닛(100).
  25. 제24항에 있어서,
    상기 멀티플렉서 컨트롤러(144)는, 상기 대응하는 비트 라인 선택 신호(141)를 이용하여 연관된 NMOS 디바이스(142a, 142b)를 활성화함으로써 각 쌍의 로컬 비트 라인(130a, 130b)을 개별적으로 선택할 수 있도록 구성되고, 상기 로컬 데이터 입력/출력회로에 연결되는 상기 로컬 비트 라인(130a, 130b)의 전부가 상기 NMOS 디바이스(142a, 142b)를 통해 동시에 프리차징되도록, 상기 로컬 비트 라인(130a, 130b)을 프리차징함과 동시에 상기 로컬 데이터 입력/출력회로에 연결되는 상기 비트 라인의 쌍의 전부를 선택하도록 구성되는, 메모리 유닛(100).
  26. 제24항에 있어서,
    상기 멀티플렉서 컨트롤러(144)는, 상기 대응하는 비트 라인 선택 신호(141)를 이용하여 연관된 NMOS 디바이스(142a, 142b)를 활성화함으로써 각 쌍의 로컬 비트 라인(130a, 130b)을 개별적으로 선택할 수 있도록 구성되고, 상기 글로벌 데이터 입력/출력회로에 연결되는 상기 로컬 비트 라인(130a, 130b)의 전부가 상기 NMOS 디바이스(142a, 142b)를 통해 동시에 프리차징되도록, 상기 로컬 비트 라인(130a, 130b)을 프리차징함과 동시에 상기 글로벌 데이터 입력/출력회로(194, 195)에 연결되는 상기 로컬 비트 라인의 쌍의 전부를 선택하도록 구성되는, 메모리 유닛(100).
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