KR102089352B1 - 복수의 반도체 메모리에서의 액세스 신호의 전압레벨을 제어하여 액세스 방해를 감소하는 장치 및 방법 - Google Patents

복수의 반도체 메모리에서의 액세스 신호의 전압레벨을 제어하여 액세스 방해를 감소하는 장치 및 방법 Download PDF

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Abstract

데이터를 저장하는 반도체 메모리 기억장치. 액세스 제어신호에 응답하여 데이터 액세스 포트에의 액세스나 상기 포트와의 분리를 기억 셀에 제공하도록 구성된 액세스 제어소자를 각각 구비하는 상기 데이터를 저장하기 위한 복수의 기억 셀과, 복수의 액세스 제어선 중 하나를 따라 상기 액세스 제어신호를 송신하여 상기 복수의 액세스 제어선 중 상기 하나에 접속된 복수의 상기 액세스 제어소자를 제어하도록 구성된 액세스 제어회로를 갖는 반도체 메모리 기억장치. 상기 액세스 제어회로는, 상기 액세스 제어선에 전압을 공급하기 위한 전압공급선; 적어도 하나의 커패시터; 상기 적어도 하나의 커패시터와 상기 전압공급선을 접속하기 위한 전압제어 전환회로; 및 선택된 액세스 제어선과 상기 전압공급선을 접속하기 위한 액세스 제어선 전환회로를 구비한다. 상기 액세스 제어회로는, 데이터 액세스 요구신호에 응답하여 대응한 선택된 액세스 제어선에 접속된 선택된 기억 셀을 액세스하여: 상기 전압제어 전환회로를 제어하여 상기 적어도 하나의 커패시터와 상기 전압공급선을 접속하여서 상기 적어도 하나의 커패시터를 상기 전압공급선에 의해 충전하고 상기 전압공급선의 전압레벨을 감소시키며; 상기 액세스 제어선 전환회로를 제어하여 상기 선택된 액세스 제어선을 상기 전압레벨이 감소된 상기 전압공급선에 접속하도록 구성된다.

Description

복수의 반도체 메모리에서의 액세스 신호의 전압레벨을 제어하여 액세스 방해를 감소하는 장치 및 방법{CONTROLLING A VOLTAGE LEVEL OF AN ACCESS SIGNAL TO REDUCE ACCESS DISTURBS IN SEMICONDUCTOR MEMORIES}
본 발명의 분야는, 데이터 저장 분야에 관한 것으로, 특히 복수의 반도체 메모리에서의 데이터 저장 및 액세스에 관한 것이다.
장치의 크기와 그 전력소비를 감소시키는 요구가 계속 늘어남에 따라, 점점 SRAM 등의 로버스트(robust) 복수의 반도체 메모리를 설계하려는 의욕을 돋구고 있다. SRAM에서의 각 기억 셀(storage cell)는, 데이터 값을 유지하기 위한 피드백 루프를 포함한다. 그 피드백 루프를 기록하고 새로운 값을 기억하려면, 입력 데이터 값은, 필요한 경우 상기 피드백 루프에 의해 저장된 상태를 전환 가능할 만큼 충분히 높은 전압레벨을 가져야 하고, 그 피드백 루프로부터 상기 피드백 루프의 임의의 부분에 저장된 값들 방해하지 않고 판독해야 한다.
상기 복수의 메모리 액세스 장치에서의 기억 셀을 액세스하는 것이 워드선을 충전하여서 어떤 행에서 턴온될 때, 데이터 선 또는 비트선은 상기 기억 셀에 접속된다. 이들 비트선은, 사전충전 상태동안 사전충전되어 있고, 상기 액세스 장치가 턴온되니까, 상기 기억 셀에 저장된 값이 상기 비트선에 전송되거나 상기 기억 셀에 기록되는 값이 상기 비트선에 전송되고 나서, 액세스 트랜지스터를 거쳐 상기 기억 셀에 전송된다. 기록에 있어서, 상기 데이터 값은, 비트선 중 나머지를 구동하면서 하나의 비트선을 제로로 감쇠시킴으로써 상기 기억 셀의 기록될 비트선에 놓이고, 상기 액세스 트랜지스터는 턴온되고, 상기 피드백 루프는 상기 비트선에 접속되고, 그 비트선의 데이터 값은 상기 피드백 루프에 저장된다. 어떤 셀로부터 판독할 때 비트선 모두가 사전충전되고, 0을 저장하는 상기 셀측은, 접속될 때 비트선을 풀다운(pull down)하고 이 전압레벨의 변화를 검출하여 그 피드백 루프의 어느 측에 0이 저장되었는가를 판단할 수 있다. 그렇지만, 상기 사전충전된 비트선과 상기 피드백 루프의 0 노드와의 사이의 전압 레벨차에 의해 1을 향해 풀 업(up)되는 0을 기억하는 노드가 되어, 비트 셀이 불안정해지고 비트셀이 플리핑(flipping) 값이 된다. 이것은, 판독 방해라고 부르고, 동일한 워드선상에서 일 셀에 대한 판독시 또는 또 다른 셀에 대한 기록시 셀에 일어날 수 있다. 이것은, 비록 어떤 행에서 상기 셀들의 서브세트(일반적으로 하나)만 액세스될지라도 상기 행에서 액세스 장치 모두를 턴온하는 워드선의 결과이다.
워드선 드라이버의 전력노드의 용량이 높은 장치에 있어서는, 그것이 상기 드라이버에 접속될 때 워드선에 전송된 전압을 제어하는 것이 어렵다. 이에 따라 워드선 전압이 빠르게 상승하게 되어 액세스 장치가 빠르게 턴온될 수 있다. 이에 따라, 사전충전된 비트선이 그 전압레벨이 감쇠하기전에 반선택(half-selected) 기억 셀에 접속하게 되어 상당히 그 셀을 좀 더 방해할 것 같다.
다수의 행과 상대적으로 적은 열을 갖는 복수의 메모리는, 특히 워드선 드라이버의 전력노드의 용량이 증가되고 상기 워드선이 보다 적어짐에 따라 상기 문제에 민감하므로, 전압은 보다 빨리 상승할 수 있다. 또한, 메모리가 소형화됨에 따라 프로세스 변동이 증가하므로, 액세스를 방해한다.
반도체 메모리의 액세스 방해를 감소할 수 있는 것이 바람직할 것이다.
제 1 국면의 데이터를 저장하는 반도체 메모리 기억장치는, 액세스 제어신호에 응답하여 데이터 액세스 포트에의 액세스나 상기 포트와의 분리를 기억 셀에 제공하도록 구성된 액세스 제어소자를 각각 구비하는 상기 데이터를 저장하기 위한 복수의 기억 셀; 복수의 액세스 제어선 중 하나를 따라 상기 액세스 제어신호를 송신하여 상기 복수의 액세스 제어선 중 상기 하나에 접속된 복수의 상기 액세스 제어소자를 제어하도록 구성된 액세스 제어회로를 구비하고; 상기 액세스 제어회로는, 상기 액세스 제어선에 전압을 공급하기 위한 전압공급선; 적어도 하나의 커패시터; 상기 적어도 하나의 커패시터와 상기 전압공급선을 접속하기 위한 전압제어 전환회로; 및 선택된 액세스 제어선과 상기 전압공급선을 접속하기 위한 액세스 제어선 전환회로를 구비하며; 상기 액세스 제어회로는, 데이터 액세스 요구신호에 응답하여 대응한 선택된 액세스 제어선에 접속된 선택된 기억 셀을 액세스하여: 상기 전압제어 전환회로를 제어하여 상기 적어도 하나의 커패시터와 상기 전압공급선을 접속하여서 상기 적어도 하나의 커패시터를 상기 전압공급선에 의해 충전하고 상기 전압공급선의 전압레벨을 감소시키며; 또 상기 액세스 제어선 전환회로를 제어하여 상기 선택된 액세스 제어선을 상기 전압레벨이 감소된 상기 전압공급선에 접속하도록 구성된다.
여기서 기재한 기술에 의해 안 것은, 상기 워드선을 구동하는 전압공급선의 용량이 높은 경우, 그 워드선 펄스의 전압레벨을 제어하는 것이 곤란하고, 특히 이것에 의해 자유로운 방식으로 매우 빠르게 하이(high)값으로 상승하기도 하고, 이때의 상기 전압공급선은 특히 상기 워드선이 짧고 그것에 접속된 기억 셀이 거의 없는 상기 워드선에 접속된다는 것이다. 이 문제는, 커패시터를 전압공급선에 접속하여, 상기 전하의 일부를 상기 커패시터에 제거한 후 상기 전압공급선과 상기 워드선을 접속해서 상기 전압공급선의 전압레벨을 감소시킴으로써 해결된다. 이렇게 감소된 전압레벨은, 초기에 상기 워드선에 공급된 전하를 저감시키고, 그 워드선의 전압이 그 초기의 단계동안 상승하는 속도와 레벨을 저감시킨다. 다음에, 이것은, 상기 기억 셀의 액세스 제어소자가 턴온할 때의 순간을 지연함으로써 액세스 방해를 감소시킨다. 그러나, 전력비용이 상기 커패시터의 충전에 관련된 그것과 관계되어 있다.
주목해야 하는 것은, 상기 커패시터가 적절한 값의 용량을 갖는 어떠한 소자이어도 된다는 것이다. 상기 적절한 값은 상기 메모리와 상기 전압공급선의 용량에 좌우된다. 상기 커패시터의 용량이 보다 낮을 필요는 있지만, 전압공급선의 용량과 같은 순서를 가져서, 그 용량은 상기 메모리의 특성과 원하는 성능에 따라 5% 내지 35%만큼 전압을 감소시킨다.
본 발명의 일 실시예에 의하면, 상기 액세스 제어회로는 상기 전압공급선과 저전압원을 접속하기 위한 풀다운 전환회로를 더 구비하고, 상기 액세스 제어회로는, 상기 풀다운 전환회로를 제어하여, 상기 전압제어 전환회로를 제어해서 상기 적어도 하나의 커패시터와 상기 전압공급선을 접속함과 거의 동시에 상기 전압공급선과 상기 저전압원간을 접속하도록 구성된다.
커패시터를 상기 전압공급선에 접속하는 것이 상기 전압을 필요한 값으로 감소시키기에 충분하긴 하지만, 일부의 실시예에서는 이렇게 얻어진 전압의 감소가 필요시에 상기 전압공급선의 전압을 적절한 값으로 감소시킬만큼 충분하지도 빠르지도 않다. 이러한 경우에, 풀다운 전환회로, 일부의 경우에 풀다운 트랜지스터는, 상기 전압공급선과 저전압원 사이에 설치되고, 전하를 상기 전압공급선에 남기고 빠르게 상기 전압을 강하시킬 수 있는 전류경로를 제공한다.
일부의 실시예에서, 상기 전압제어 전환회로와 상기 풀다운 전환회로는 서로 직렬로 배치된 반대 형태의 트랜지스터이고, 상기 전압제어 트랜지스터는 상기 풀다운 트랜지스터에 의해 온(on)으로 전환할 때 전환되고, 상기 액세스 제어회로는 지연회로를 더 구비하고, 상기 전압제어 트랜지스터를 온으로 하는 상기 제어신호는, 상기 지연회로를 거쳐 상기 풀다운 트랜지스터에 송신되고 상기 풀다운 트랜지스터에 의해 상기 지연회로에서 결정된 지연 후 오프(off)로 전환한다.
상기 풀다운 전환회로는, 짧게 제어된 길이의 시간동안 접속해야만 하고, 그렇지 않으면 전압공급선의 전압레벨은 극단적으로 강하할 것이다. 상기 전압공급선에 남는 전하의 양을 정확하게 제어하기 위해서는, 상기 풀다운 트랜지스터는, 지연회로에서 결정된 적은 양의 시간동안 상기 풀다운 트랜지스터가 온되어 약간의 전하가 상기 저전압원에 흐르도록 상기 커패시터와 함께 사용될 수 있다. 보다 긴 길이의 시간동안 상기 커패시터는 상기 전압공급선에 접속되고, 상기 전압공급선의 전하가 상기 커패시터를 충전한다. 이렇게 상기 길이의 지연시간과 상기 커패시터(들)의 크기를 제어함으로써, 상기 전압공급선에 남은 전하량은, 전압감소가, 액세스 방해가 낮은 특별한 반도체 메모리 장치를 제공하기 위한 적절한 전압감소가 되도록 제어될 수 있다.
일부의 실시예에서, 상기 액세스 제어회로는, 상기 전압공급선을 전압원과 접속 및 분리하는 제1 전력전환회로를 더 구비하고;
상기 액세스 제어회로는, 상기 데이터 액세스 제어 요구에 응답하여, 상기 제1 전력전환회로를 제어하여 상기 전압공급선을 상기 전압원으로부터 분리한 후 상기 적어도 하나의 커패시터를 상기 전압공급선에 접속하고;
상기 제1 전력전환회로를 제어하여, 상기 전압공급선의 상기 전압레벨을 증가하도록 상기 선택된 액세스 제어선과 상기 전압공급선을 접속한 후 소정시간 상기 전압공급선과 상기 전압원을 접속하도록 구성된다.
초기에 상기 전압공급선을 상기 전압원의 전압레벨까지 충전하기 위해서는, 전원에 먼저 접속하고나서 상기 커패시터와 혹은 상기 풀다운 전환회로도 사용하여 상기 전압레벨을 감소시키고, 상기 전압원과 상기 전압공급선을 분리한다. 상기 전압공급선의 전압레벨이 감소되었고 소정량의 시간동안 상기 워드선에 접속되어 있었다면, 상기 전압공급선은 상기 전압원에 접속되어 상기 전압레벨은 거의 상기 전압원의 레벨까지 다시 상승한다. 이렇게 하여, 상기 전압원과 실질적으로 같은 전압은, 상기 데이터 액세스 요구가 수신된 후에 소정시간 상기 워드선에 공급된다. 따라서, 상기 액세스 제어소자는 상기 액세스 사이클 시작 후 소정시간에서만 완전히 턴온될 것이다.
일부의 실시예에서, 상기 액세스 제어회로는, 상기 전압공급선을 상기 전압원과 접속 및 분리하는 추가의 전력전환회로를 더 구비하고, 상기 추가의 전력전환회로는 상기 전압공급선과 상기 전압원간의 고임피던스 접속을 제공하고, 상기 액세스 제어회로는, 상기 데이터 액세스 제어 요구에 응답하여, 상기 추가의 전력전환회로를 제어해서 상기 풀다운 전환회로와 상기 전압공급선을 접속함과 거의 동시에 상기 전압공급선과 상기 전압원간을 접속하도록 구성된다.
상기 풀다운 회로를 상기 전압공급선과 접속한 시간동안 고임피던스로 상기 전압공급선과 상기 전압원을 접속하는 전력전환회로가 추가되어도 된다. 풀다운 트랜지스터에 의해 상기 전압공급선이 저전압원에도 접속될 때의 고전압원과 상기 전압공급선간의 고임피던스 접속을 사용하는 것은, 상기 고전압원과 상기 저전압원 사이의 제어레벨로 상기 전압공급선의 전압레벨을 유지하는 분압형 회로를 제공한다. 이것은, 워드선이 고용량을 가지므로 많은 전류를 인출하는 복수의 메모리에서 이롭다. 상기 고임피던스 접속은, 상기 전압공급선에 전하를 제공하고 심지어 상기 워드선이 많은 전류를 인출하고 있는 경우도 상기 필요한 값 근방의 전압을 유지할 수 있다. 또한, 상기 분압형 회로는 상기 전압공급선의 전압레벨이 상기 전압원의 레벨까지 상승하는 것을 막는다.
이때, 고용량의 워드선을 갖는 넓은 메모리일 경우에, 상기 워드선은 많은 전류를 인출하고, 그 워드선 자체는 상기 전압공급선의 전압레벨을 감소시키고, 전압레벨의 감소를 구현하기 위해 별도의 회로를 필요로 하지 않을 수도 있다. 그렇지만, 현재의 설계는, 여러 가지 형태의 메모리에 사용하기 위한 일반적인 설계이고, 메모리 기억장치의 크기와 배치가 무엇이든지간에 정확히 기능하는 메모리 기억장치를 제공해야 한다. 따라서, 사이클의 시작에서 상기 워드선 전압의 감소가 이들의 보다 넓은 반도체 메모리 기억장치에 필요하진 않지만, 이 기억장치는, 워드선 전압이 너무 낮게 강하하는 것을 충분히 방지하도록 상기 워드선의 전하를 제어한다면 이 방식으로도 작용할 것이다. 상기 전압원과 상기 전압공급선 사이의 고임피던스 전환소자에서는, 상기 제어를 한다.
일부의 실시예에서, 상기 액세스 제어회로는, 상기 액세스 제어선 전환회로를 제어하여, 상기 선택된 액세스 제어선과 상기 전압레벨이 감소된 상기 전압공급선을 접속한 후 상기 풀다운 전환회로를 오프로 전환하도록 구성된다.
상기 액세스 제어선과 상기 전압공급선을 접속하는 것이 이롭고, 상기 풀다운 전환회로와 상기 고임피던스 전환소자는 전압레벨을 유지하는 분압기를 구성함으로써 상기 전압공급선에 접속된다. 이는, 워드선이 고용량을 갖고 많은 전하를 상기 전압공급선으로부터 가져가면 중요할 수 있다.
일부의 실시예에서, 상기 액세스 제어회로는, 상기 전압제어 전환회로를 제어하여, 상기 적어도 하나의 커패시터를 상기 전압공급선과 분리한 후 상기 제1 전력전환회로를 제어해서 상기 전압공급선과 상기 전압원간을 접속하도록 구성된다.
상기 커패시터는 상기 전압공급선과 분리된 후 상기 전압공급선이 상기 전압원에 접속된다. 이에 따라 전류 흐름이 감소한다. 또한, 상기 분리된 커패시터는, 다음의 데이터 액세스 사이클에서 다시 충전하기 위한 사이클 준비동안 일부의 지점에서 방전될 수 있다.
일부의 실시예에서, 상기 액세스 제어회로는, 상기 액세스 제어선과 지연회로에 대한 전압 부스트를 제공하는 전압 부스트회로를 더 구비하고;
상기 액세스 제어회로는, 기록요구인 상기 데이터 액세스 요구에 응답하여, 상기 전압공급선이 상기 액세스 제어선에 접속된 후 특정한 시간을 상기 전압원의 상기 전압레벨보다 높은 부스트된 전압레벨로 상기 액세스 제어선을 접속하는 회로다.
상기 데이터 액세스 사이클의 시작에서 상기 워드선의 전압레벨을 감소시키면 기억 셀에서의 액세스 방해를 감소하긴 하지만, 상기 기억 셀의 선택된 셀에 데이터를 기록하는 능력을 감소시키기도 한다. 따라서, 일부의 실시예에서는, 상기 워드선에 대한 부스트는, 소정시간 상기 메모리의 기록 수율을 향상시킬 데이터 액세스 사이클내에 제공된다. 상기 데이터 액세스 사이클내에서 나중에 부스트시키는 것의 이점은, 기록되는 셀이 그것의 데이터 선을 구동하여서, 이들 데이터 선의 전하는 지금 감쇠하지 않고 또한 반선택 셀은 그 전하가 감쇠되는 상기 데이터 선에 접속되어서, 상기 부스트된 전압레벨에 의해 상기 액세스 제어소자를 완전히 턴온할 때 일어나는 이들 셀에 대한 방해의 기회가 훨씬 적어진다는 것이다.
일부의 실시예에서, 상기 전압공급선에 접속된 상기 적어도 하나의 커패시터의 용량은, 상기 반도체 메모리 기억장치의 특성에 따라 선택된다.
이전에 설명한 것처럼, 상기 전압공급선의 상기 전압레벨과 전하를 정확히 제어하고, 이것을, 상기 커패시터와, 일부의 실시예에서 소정량의 시간동안 상기 전압공급선에 접속된 풀다운 트랜지스터를 사용하여 행하는 것이 중요하다. 상기 커패시터의 크기는 상기 전압공급선에서 이 커패시터에 흘러들어갈 수 있는 전하량을 결정하고, 따라서 이 값은 상기 메모리의 특성과 상기 원하는 전압레벨의 감소에 따라 선택된다. 상기 메모리의 특성은, 기억 셀 자신들의 특성과, 상기 반도체 및 메모리 장치 내의 기억 셀들의 수와 배치에 좌우된다.
일부의 실시예에서, 상기 전압공급선에 접속된 상기 적어도 하나의 커패시터의 용량은 상기 전압공급선의 상기 용량의 5% 내지 35%이다.
적절한 상기 커패시터의 용량은, 전압공급선으로부터 5% 내지 35%의 용량이고, 이에 따라 이 정도의 전압이 강하될 것이고, 풀다운 전환회로를 사용하는 경우에는 그 전압은 이 보다 더 강하된다.
일부의 실시예에서, 상기 적어도 하나의 커패시터는 병렬로 배치된 복수의 커패시터를 구비하고, 상기 액세스 제어회로는 상기 전압공급선에 접속하기 위해 상기 복수의 커패시터의 개수를 선택함으로써 상기 용량을 선택하도록 구성된다.
상기 전압공급선에 접속된 상기 선택된 용량을 변경할 수 있는 일 방식은, 병렬로 배치된 복수의 커패시터를 사용하고, 필요한 용량에 따라 이들의 개수를 접속하는 방식이다. 이러한 경우에, 상기 액세스 제어회로는 상기 커패시터 각각을 전압공급선에 접속하는 상기 전환소자를 제어하고, 이렇게 하여 필요에 따라 적절한 용량을 제공할 수 있다.
일부의 실시예에서 상기 개수는 상기 반도체 메모리 기억장치의 목표 판독 안정성에 따라 선택되고, 다른 실시예에서는 상기 개수는 상기 감소된 전압레벨의 검출값에 따라, 또는 상기 감소된 전압레벨의 목표값에 따라 선택된다.
필요한 용량의 값과 그에 따른 선택된 커패시터의 개수는, 상기 메모리의 특성 및/또는 목표 판독 안정성이나 목표 감소 전압레벨에 따라 결정될 수 있다. 이와 같은 경우에, 상기 방식은, 필요에 따라 변경된 목표값과 용량에 도달하고 있다는 것을 때때로 해석하여 결정될 수 있다.
이와는 달리, 상기 용량값은, 상기 감소 전압레벨의 값을 검출하고, 그 값들이 필요한 레벨에 있지 않으면, 필요에 따라 상기 전압공급선에 접속된 커패시터의 개수를 변경함으로써, 실시간으로 변경되어도 된다.
일부의 실시예에서, 상기 복수의 기억 셀은, 복수의 행, 이 행에 대응한 복수의 액세스 제어선, 복수의 열 및 이 열에 대응한 복수의 데이터 선 및 상보적 데이터 선으로 이루어진 적어도 하나의 어레이에 배치되어 있고, 상기 기억 셀 각각은, 상기 데이터 선과 상기 상보적 데이터 선에 대한 액세스를 제어하기 위한 2개의 액세스 제어소자를 구비한다.
반도체 메모리의 형태는 많긴 하지만, 일부의 실시예에서는 상기 액세스 제어선에 접속되는 행과 데이터 선과 상보적 데이터 선을 공유한 열에 상기 기억 셀들을 갖는 어레이의 형태로 되어 있다. 상기 기억 셀의 어레이는, SRAM 메모리를 포함하여도 된다.
본 발명의 제 2 국면에서는, 데이터용 복수의 기억 셀로 이루어진 반도체 메모리 기억장치에의 데이터 액세스 방법을 제공하되, 각 기억 셀은 액세스 제어신호에 응답하여 데이터 액세스 포트에의 액세스나 상기 포트와의 분리를 상기 기억 셀에 제공하도록 구성된 액세스 제어소자를 구비하고, 상기 방법은,
데이터 액세스 요구에 응답하여:
전압공급선에 의해 적어도 하나의 커패시터를 충전하고 상기 전압공급선의 전압레벨을 감소시키도록 상기 적어도 하나의 커패시터를 상기 전압공급선에 접속하는 단계;
상기 액세스 제어신호를 복수의 상기 액세스 제어소자에 송신하여 대응한 복수의 상기 기억 셀에 액세스하는 액세스 제어선에, 전압레벨이 감소된 상기 전압공급선을 접속하는 단계를 포함한다.
본 발명의 제 3 국면의 데이터를 저장하는 반도체 메모리 기억수단은,
액세스 제어신호에 응답하여 데이터 액세스 포트에의 액세스나 상기 포트와의 분리를 기억 셀에 제공하는 액세스수단을 각각 구비하는 상기 데이터를 저장하기 위한 복수의 상기 기억 셀;
복수의 액세스 제어선 중 하나를 따라 상기 액세스 제어신호를 송신하여 상기 복수의 액세스 제어선 중 상기 하나에 접속된 복수의 상기 액세스수단을 제어하는 액세스 제어수단을 구비하고;
상기 액세스 제어수단은,
상기 액세스 제어선에 전압을 공급하기 위한 전압공급선 수단;
적어도 하나의 커패시터;
상기 적어도 하나의 커패시터와 상기 전압공급선 수단을 접속하기 위한 전압제어 전환수단; 및
선택된 액세스 제어선과 상기 전원공급선 수단을 접속하기 위한 액세스 제어선 전환수단을 구비하며;
상기 액세스 제어수단은,
상기 전압제어 전환수단을 제어하여 상기 적어도 하나의 커패시터와 상기 전압공급선 수단을 접속하여서 상기 적어도 하나의 커패시터를 상기 전압공급선 수단에 의해 충전하고 상기 전압공급선 수단의 전압레벨을 감소시키고;
상기 액세스 제어선 전환수단을 제어하여 상기 선택된 액세스 제어선을 상기 전압레벨이 감소된 상기 전압공급선 수단에 접속함으로써,
데이터 액세스 요구신호에 응답하여 대응한 선택된 액세스 제어선에 접속된 선택된 기억 셀을 액세스하기 위한 것이다.
본 발명의 제 4 국면에서는, 컴퓨터상에 실행될 때 상기 컴퓨터에 의해 본 발명의 제 1 국면에 따른 반도체 메모리 기억장치의 레이아웃을 생성하는 컴퓨터 프로그램을 갖는 컴퓨터 프로그램 제품을 제공한다.
상기 메모리는, 컴퓨터 프로그램 상에서 생성되어도 되고, 본 발명의 제 1 국면에 따른 상기 메모리의 레이아웃을 생성하는 메모리 컴파일러이어도 된다. 특정 수의 기억 셀과 특성은, 상기 컴퓨터 프로그램에 변수로 입력되어 상기 필요한 메모리를 생성하여도 된다.
본 발명의 상기 목적 및 다른 목적, 특징 및 이점은, 첨부도면과 관련지어 나타내어질 이하의 예시적 실시예들의 상세한 설명으로부터 명백해질 것이다.
도 1은 본 발명의 실시예에 따른 액세스 제어회로를 도시한 것이고,
도 2a는 본 발명의 실시예에 따른 액세스 제어회로의 일부를 도시한 것이고,
도 2b는 도 2a의 액세스 제어회로를 제어하는 제어신호의 타이밍도를 도시한 것이고,
도 2c는 상기 제어신호를 동시에 작동시켜 상기 워드선의 전압을 제어하는 모양을 예로 든 타이밍도,
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치를 도시한 것이고,
도 4는 본 발명의 실시예에 따른 방법의 단계들을 예로 든 흐름도다.
도 1은 본 발명의 실시예에 따른 액세스 제어회로를 도시한 것이다. 본 실시예에는, 전압레벨을 워드선 WL1, WL2 및 WL3에 공급하는 전압공급선 VDDWL이 있다. 이 전압공급선은, 제어신호 AC1, AC2 및 AC3를 각각 수신하는 PMOS 트랜지스터(10, 20, 30)의 제어하에 이들 워드선에 접속되어 있다.
전압공급선 VDDWL은, 2개의 전력 트랜지스터(42, 44)를 거쳐 전압원 VDD에 접속되어 있다. 전력 트랜지스터(44)는, 제어신호 PS2에 의해 제어되고, 임피던스가 낮다. 이 트랜지스터를 턴온시키면, 상기 전압공급선의 전압레벨은 VDD인 전압원과 거의 동일하다. 전력 트랜지스터(42)는, 고임피던스 소자이고, 제어신호 PS1에 의해 제어된다. 이 고임피던스 소자는 제한된 전류를 상기 전압공급선에 제공하고, 상기 전압레벨과 상기 전압공급선은 이 트랜지스터가 턴온될 때 전압원과 같지 않아도 된다.
또한, 전압공급선에는, 병렬로 배치된 한 세트의 커패시터(50)가 접속되어 있다. 이들은, 제어신호 VC1에 의해 제어된 PMOS 트랜지스터(52)를 거쳐 전압공급선에 접속되어 있다. NMOS 트랜지스터인 추가의 트랜지스터 54는, 상기 커패시터와는 병렬로, 상기 트랜지스터 52와는 직렬로 배치되어 있다. 이 추가의 트랜지스터는 제어신호 VC2에 의해 제어된다.
데이터 액세스 요구에 응답하여 상기 소자를 제어하는 제어신호들을 생성하는 액세스 제어회로(60)도 있다.
이들 신호에 대한 대략적인 타이밍을 도시한 타이밍도도 도 1에 도시되어 있다.
상기 타이밍도에서 알 수 있듯이, 전압공급선 VDDWL은 초기에는 상기 전압원 VDD와 분리되어 있다. 그 전압공급선은 이전에는 상기 전압원과 접속되어 있었으므로, VDD의 전압레벨로 충전되어 있다. 그 후, 제어신호 VC1가 로우(low)신호가 되어, 트랜지스터(52)를 턴온시켜서 상기 커패시터들(50) 중 적어도 하나와 상기 전압공급선을 접속시킨다. 이때, 상기 2개의 커패시터(50) 사이에는 스위치(53)가 있고, 이 스위치는 상기 커패시터의 한쪽 또는 양쪽이 상기 전압공급선에 접속되는지에 따라 개폐된다. 이것은, 반도체 메모리의 원하는 특성을 위해 필요한 전압 감소의 양에 해당하는 필요한 용량의 양에 좌우된다. 따라서, 이 스위치의 개폐 여부는, 상기 메모리의 특성과 목표 판독 안정성 수율등의 필요한 특성에 좌우된다.
상기 커패시터들을 저전압레벨과 분리하거나, 상기 커패시터들이 방전될 때 접속하는데 사용된 스위치들(51)도 있다. 다른 실시예에서는, 트랜지스터(54)를 사용하여 상기 커패시터를 방전한다. 초기에 스위치들(51)을 개방하여서, VC1이 상기 트랜지스터(52)를 턴온시키면 상기 커패시터(들)(50)이 충전되기 시작하고 상기 전압공급선 VDDWL의 전압레벨이 강하하기 시작한다. 초기에 신호 VC2가 하이(high)임에 따라서, 트랜지스터 52가 턴온되면 트랜지스터 54도 턴온되어 상기 전압공급선에서 이 전압공급선보다 낮은 전압레벨까지 전류 경로가 생긴다. 이에 따라, 전류가 흐르기 시작하여 상기 커패시터(들)(50)에 충전되고 트랜지스터(52, 54)를 통해 저전압레벨로 흐른다. 단시간 지연 후 상기 신호 VC2는 로우신호가 되고, 이 트랜지스터는 턴오프되어 상기 전류경로가 폐쇄된다.
이때, 일부의 실시예에서는, 트랜지스터(54)가 없고 풀다운 전류경로가 없으며 상기 전압공급선의 전압감소가 커패시터(들)(50)를 충전하여서만 이루어진다. 그렇지만, 이 실시예에서는, 이것에 의해서 필요한 전압레벨까지 전압을 감소시키기에는 충분하지 않을 것이므로, 풀다운 트랜지스터(54)를 추가로 설치한다. 트랜지스터 54가 온된 상태에서 트랜지스터 42도 신호PS1에 의해 턴온된다. 이는, 전압원에서 전압공급선까지 고임피던스 경로를 제공한다. 실제로, 트랜지스터 42와, 52, 54는 분압기로서 작용하고, 그 전압레벨이 VDD에 대해 너무 멀리 강하하거나 너무 가깝게 상승하지 않게 하는 중간레벨로 상기 전압공급선 VDDWL의 전압레벨을 유지한다. 상기 액세스 제어소자에서 제어중인 반도체 메모리의 용량(capacitance)이 높아서 상기 전압공급선으로부터 끌어내지는 전하가 커져, 트랜지스터 42없이도 전압레벨이 아주 낮게 강하되기도 한다. 상기 신호PS1은, 상기 풀다운 트랜지스터(54)가 온인 대략 동일한 양의 시간동안 트랜지스터(42)가 턴온되는 로우신호로 그대로 있다.
상기 전압공급선의 전압레벨이 상기 워드선들 중 하나를 강하되었다면, 그 후 선택 트랜지스터 10, 20 또는 30은 데이터 액세스 요구의 어드레스에 따라 제어신호 AC1, AC2 또는 AC3에 의해 턴온된다. 이에 따라 지금 전압레벨이 감소된 전압공급선과 상기 선택된 워드선을 접속하고, 상기 워드선의 전압레벨은 상기 전압원의 전압레벨보다 낮은 상기 감소된 레벨까지 상승될 것이다. 그 후, 상기 풀다운 트랜지스터(54)와 상기 고임피던스 전력 트랜지스터(42)가 턴오프된 후에, 트랜지스터 52가 상기 커패시터(들)와 상기 전압공급선을 접속하는 경우도 있다.
상기 신호PS2가 강하하고 상기 전력 트랜지스터(44)가 턴온된 직후에는, 상기 전압공급선은 전압원VDD의 전압레벨까지 상승한다. 이 전압공급선에 워드선이 접속중임에 따라 상기 워드선의 전압레벨도 그 전압레벨까지 상승한다. 이러한 전압 상승의 타이밍을 선택함으로써, 상기 기억 어레이의 비트선의 사전충전이 약간 떨어져 판독 방해가 있을 것 같지는 않다. 타이밍 지연은, 그 자체를 액세스 사이클의 지연으로서 나타내어 제시간에 완료되지 않을 위험이 있으므로 너무 길지 않아야 한다.
상기 데이터 액세스 요구가 기록 요구일 경우에, 상기 제어회로에서 추가의 부스트 신호가 보내져 트랜지스터(62)가 턴온되어 부스트된 전압을 전압공급선과 상기 접속된 워드선에 공급한다. 이 부스트된 전압은 기록성공율을 높혀 그 기록이 보다 성공적으로 완료될 것이다. 그 기록이 사이클에서 늦게 일어나므로, 상기 선택된 워드선의 반선택 셀에서 어떠한 액세스 방해도 일으키지 않는다.
도 2a는 도 1의 실시예와 같은 또 다른 실시예를 도시한 것이다. 이 회로에는, 이전의 실시예와 같이 고임피던스 전력 트랜지스터(42)와 저임피던스 전력 트랜지스터(44)가 있다. 본 예시에 도시된 하나의 워드선 WL에 접속할 수 있는 전압공급선(70)이 있다. 본 실시예에서는, 상기 커패시터(50)와 상기 전압공급선(70)을 접속하는 트랜지스터(52)를 제어하는 동일한 제어신호 ncpl에 의해 풀다운 트랜지스터(54)를 제어한다. 그러나, 그 제어신호는, 턴온되는 트랜지스터 52와 턴오프되는 트랜지스터 54 사이의 지연을 제공하는 지연회로(56)를 거쳐 보내진다. 이때, 본 실시예에서는 상기 트랜지스터 52,54의 종류가 다른 트랜지스터이고, 트랜지스터 52가 PMOS 트랜지스터이고, 트랜지스터 54가 NMOS 트랜지스터다. 이렇게 하여, 트랜지스터 52가 턴온되면 트랜지스터 54도 온되지만, 일단 트랜지스터 52를 턴온시키는 상기 제어신호가 상기 지연회로를 거쳐 트랜지스터 54에 도달하면, 트랜지스터 54가 턴오프될 것이다. 이에 따라 풀다운 트랜지스터(54)가 턴온되는 시간과, 전압공급선(70)에서 접지로 전류를 흐르게 하는 전류경로가 있는 시간을 지연회로(56)에 의해 결정할 수 있다. 트랜지스터 54가 오프되면 트랜지스터 52를 통해 커패시터(50)로 향하는 전류경로도 있고 상기 전압공급선의 전압레벨은 커패시터(50)가 충전되고 있는 동안 더욱 강하할 것이다. 이 시간동안, 트랜지스터 44는 턴오프되지만, 트랜지스터 54는 온되고, 트랜지스터 42도 온된다. 트랜지스터 42는 고임피던스를 갖고 상기 워드선(70)의 전하와 전압을 특정한 레벨로 유지하기 위한 전류를 제공하고, 이것은, 상기 전압공급선의 전압을 아주 낮게 풀다운할지도 모르는 고용량 워드선을 갖는 반도체 메모리들에 중요하다.
이들 실시예에서는 상기 전환회로를 트랜지스터로서 도시하고 있긴 하지만, 당업자에게 있어서 제어신호에 의해 여러 가지의 부품을 접속 또는 분리하도록 제어될 수 있는 어떠한 형태의 전환회로도 사용할 수 있었다는 것은 명백하다. 또한, NMOS 및 PMOS 트랜지스터를 도시하고 있는 경우도 있긴 하지만, 당업자에게 있어서 상기 복수의 제어신호가 전환되면 다른 트랜지스터들도 사용할 수 있다는 것은 명백하다.
도 2b는 제어신호의 전압레벨의 변경 및 그에 대응한 상기 전압공급선과 워드선의 전압레벨의 변경을 나타낸 타이밍도다. 도 2b의 꼭대기의 그래프 1은 전압공급선의 전압과 상기 워드선의 전압이 변화하는 모양을 나타낸다. 따라서, 전압공급선의 전압은, 특정한 레벨로 풀다운된 후 워드선이 그 전압공급선에 접속된다. 나중에 상기 워드선과 전압공급선 양쪽의 전압은 상기 전압원VDD의 값으로 상승한다. 본 실시예에서는, 상기 신호에 대해 전압 부스트가 없다. 이것은 본 실시예와 연계된 부스트 회로가 없기 때문이기도 하거나, 상기 예시된 요구가 판독요구이기 때문이기도 하다.
도 2b에서의 두 번째 그래프는, 트랜지스터(52)를 제어하여 커패시터(50)와 전압공급선을 접속하는 제어신호 ncpl을 도시한 것이다. 따라서, 이 제어신호가 로우로 강하함에 따라 상기 전압공급선의 전압이 강하는 것을 볼 수 있다. 이것은, 상기 워드선이 전압공급선에 접속되기 전에 일어난다. 그렇지만, 상기 커패시터가 턴오프되고나서야 상기 워드선이 상기 전압공급선에 접속된다. 상기 워드선은, 제어신호 r1wl에 응답하여 트랜지스터(10)를 거쳐 상기 전압공급선에 접속된다. 상기 신호에 의해서도 상기 워드선 아래에 접속된 반대극성을 갖는 트랜지스터(12)가 있다. 따라서, 상기 제어신호 r1wl에 따라, 상기 워드선은, 트랜지스터 10을 거쳐 상기 전압공급선에 접속되어 하이로 끌어당겨지거나, 트랜지스터 12를 거쳐 접지에 접속되어 로우로 끌어당겨진다. 이는, 상기 워드선이 플로팅되지 않게 한다.
다음 그래프에는, 상기 전압공급선(70)을 상기 소스 전압레벨VDD에 접속하는 트랜지스터(44)를 제어하는 신호 nhdrWL이 도시되어 있다. 전력은 전압공급선으로부터 분리되고 나서 커패시터(50)가 전압공급선에 접속되고, 일단 상기 커패시터를 상기 전압공급선으로부터 분리하였다면 상기 커패시터는 상기 전압공급선에 나중에 재접속되는 것을 알 수 있다. 그것이 재접속될 때 상기 전압공급선과 상기 접속된 워드선 전압은 상승한다.
아래의 네 번째 그래프는, 트랜지스터(54)를 제어하는 지연신호 ncp-ft를 도시한 것이다. 이 지연신호는 처음에 하이이어서, 트랜지스터 54는 트랜지스터 52가 먼저 온될 때 온되지만, 그것이 강하하면 트랜지스터 54는 빠르게 턴오프된다. 그것은 나중에 상승하지만 이때의 트랜지스터 52는 오프하므로, 트랜지스터 54를 상기 vddwl에 접속하지 않고, 오히려 그것은 커패시터(50)에 축적된 전하를 방전하기 위한 경로를 제공하여 다음 사이클동안 리셋트시킨다.
최종신호는, 고임피던스 트랜지스터(42)를 제어하는 신호이고, 이것이 풀다운 트랜지스터(54)가 온인 대략 동일한 시간에 턴온되는 것을 알 수 있다. 따라서, 전압공급선이 접지에 접속되는 동안에 잠시 동안 고임피던스 트랜지스터를 통해 상기 전압공급선으로 향하는 전류경로가 있다.
도 2c는 곡선 모두가 있는 단일의 그래프를 도시한 것이어서, 상대적 타이밍을 알 수 있다.
요약하면, 상기 워드선은, 일단 상기 전압공급선의 전압레벨이 적어도 부분적으로 상기 커패시터(50)의 충전으로 인해 강하하고 있다면 상기 액세스 사이클의 시작 근방의 상기 전압공급선에 접속된다. 이것은 데이터 액세스 사이클상의 어떠한 지연도 감소시키므로 상기 사이클의 시작 근방에 일어나는 것이 이롭다. 상기 워드선은, 상기 풀다운 트랜지스터(54)와 상기 고임피던스 전력 트랜지스터도 상기 전압공급선에 접속되어 있는 동안 전압공급선에 접속된다. 이것에 의해, 고임피던스 전력 트랜지스터가 상기 워드선에 필요한 경우 전류를 제공할 수 있다. 예를 들면, 상기 워드선이 고임피던스를 갖는 경우 많은 전하를 전압공급선으로부터 끌어낸다. 용량 워드선은, 넓으며, 어떤 행에 기억 셀들이 많은 반도체 메모리 장치들에서 일어난다. 고임피던스 소자를 통하여 전압원으로부터 전류를 흐르게 함으로써 상기 전압공급선의 전압레벨을 필요한 레벨로 유지 가능하게 한다. 이에 관해서, 소자(42, 52, 54)가 모두 온되어 있는 상태에서, 이 소자들은 상기 필요한 레벨에서 또는 필요한 레벨에 가까운 전압레벨로 유지하는 분압기로서 작용한다.
풀다운 트랜지스터(54)와 고임피던스 전력 트랜지스터(42)는, 상기 워드선의 접속 직후 턴오프되고, 때때로 나중에 트랜지스터(52)는 턴오프되고, 커패시터(들)(50)는 전압공급선과 워드선으로부터 분리된다. 이후에 저임피던스 트랜지스터(44)는 턴온되고, 전압공급선은 전압원VDD에 접속되고, 상기 워드선의 전압은 상승한다.
도 3은 SRMA 메모리(80)에 개략적으로 접속된 액세스 제어회로를 도시한 것이다. 이것은 비트선을 갖는 상기 기억 셀들의 행을 따라 진행되는 복수의 워드선과 열을 따라 진행하는 상보적 비트선을 도시한 것이다. 데이터는, 이들 비트선과 상보적 비트선을 거쳐 상기 기억 셀로부터 입출력되고, 상기 기억 셀에의 액세스는 상기 워드선의 상기 신호를 거쳐 제어된다.
도 4는 본 발명의 실시예에 따른 방법의 단계들을 나타낸 흐름도다. 초기에, 데이터 액세스 요구를 수신하고 데이터 액세스 사이클이 시작한다. 전압원은, 이 시점에서 상기 전압원의 전압레벨에 충전된 전압공급선으로부터 분리된다. 그 후, 전압공급선은, 커패시터에 접속되고, 풀다운 트랜지스터에 접속되며, 상기 전압레벨은 강하하기 시작한다. 동시에, 상기 전압공급선은, 상기 풀다운 트랜지스터와 함께 분압기로서 작용하여 상기 전압공급선의 전압레벨을 안정된 감소전압으로 유지하는 고임피던스 소자를 거쳐 전압원에 접속된다. 일단 전압레벨이 강하하고 있다면, 상기 전압공급선은 데이터 액세스 요구에서 특정된 워드선에 접속되어서, 상기 워드선은 전압원의 전압레벨미만인 전압레벨을 나타낸다.
이 시점에서 고임피던스 소자와 풀다운 트랜지스터의 존재는, 상기 전압공급선 및 전압원과 상기 저전압레벨 사이에서 분압기처럼 작용하고, 상기 워드선을 초기의 전류 흐름에 대해 상기 감소된 전압으로 유지한다. 이것은, 반도체 메모리가 긴 워드선과 고용량을 갖고 고전류를 인출하기도 하는 경우에 중요하다. 이 경우에, 고임피던스 소자는, 전류를 전압공급선에 공급하고 이를 거쳐 워드선에 공급하여 전압레벨을 상기 필요한 레벨로 유지할 수 있다. 이 분압 메커니즘도, 워드선이 상기 전압원의 레벨로 상승하는 것을 방지한다.
그 후, 상기 풀다운 트랜지스터와 상기 고임피던스 소자는 분리되고, 상기 워드선과 상기 전압공급선은 플로팅된다. 그 후, 상기 커패시터는 상기 전압공급선과 분리되고, 상기 전압원은 저임피던스 소자를 거쳐 상기 전압공급선에 접속된다. 이에 따라 상기 전압공급선과, 상기 전압원의 전압레벨에 접속된 워드선과의 전압레벨을 일으킨다. 상기 워드선의 상기 전압레벨로의 상승은, 액세스 사이클에서 소정시간 후에 일어나고, 이 시점에서 사전충전된 비트선의 전하의 일부가 손실되고, 반선택 셀들에 대한 액세스 방해의 기회가 상당히 적어진다.
그 후, 데이터 액세스가 기록인지를 판단한다. 기록인 경우, 부스트된 전압은 이 시점에서 상기 워드선에 접속되어, 기록이 성공적일 확률이 증가할 것이다. 기록이 아닌 경우, 부스트된 전압이 상기 워드선에 접속되지 않는다. 그 후, 데이터는 액세스된다.
여기서는 예시적 실시예들을 첨부도면을 참조하여 상세히 설명하긴 하였지만, 청구항들은 상세한 실시예들에 한정되지 않고, 첨부된 청구항의 범위와 사상을 벗어나지 않고 당업자라면 여러 가지 변경 및 변형을 실시할 수 있다는 것이다. 예를 들면, 아래의 종속항의 특징들을 독립항의 특징들과 여러 가지로 조합할 수 있다.

Claims (20)

  1. 데이터를 저장하는 반도체 메모리 기억장치로서,
    액세스 제어신호에 응답하여 데이터 액세스 포트에의 액세스나 상기 포트와의 분리를 기억 셀에 제공하도록 구성된 액세스 제어소자를 각각 구비하는 상기 데이터를 저장하기 위한 복수의 기억 셀;
    복수의 액세스 제어선 중 하나를 따라 상기 액세스 제어신호를 송신하여 상기 복수의 액세스 제어선 중 상기 하나에 접속된 복수의 상기 액세스 제어소자를 제어하도록 구성된 액세스 제어회로를 구비하고;
    상기 액세스 제어회로는,
    상기 액세스 제어선에 전압을 공급하기 위한 전압공급선;
    적어도 하나의 커패시터;
    상기 적어도 하나의 커패시터와 상기 전압공급선을 접속하기 위한 전압제어 전환회로; 및
    선택된 액세스 제어선과 상기 전압공급선을 접속하기 위한 액세스 제어선 전환회로를 구비하며;
    상기 액세스 제어회로는, 데이터 액세스 요구신호에 응답하여 대응한 선택된 액세스 제어선에 접속된 선택된 기억 셀을 액세스하여:
    상기 전압제어 전환회로를 제어하여 상기 적어도 하나의 커패시터와 상기 전압공급선을 접속하여서 상기 적어도 하나의 커패시터를 상기 전압공급선에 의해 충전하고 상기 전압공급선의 전압레벨을 감소시키며;
    상기 액세스 제어선 전환회로를 제어하여 상기 선택된 액세스 제어선을 상기 전압레벨이 감소된 상기 전압공급선에 접속하도록 구성된, 반도체 메모리 기억장치.
  2. 제 1 항에 있어서,
    상기 액세스 제어회로는 상기 전압공급선과 저전압원을 접속하기 위한 풀다운 전환회로를 더 구비하고, 상기 액세스 제어회로는, 상기 풀다운 전환회로를 제어하여, 상기 전압제어 전환회로를 제어해서 상기 적어도 하나의 커패시터와 상기 전압공급선을 접속함과 동시에 상기 전압공급선과 상기 저전압원간을 접속하도록 구성된, 반도체 메모리 기억장치.
  3. 제 2 항에 있어서,
    상기 전압제어 전환회로와 상기 풀다운 전환회로는 각각 서로 직렬로 배치된 반대 형태의 전압제어 트랜지스터와 풀다운 트랜지스터이고, 상기 전압제어 트랜지스터가 온으로 전환할 때 상기 풀다운 트랜지스터가 오프로 전환되도록 하고, 상기 액세스 제어회로는 지연회로를 더 구비하고, 상기 전압제어 트랜지스터를 온으로 하는 상기 액세스 제어신호는 상기 지연회로를 거쳐 상기 풀다운 트랜지스터에 송신되고, 상기 액세스 제어신호는 상기 지연회로에서 결정된 지연 후 상기 풀다운 트랜지스터를 오프로 전환하게 하는, 반도체 메모리 기억장치.
  4. 제 2 항에 있어서,
    상기 액세스 제어회로는, 상기 전압공급선을 전압원과 접속 및 분리하는 제1 전력전환회로를 더 구비하고;
    상기 액세스 제어회로는, 상기 데이터 액세스 요구신호에 응답하여, 상기 제1 전력전환회로를 제어하여 상기 전압공급선을 상기 전압원으로부터 분리한 후 상기 적어도 하나의 커패시터를 상기 전압공급선에 접속하고;
    상기 제1 전력전환회로를 제어하여, 상기 전압공급선의 상기 전압레벨을 증가하도록 상기 선택된 액세스 제어선과 상기 전압공급선을 접속한 후 소정시간 상기 전압공급선과 상기 전압원을 접속하도록 구성된, 반도체 메모리 기억장치.
  5. 제 4 항에 있어서,
    상기 액세스 제어회로는, 상기 전압공급선을 상기 전압원과 접속 및 분리하는 추가의 전력전환회로를 더 구비하고, 상기 추가의 전력전환회로는 상기 전압공급선과 상기 전압원간의 고임피던스 접속을 제공하고, 상기 액세스 제어회로는, 상기 데이터 액세스 요구신호에 응답하여, 상기 추가의 전력전환회로를 제어해서 상기 풀다운 전환회로와 상기 전압공급선을 접속함과 동시에 상기 전압공급선과 상기 전압원간을 접속하도록 구성된, 반도체 메모리 기억장치.
  6. 제 5 항에 있어서,
    상기 액세스 제어회로는, 상기 액세스 제어선 전환회로를 제어하여, 상기 선택된 액세스 제어선과 상기 전압레벨이 감소된 상기 전압공급선을 접속한 후 상기 풀다운 전환회로를 오프로 전환하도록 구성된, 반도체 메모리 기억장치.
  7. 제 1 항에 있어서,
    상기 액세스 제어회로는, 상기 액세스 제어선과 지연회로에 대한 전압 부스트를 제공하는 전압 부스트회로를 더 구비하고;
    상기 액세스 제어회로는, 기록요구인 상기 데이터 액세스 요구에 응답하여, 상기 전압공급선이 상기 액세스 제어선에 접속된 후 특정한 시간을 전압원의 상기 전압레벨보다 높은 부스트된 전압레벨로 상기 액세스 제어선을 접속하는 회로인, 반도체 메모리 기억장치.
  8. 제 1 항에 있어서,
    상기 전압공급선에 접속된 상기 적어도 하나의 커패시터의 용량은, 상기 반도체 메모리 기억장치의 특성에 따라 선택되는, 반도체 메모리 기억장치.
  9. 제 1 항에 있어서,
    상기 전압공급선에 접속된 상기 적어도 하나의 커패시터의 용량은 상기 전압공급선의 용량의 5% 내지 35%인, 반도체 메모리 기억장치.
  10. 제 8 항에 있어서,
    상기 적어도 하나의 커패시터는 병렬로 배치된 복수의 커패시터를 구비하고, 상기 액세스 제어회로는 상기 전압공급선에 접속하기 위해 상기 복수의 커패시터의 개수를 선택함으로써 상기 용량을 선택하도록 구성된, 반도체 메모리 기억장치.
  11. 제 10 항에 있어서,
    상기 복수의 커패시터의 상기 개수는 상기 반도체 메모리 기억장치의 목표 판독 안정성에 따라 선택되는, 반도체 메모리 기억장치.
  12. 제 10 항에 있어서,
    상기 복수의 커패시터의 상기 개수는 상기 감소된 전압레벨의 검출값에 따라 선택되는, 반도체 메모리 기억장치.
  13. 제 10 항에 있어서,
    상기 복수의 커패시터의 상기 개수는 상기 감소된 전압레벨의 목표값에 따라 선택되는, 반도체 메모리 기억장치.
  14. 제 1 항에 있어서,
    상기 복수의 기억 셀은, 복수의 행, 이 행에 대응한 복수의 액세스 제어선, 복수의 열 및 이 열에 대응한 복수의 데이터 선 및 상보적 데이터 선으로 이루어진 적어도 하나의 어레이에 배치되어 있고, 상기 기억 셀 각각은, 상기 데이터 선과 상기 상보적 데이터 선에 대한 액세스를 제어하기 위한 2개의 액세스 제어소자를 구비한, 반도체 메모리 기억장치.
  15. 제 14 항에 있어서,
    상기 기억 셀의 어레이는 SRAM 메모리를 포함하는, 반도체 메모리 기억장치.
  16. 데이터 저장용 복수의 기억 셀로 이루어진 반도체 메모리 기억장치에의 데이터 액세스 방법으로서, 각 기억 셀은 액세스 제어신호에 응답하여 데이터 액세스 포트에의 액세스나 상기 포트와의 분리를 상기 기억 셀에 제공하도록 구성된 액세스 제어소자; 및 복수의 액세스 제어선 중 하나를 따라 상기 액세스 제어신호를 송신하여 상기 복수의 액세스 제어선 중 상기 하나에 접속된 복수의 상기 액세스 제어소자를 제어하도록 구성된 액세스 제어회로를 구비하고; 상기 액세스 제어회로는, 상기 액세스 제어선에 전압을 공급하기 위한 전압공급선; 적어도 하나의 커패시터; 상기 적어도 하나의 커패시터와 상기 전압공급선을 접속하기 위한 전압제어 전환회로; 및 선택된 액세스 제어선과 상기 전압공급선을 접속하기 위한 액세스 제어선 전환회로를 구비하고, 상기 방법은,
    데이터 액세스 요구에 응답하여:
    전압공급선에 의해 상기 적어도 하나의 커패시터를 충전하고 상기 전압공급선의 전압레벨을 감소시키도록 상기 적어도 하나의 커패시터를 상기 전압제어 전환회로를 사용하여, 상기 전압공급선에 접속하는 단계;
    상기 액세스 제어신호를 복수의 상기 액세스 제어소자에 송신하여 대응한 복수의 상기 기억 셀에 액세스하는 액세스 제어선에, 상기 액세스 제어선 전환회로를 사용하여, 전압레벨이 감소된 상기 전압공급선을 접속하는 단계를 포함하는, 데이터 액세스 방법.
  17. 제 16 항에 있어서,
    상기 방법은,
    상기 전압제어 전환회로를 제어해서 상기 적어도 하나의 커패시터와 상기 전압공급선을 접속함과 동시에 풀다운 전환회로에 의해 상기 전압공급선과 저전압원을 접속하고, 상기 전압공급선을 소정의 지연 후 상기 저전압원으로부터 분리하는 단계를 더 포함한, 데이터 액세스 방법.
  18. 제 16 항에 있어서,
    일단 상기 전압레벨이 감소되면 상기 적어도 하나의 커패시터를 상기 전압공급선으로부터 분리하는 단계; 및
    전압레벨이 감소된 상기 전압공급선을 상기 액세스 제어선에 접속 후, 상기 전압공급선의 전압레벨이 전압원의 전압레벨로 상승하도록 상기 전압공급선과 상기 전압원을 접속하는 단계를 더 포함한, 데이터 액세스 방법.
  19. 데이터를 저장하는 반도체 메모리 기억수단으로서,
    액세스 제어신호에 응답하여 데이터 액세스 포트에의 액세스나 상기 포트와의 분리를 기억 셀에 제공하는 액세스수단을 각각 구비하는 상기 데이터를 저장하기 위한 복수의 상기 기억 셀;
    복수의 액세스 제어선 중 하나를 따라 상기 액세스 제어신호를 송신하여 상기 복수의 액세스 제어선 중 상기 하나에 접속된 복수의 상기 액세스수단을 제어하는 액세스 제어수단을 구비하고;
    상기 액세스 제어수단은,
    상기 액세스 제어선에 전압을 공급하기 위한 전압공급선 수단;
    적어도 하나의 커패시터;
    상기 적어도 하나의 커패시터와 상기 전압공급선 수단을 접속하기 위한 전압제어 전환수단; 및
    선택된 액세스 제어선과 상기 전압공급선 수단을 접속하기 위한 액세스 제어선 전환수단을 구비하며;
    상기 액세스 제어수단은,
    상기 전압제어 전환수단을 제어하여 상기 적어도 하나의 커패시터와 상기 전압공급선 수단을 접속하여서 상기 적어도 하나의 커패시터를 상기 전압공급선 수단에 의해 충전하고 상기 전압공급선 수단의 전압레벨을 감소시키고;
    상기 액세스 제어선 전환수단을 제어하여 상기 선택된 액세스 제어선을 상기 전압레벨이 감소된 상기 전압공급선 수단에 접속함으로써,
    데이터 액세스 요구신호에 응답하여 대응한 선택된 액세스 제어선에 접속된 선택된 기억 셀을 액세스하기 위한 수단인, 반도체 메모리 기억수단.
  20. 컴퓨터상에 실행될 때 상기 컴퓨터에 의해 청구항 1에 따른 반도체 메모리 기억장치의 레이아웃을 생성하는 컴퓨터 프로그램을 기록한 컴퓨터 판독 가능한 기록매체.
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