CN107978330A - 非易失性存储器的感测方法以及系统 - Google Patents

Abstract

提供一种方法包括，将连接到存储器单元的感测单元的电容器预充电到参考电压之上的电压；通过该存储器单元的位线放电该电容器，该位线接收第一位线电流，该第一位线电流包括该存储器单元的导电电流和由噪声产生的电流，其中该电压下降到第二电压；截止该存储器单元的导电电流使得该位线接收第二位线电流，该第二位线电流包括该由噪声产生的电流，其中所述第二电压升高到第三电压；以及将该第三电压与该参考电压比较以测量该存储器单元的导电电流。

Description

非易失性存储器的感测方法以及系统

本发明是2014年6月4日所提出的申请号为201480021580.0、发明名称为《差分电流感测放大器和非易失性存储器的方法》的发明专利申请的分案申请。

技术领域

此申请的主题是用于感测对应于非易失性存储器单元的存储器状态的传导电流的感测电路和方法。

背景技术

利用闪存的可再编程非易失性大规模数据存储系统的使用广泛用于存储如下数据：计算机文件、相机照片、和其他类型的主机生成和/或使用的数据。一种受欢迎的形式的闪存是可移除地通过连接器连接到主机的卡片。有许多不同的商用闪存卡，例子是商标压缩闪存(CF)、MultiMediaCard(MMC)、安全数字(SD)、miniSD，microSD、记忆棒、记忆棒微(Memory Stick Micro)、xD-图片卡、SmartMedia和TransFlash下销售的那些。这些卡片根据它们的规格具有独特的机械插头和/或电气接口，且插入被提供作为与主机连接的一部分的匹配插座。

另一种形式的广泛使用的闪存系统是闪存盘，这是在小的长形封装中的一种手持式存储器系统，其具有通过插入主机的USB插座来与主机连接的通用串行总线(USB)插头。SanDisk公司——其受让人——在其Cruzer、Ultra and Extreme Contour商标下售卖闪存盘。在另一种形式的闪存系统中，大量的存储器被永久安装在主机系统中，如在笔记本电脑中、代替通常的磁盘驱动器大规模数据存储系统。这三种形式的大规模数据存储系统一般包括相同类型的闪存阵列。它们每个也通常包含自己的存储器控制器和驱动器，但也有一些只存储器的系统，而至少部分由由存储器连接到的主机执行的软件来控制。闪存通常被形成在一个或多个集成电路芯片上，且控制器在另一个电路芯片上。但在包括控制器的某些存储器系统中，特别是嵌入在主机内的那些，存储器、控制器和驱动器通常被形成在单个集成电路芯片上。

有在主机和闪存系统之间传送数据的两个主要技术。在其中一个中，系统生成或接收的数据文件的地址被映射到为系统建立的连续逻辑地址空间的不同的范围中。地址空间的程度通常足以覆盖系统能够处理的整个范围的地址。作为一个例子，磁盘存储驱动器通过这样的逻辑地址空间与计算机或其他主机系统通信。主机系统保持跟踪由文件分配表(FAT)分配给其文件的逻辑地址，且存储器系统维护那些逻辑地址到存储数据所在的物理存储器地址的映射。大多数商用的存储卡和闪存利用这种类型的接口，因为它模拟主机已经共同对接的磁盘驱动器的接口。

在两种技术的第二个中，电子系统生成的数据文件被唯一地标识，且其数据被文件中的偏移来逻辑地寻址。然后，这些文件标识符在存储器系统中直接被映射到物理存储器位置。在其他地方，例如在专利申请公开号US2006/0184720A1中，描述和对比这两种类型的主机I存储器系统接口。

闪存系统通常使用具有存储器单元的阵列的集成电路，存储器单元的阵列分别存储电荷，该电荷根据被存储在其中的数据来控制存储器单元的阈值水平。导电浮置栅极通常被提供作为存储器单元的一部分，以存储电荷，但是替换地使用介电电荷捕获材料。NAND架构通常是用于大容量规模存储系统的存储器单元阵列首选的。相反，其他架构、诸如NOR通常用于小容量的存储器。可以通过参照美国专利号5570315、5774397、6046935、6373746、6456528、6522580、6643188、6771536、6781877和7342279来包含作为闪存系统的部分的NAND闪存阵列及其操作的例子。

在存储器单元阵列中存储的每一位的数据所需的集成电路的面积量这些年来已经显著减少，且目标仍然是进一步减少。因此降低闪存系统的成本和大小。NAND闪存阵列结构的使用有助于此，但也使用其他方法来减少存储器单元阵列的大小。这些其他的方法之一是在半导体基底上、在不同平面上一个压一个地、形成多个二维存储器单元阵列，而不是更典型的单个阵列。在美国专利号7023739和7177191中给出具有多个堆叠的NAND闪存单元阵列的集成电路的例子。

另一种类型的可再编程的非易失性存储器单元使用可变电阻存储器元件，该可变电阻存储器元件可以被设置为导电或非导电状态(或，分别地低或高阻状态)，和一些另外地以部分地导电状态并保持在该状态中，直到后来重新设置初始条件。可变电阻元件分别被连接两个正交延伸的导体(通常是位线和字线)之间，在二维阵列中在它们互相交叉处。这种元件的状态通常由置于插置的导体上的适当电压来改变。因为这些电压必需被施加到大量其他未选择的电阻性元件，因为他们沿同一导体相连作为所选的元件被编程或读取的状态，因此漏电流可能流过它们。当存储器单元的存储器状态通过测量其导电电流来读取时，读取可能由于噪声的存在、诸如额外的泄漏电流而是错误的。

期望通过大量存储器单元并行执行数据读取和编程操作导致：读取电压被施加于非常大量的其他存储器单元，并导致如下问题：管理泄漏电流以在读取操作期间最小化错误和余量损失问题。

发明内容

根据本发明的一个方面，提供一种方法包括，将连接到存储器单元的感测单元的电容器预充电到参考电压之上的电压；通过该存储器单元的位线放电该电容器，该位线接收第一位线电流，该第一位线电流包括该存储器单元的导电电流和由噪声产生的电流，其中该电压下降到第二电压；截止该存储器单元的导电电流使得该位线接收第二位线电流，该第二位线电流包括该由噪声产生的电流，其中所述第二电压升高到第三电压；以及将该第三电压与该参考电压比较以测量该存储器单元的导电电流。

根据本发明的另一个方面，提供一种感测电路，包括:电容器，具有第一端子和第二端子；位线电压钳，配置为经由输入节点将存储器单元的位线连接到该电容器的所述第一端子和所述第二端子的一个；预充电电路，配置为预充电该电容器到参考电压以上的电压并且预充电该位线到位线电压；以及区分晶体管，连接到该电容器的所述第二端子以测量该电容器上的电压降以确定该存储器单元的导电电流，其中在第一感测阶段该输入节点将该位线连接到该电容器的所述第二端子，其中该电容器被放电达预定的时间段，并且其中在第二感测阶段该输入节点将该位线连接到该电容器的所述第一端子，其中该电容器被充电达预定的时间段。

根据本发明的另一个方面，提供一种系统包括:非易失性存储器阵列，包括多个存储器单元，该多个存储器单元的每一个连接到位线和字线；以及感测电路，连接非易失性存储器阵列，该感测电路包括一个或多个感测放大器，该一个或多个感测放大器的每一个包括:电容器，具有第一端子和第二端子；以及位线电压钳，配置为经由输入节点将该多个存储器单元的一个的位线连接到该电容器的所述第一端子和所述第二端子的一个；其中为了区分该多个存储器单元的一个的导电电流和该多个存储器单元的相邻的一个的漏电流，该电容器在第一感测阶段由该输入节点连接到在所述第二端子处的该位线以放电该电容器达预定的时间段，并且在第二感测阶段由该输入节点连接到在所述第一端子处的该位线以充电该电容器达预定的时间段。

差分电流感测

可由一对选择的字线和位线来访问存储器阵列中的存储器单元。当适当的偏置电压被施加于该对选择的字线和位线时，存储器单元将具有取决于它的存储器状态的单元导电电流。

携带单元导电电流的选择的位线也可能具有泄漏电流或由于与邻近阵列结构的弱耦合而造成的噪声分量。在两个感测阶段上从选择的位线进行感测的感测放大器能够区分存储器导电电流和漏电流。在第一阶段中，感测放大器通过在预定的时间中用组合电流(单元导电电流加泄漏电流)放电电容来感测位线电流。在第二阶段中，单元导电电流被最小化，且明显地使用在选择的位线中的泄漏电流来在与预定的时间相同的时间中协力地充电电容器，有效地减去在第一感测阶段中包括的泄漏电流分量。电容器在两个感测阶段中的结果电压降提供单独的单元导电电流的测量，从而避免由于在选择的位线中的泄漏电流而导致的读取误差。

根据本发明的又一个方面，一种感测存储器单元的导电电流的方法包括提供用于访问存储器单元的位线，所述位线具有从存储器单元的导电电流和由于噪声而导致的电流中构成的第一位线电流；预充电电容器到高于参考电压的第一预定电压；在第一感测阶段中，用第一位线电流来放电所述电容器达预定时间段，其中，所述第一预定电压下降到第二电压；在第二感测阶段中，最小化所述存储器单元的导电电流，使得所述位线具有明显从由于噪声而导致的电流构成的第二位线电流，并用所述第二位线电流充电所述电容器达与预定时间段相同的时间，其中，所述第二电压增加到第三电压；以及比较所述第三电压与所述参考电压以给出所述存储器单元的导电电流的测量。

根据本发明的又一个实施例，该方法进一步包括在第一感测阶段期间由预定升压电压来临时地升压电容器处的电压以提供更多净高空间(headroom)。

根据本发明的再一个方面，一种感测非易失性存储器的存储器单元的导电电流的感测放大器包括位线，用于访问存储器单元，所述位线具有从存储器单元的导电电流和由于噪声而导致的电流中构成的第一位线电流；位线电压电路，用于保持所述位线在预定的电压处；电容器；预充电电路，耦合于所述电容器，以预充电所述电容器到高于参考电压的第一预定电压；在第一感测阶段中，第一组信号使得所述电容器能够被耦合以用第一位线电流来放电达预定时间段，其中，所述第一预定电压下降到第二电压；在第二感测阶段中，所述存储器单元使得导电电流被最小化，使得所述位线具有明显从由于噪声而导致的电流构成的第二位线电流，并且第二组信号使得所述电容器被耦合以用所述第二位线电流充电达与所述预定时间段相同的时间，其中第二电压增加到第三电压；以及比较器，用于比较所述第三电压与所述参考电压以给出所述存储器单元的导电电流的测量。

在以下的示例例子的描述中包括非创新的三维可变电阻元件的各种方面、优点、特征和细节，其描述应该结合附图。

在此通过为了所有目的来整体引用来合并在此参考的所有专利、专利申请、文章、其他出版物、文件和事物。在任何合并的出版物、文件或事物和本申请之间的在术语的定义或使用方面中的任何不一致或冲突的情况下，以本申请为准。

附图说明

图1示意性地示出以这种存储器的一部分的等同电路的形式的三维存储器的架构。

图2是可以使用图1的三维存储器的示例性存储器系统的方框图。

图3图示用于感测存储器单元的差分电流的感测放大器。

图4(A)-4(N)是示意性地示出图3所示的感测放大器的操作的时序图。

图5是示出感测存储器单元的导电电流的方法的流程图。

图6是示出操作图3所示的感测放大器的低电压的优选实施例的时序图。

图7是图示在低电压条件下感测存储器单元的导电电流的方法的另一实施例的流程图。

具体实施方式

图1示意性地示出具有三维阵列的存储器元件或单元的存储器阵列10的例子。示出了这种存储器的一部分的等效电路。使用标准三维直角坐标系11用作参考，向量x、y和z的每个的方向与其他两个正交。

选择性地连接内部存储器元件和外部数据电路的电路优选地在半导体基底13上形成。在这个特定的例子中，使用选择或切换器件Q_xy的二维阵列，其中x给出在x方向上的设备的相对位置，且y给出它在y方向上的相对位置。各个器件Q_xy可以是选择栅或选择晶体管，作为例子。全局位线(GBL_x)在y方向拉长，且具有下标所指示的在x方向上的相对位置。全局位线(GBL_x)可分别连接到具有x方向上的相同位置的选择器件Q的源极或漏极，虽然在读取且通常的编程期间，一次仅导通连接到具体全局位线的一个选择器件。单个选择器件Q的源极或漏极中的另一个连接到局部位线之一(LBL_xy)。局部位线在z方向上垂直地拉长，且x(行)和y方向(列)上形成规则的二维阵列。

为了连接一组(在该例子中，被指定为一行)局部位线和对应的全局位线，控制栅极线SG_y在x方向上拉长，且连接到具有y方向上的公共位置的选择器件Q_xy的单个行的控制端子(栅极)。因此，取决于哪个控制栅极线SG_y接收接通其所连接的选择器件的电压，选择器件Q_xy一次将跨越x方向(具有在y方向上的相同位置)的局部位线(LBL_xy)的一行连接到全局位线(GBL_x)中的对应的那些。剩余控制栅极线接收保持器连接的选择器件截止的电压。可以注意，因为仅用每个局部位线(LBL_xy)使用一个选择器件(Q_xy)，因此可以使得跨越x方向和y方向上的半导体基底的阵列的间距非常小，因此使得存储器存储元件的密度大。

在位于基底13上方的z方向上的不同距离处的多个平面中形成存储器存储元件M_zxy。图1中示出了两个平面1和2，但将通常存在更多，诸如4、6或甚至更多。对于处于距离z处的每个平面，字线WL_zy在x方向上拉长，且在局部位线(LBL_xy)之间在y方向上隔开。每个平面的字线WL_zy分别跨越字线的任一侧上的局部位线LBL_xy的相邻的两个。单个存储器存储元件M_zxy被连接在一个局部位线LBL_xy和那些各个交叉点相邻的一个字线WL_zy之间。因此，通过对局部位线LBL_xy和存储器元件连接到的字线WL施加适当电压，可寻址单个存储器元件M_zxy。选择电压以提供使得存储器元件的状态从现有状态改变为期望的新状态所需的电刺激。这些电压的电平、持续时间和其他特性取决于用于存储器元件的材料。

三维存储器单元的每个"平面"通常由至少两层形成，在一个层中，放置了导电字线WL_zy，且另一个层是介电材料的，其彼此电隔离各平面。在每个平面上也可以存在另外的层，取决于例如存储器元件的结构M_zxy。平面在半导体基底上在彼此顶上堆叠这些平面，且局部位线LBL_xy被连接于局部位线通过其而延伸的每个平面的存储元件M_zxy。

图2是可以使用图1的三维存储器的示例性存储器系统的方框图。感测放大器和I/O电路21被连接以在图1的全局位线GBL_x上并行地(在编程期间)提供和(在读取期间)接收模拟电量，这些模拟电量是被寻址的存储元件M_zxy中存储的数据的代表。电路21通常包含用于在读取期间将这些电量转换为数字数据值的感测放大器，这些数字值然后在线23上被传送到存储器系统控制器25。相反，要被编程到存储器阵列10中的数据被控制器25发送到感测放大器和I/O电路21，该感测放大器和I/O电路21然后通过对全局位线GBL_x施加适当电压来将数据编程到寻址的存储器元件中。对于二进制操作，一个电压电平通常被施加到全局位线上以表示二进制"1"，且另一个电压电平来表示二进制“0”。寻址存储器元件以用于通过对字线WL_zy施加的电压来读取和编程，且通过各个字线选择电路27和局部位线选择电路29来选择栅极控制线SG_y。在图1的具体三维阵列中，位于选择的字线和在一个实例中通过选择器件Q_xy连接到全局位线GBL_x的局部位线LBL_xy的任一之间的存储器元件可以被寻址，用于通过经由字线选择电路27施加的适当电压来编程或读取。

存储器系统控制器25通常从主机系统30接收数据和向主机系统30发送数据。控制器25通常包含一个数量的随机存取存储器(RAM)34，用于暂时存储这种数据和操作信息。也控制器25和主机系统30之间交换正被读取或编程的数据的命令、状态信号和地址。存储器系统与广泛种类的主机系统一起操作。它们包括个人计算机(PC)、笔记本计算机和其他便携式计算机、蜂窝电话、个人数字助理(PDA)、数码静态相机、数码电影摄像机和便携式音频播放器。主机通常包括用于一个或多个类型的存储器卡或闪存盘的内置的插座32，其接受存储器系统的匹配的存储器系统插头35，但有些主机需要使用适配器(adaptor)，其中插入了存储器卡，且其他主机需要使用其间的电缆。或者，存储器系统可以被内置在主机系统中作为其集成部分。

存储器系统控制器25向解码器/驱动器电路37传递从主机接收的命令。类似地，从解码器/驱动器电路37向控制器25传送存储器系统生成的状态信号。解码器/驱动器电路37在控制器控制几乎所有的存储器操作的情况下，可以是简单的逻辑电路，或可以包括状态机来控制执行给定的命令所必要的重复存储器操作中的至少一些。从解码器/驱动器电路37向字线选择电路27、局部位线选择电路29、和感测放大器和I/O电路21施加来源于解码命令的控制信号。也连接到字线选择电路27和局部位线选择电路29的是地址线39从控制器的物理地址的存储器访问元素在存储器阵列10为了执行一个命令从主机。物理地址对应于从主机系统30接收的逻辑地址，该转换由控制器25和/或解码器/驱动器电路37来进行。结果，局部位线选择电路29通过对选择器件Q_xy的控制元件施加适当的电压以连接选择的局部位线(LBL_xy)与全局位线(GBL_x)，部分地寻址在存储器阵列10中的被指定的存储元件。通过字线选择电路27对阵列的字线WL施加适当的电压来完成该寻址。

虽然图2的存储器系统利用图1的三维存储器阵列10，但系统并不局限于只使用阵列结构。给定的存储器系统可替换地可能合并这种类型的存储器与其他另一种类型的存储器，包括诸如具有闪存NAND存储器单元阵列体系架构的闪存的闪存、磁盘驱动器或一些其它类型的存储器。其他类型的存储器可能有自己的控制器或在某些情况下可以与三维存储器阵列10共享控制器25，特别是如果在操作层面上有在两种类型的存储器之间的兼容性。

存储器阵列10中的存储器单元可以由一对选择的字线和位线访问。当适当的偏置电压被施加于该对选择的字线和位线时，存储器单元将具有取决于它的存储器状态的单元导电电流。

虽然图1的阵列中的存储器元件M_zxy的每个可以被单独寻址用于根据到来的数据而改变其状态或用于读取其已有存储状态。在图1的三维阵列中，在一个平面上的一行存储器元件可能被并行编程和读取。并行操作的存储器元件的数量取决于连接到所选的字线的存储器元件的数量。例如，在一个读取操作中，阵列中的所有的字线和位线被设置为0.5V，除了被设置为0V的选择的字线(例如WL₁₀)。这将建立跨越存储器单元(例如，M₂₁₁，M₂₂₁，M₂₃₁，...)的页的0.5的电压差，适用于经由其各个局部和全局位线来读取其导电电流。

然而，实际上，由于邻近结构的耦合而发生寄生电流。因此，位线也携带这些寄生电流作为泄漏电流，这是对正被测量的单元电流的噪声。在这样的读取操作期间的寄生电流具有两个不期望的影响。通过编程，寄生电流对存储器系统电源提出了更高的要求。此外，寄生电流可能存在，其错误地被包含在电流中，虽然正被读取的被寻址的存储器元件。如果这样的寄生电流足够大，这可能因此导致错误的读取结果。

美国专利号7064568描述了一种感测放大器，其适用于感测在NAND存储器中的存储器单元的导电电流，而没有能力来与选择的位线中任何泄漏电流区分。

2013年3月11日提交的美国申请号13/794，344，题为“拥有具有位线电压控制的3D阵列架构的非易失性存储器和方法”讨论了在读取操作期间的泄漏电流的问题。

寄生电流的水平随沿平面的数量和每个平面内的各个字线而连接的存储器元件的数量而增加。但由于每个平面上的字线的数量不明显影响寄生电流的量，因此这些平面可以分别包括大量字线。

用于感测存储器中的差分电流的感测放大器

在许多存储器阵列中，由诸如互连的字线、位线和存储器单元的阵列元件的格子来访问阵列中的存储器单元。关于选择的字线和位线和未选的字线和位线的偏压条件是如此的：在要选择I_MEM的选择的位线31中可能出现泄漏电流I_NOISE。

图3图示了用于感测选择的位线31中的差分电流的感测放大器。感测放大器80能够感测选择的位线31中的导电电流I_MEM，并且将选择的位线31中的导电电流I_MEM与从电流分支33贡献的任何泄漏电流I_NOISE区分。当存储器单元20被导通时，可以通过感测其导电电流I_MEM的量值来读取器存储器状态。通常，正被感测的存储器单元是在正被并行感测的存储器阵列中的一页这种存储器单元中。由对应的位线31来访问该页的每个存储器单元20，通过解码位线选择信号BLS以经由位线选择开关50将选择的位线31连接到对应的感测放大器来选择该对应的位线。

感测放大器80必需地通过其放电电容器C_SA 100的速率来测量位线电流。放电越快，电流越大。在第一阶段中，感测放大器80通过在一个预定的时间以组合的电流(I_MEM+I_NOISE)放电电容器C_SA 100来感测位线电流。在第二个阶段中，单元导电电流被最小化，使得漏电流I_NOISE是在选择的位线中的显著的电流，以协力地在与预定时间相同的时间中充电电容器，有效地减去在第一感测阶段期间测量的泄漏电流的分量。这通过相对于第一感测阶段而反向位线与电容器的端子的连接来实现。电容器在两个感测阶段中的结果电压降提供单独的单元导电电流的测量，从而避免由于在选择的位线中的泄漏电流而导致的读取误差。

电容器C_SA 100具有第一端子101和第二端子103。第一端子101具有电压V1，且第二端子103具有高于V1的电压V2。

感测放大器80具有经由位线电压钳晶体管70从位线31流过输入节点81的位线电流。输入节点81能够经由由信号SW2控制的晶体管开关130耦合到第二端子103。输入节点81也能够经由由信号SW1控制的晶体管开关140耦合到第一端子101。

输入节点81也能够由预充电驱动器110来预充电。预充电驱动器110具有处于VDD的其漏极和连接到输入节点81的其栅极以及由信号PC1控制的其栅极。

通过感测放大器80以及预放电驱动器110和与位线31串联的位线电压钳晶体管70来维持位线电压。为了将位线保持在V_BL处，位线电压钳晶体管70类似于二极管钳来操作，其源极耦合于位线31且其漏极连接到感测放大器80的输入节点81。其具有被设置为V_BL+V_T的栅极电压，其中，V_T是阈值电压。以此方式，位线电压钳晶体管70隔离位线节点31与输入节点81，且为该位线设置恒定电压垫盘，诸如例如V_BL＝0.5到0.7伏特。为了位线电压钳晶体管70运作，在输入节点81处的其漏极电压必需大于其源极电压，即更大。

电容器C_SA 100的第一端子101处于电压V1处，且当接通由信号SW3控制的正连接的晶体管开关150时，可以耦合于在节点71处的时钟信号CLK。在一个实施例中，时钟信号CLK总是处于0V。在稍后将描述的另一实施例中，时钟信号CLK具有两个状态，其要么处于0V，要么在第一感测阶段期间被升压达预定ΔV。

如前所述，第一端子101也可以在第二感测阶段期间经由晶体管开关140而选择性地耦合到输入节点81。

电容器C_SA 100的第二端子103处于电压V2处。它可以被预充电驱动器120来预充电，且其漏极处于Vx(这可以是高于VDD的另一供应电压)处，且由信号PC2来控制。它在第一感测阶段期间经由晶体管开关130选择性地耦合到输入节点81。

第二端子103也连接到区分晶体管160的栅极。区分晶体管160具有跨越节点71和输出节点91的其源极和漏极。当由信号STB来导通晶体管开关170时，在输出节点91的电压电平可以被保存在锁存器180中。

通常，将存在被对应数量的感测放大器80来并行操作的存储器单元的页。该存储器单元的页由选择的字线和选择的位线的页来选择。页控制器90向感测放大器的每个供应控制和定时信号。在一个实施例中，页控制器90被实现为在存储器芯片上的控制电路中的状态机的一部分。

图4(A)-4(N)是示意性地示出图3所示的感测放大器的操作的时序图。

预充电阶段

由到达VDD的信号BLS来选择位线31以导通选择晶体管50(图4(A)(1))。

要预充电位线31和电容器C_SA 100的第二端子103两者。在PC1为高的情况下，位线31被预充电驱动器110来预充电到V_BL。在PC2高的情况下，第二端子103被预充电驱动器120初始地预充电到电压V2(0)。当预充电完成时，信号PC1和PC2变低以分别关断预充电驱动器110和预充电驱动器120(图4(B)(1)(E)(1))。

用于感测组合的电流(I_BL＝I_MEM+I_NOISE)的第一感测阶段

由位线31中的电流来提供放电电容器C_SA 100的电流，这是I_BL＝I_MEM+I_NOISE。存储器单元当其用偏压到V_BL的位线电压导通时具有组合电流I_MEM。

感测放大器80提供测量其放电电容器C_SA 100的速率来确定位线电流I_BL的量值。当信号SW2变高时，经由输入节点81的位线31耦合于第二端子103。还通过SW3高，第一端子101耦合于到处于0V的CLK的节点71。这将使得位线电流I_BL以放电电容器C_SA 100。在预定放电时间段ΔΤ之后，通过注意从V2(0)到V2(ΔT)的电压V2的下降来有效地确定放电率。见图4(F)(2)-4(K)(2)。

用于感测和减去噪声电流(I_BL＝I_NOISE)的第二感测阶段

在这个阶段期间，输入节点81从第二端子103切换到第一端子101。这通过截止晶体管开关130并导通输入节点81和第一端子101之间布置的晶体管开关140来完成。然后，通过用变为高的PC2来导通预充电驱动器120来为第二端子103通电。这将设置V2＝V1＝V2(0)。晶体管开关140由信号SW1控制。当第一端子101和到CLK的节点71之间的晶体管开关150被信号SW3截止时，这允许第一端子101排他地连接到输入节点81。

通过该设置，用I_MEM～0和I_BL～I_NOISE来最小化存储器单元20。这通过将选择的字线(图3中未示出)偏压到与选择的位线31相同的电压来实现。现在，相反，随着输入节点81反向地连接到电容器C_SA 100，漏电电流I_NOISE有效地用于充电电容器C_SA 100。(这真地将V1下拉以增加跨越电容器的电压差)。在第一感测阶段期间允许充电达与预定时间段ΔΤ相同的时间，使得其在第一感测阶段期间取消I_NOISE分量的放电效应。在预定时间段结尾，V1通过连接回节点71处的CLK而被复位为0V。这也将V2偏移低，以有效的使得在第二端子103处的先前V2(ΔT)增加到V2(2ΔT)。该最终的电压对应于电容器C_SA 100上的仅I_MEM的放电效果，且是在没有I_NOISE的干扰的情况下的I_MEM的测量——参见图4(F)(3)(4)-4(K)(3)(4)。

现在可以通过区分晶体管160来测量结果V2(2ΔT)。V2(2ΔT)的量值通过观察其是否足够地下降以截止区分晶体管160(即，V2(ΔT)是小于还是维持大于V_TH、区分晶体管160的阈值)来测量。这将导致区分晶体管160的漏极处的输出节点91分别维持处于逻辑高或被拉到CLK(＝0V，逻辑低)。

输出节点91的状态是感测的结果，且当互连的晶体管170被信号STB使能时被存储在锁存器180中。见图44(L)(5)-4(N)(5)。

在当前实施例中，该存储器单元的页被偏压以向存储器单元的页给出最小化的单元导电电流，使得I_MEM～0且I_BL～I_NOISE。在另一实施例中，该存储器单元的页可以被偏压以给存储器单元的页有限I_MEM。例如，在第一感测阶段期间，I_BL＝I_MEM+I_NOISE，且在第二感测阶段期间，I_BL＝0.3I_MEM+I_NOISE。在减去差之后，其将产生调整的0.7I_MEM，而没有任何I_NOISE分量。

图5是示出感测存储器单元的导电电流的方法的流程图。

步骤200:提供用于访问存储器单元的位线，所述位线具有从存储器单元的导电电流和由于噪声而导致的电流中构成的第一位线电流。

步骤210:预充电电容器到高于参考电压的第一预定电压。

步骤220:在第一感测阶段中，用第一位线电流来放电所述电容器达预定时间段，其中，所述第一预定电压下降到第二电压。

步骤230:在第二感测阶段中，最小化所述存储器单元的导电电流，使得所述位线具有明显从由于噪声而导致的电流构成的第二位线电流，并用所述第二位线电流充电所述电容器达与预定时间段相同的时间，其中，所述第二电压增加到第三电压。

步骤240:比较所述第三电压与所述参考电压以给出所述存储器单元的导电电流的测量。

步骤250:结束。

CLK信号要增加感测的动态范围

在图3中所示的感测放大器中，期望的位线电压通过电压钳70被维持在V_BL处的恒定的电压。为了该电压钳适当地运作，其漏极侧必需高于V_BL。这意味着，输入节点81将具有从V_X到稍微大约V_BL的操作范围。在第一感测节点期间，输入节点81正通过电容器C_SA 100来放电。在优选实施例中，为了防止在输入节点81处的电压甚至降至接近于V_BL，在放电操作期间，将电容器C_SA 100的第二端子处的电压偏移高。

图3所示的感测放大器80具有为电容器C_SA 100的第一端子提供地电压参考电平的时钟信号CLK。图4(K)示出了在先前实施例中一直处于0V的CLK信号。

图6是示出操作图3所示的感测放大器的低电压的优选实施例的时序图。如图6(K')(2)中所示，在感测的第一阶段期间，时钟信号CLK被升压了预定电压电平ΔV。这意味着在随着位线电流正放电电容器C_SA 100的感测的第一阶段期间，电容器100的两个端子上的电压被升压了ΔV。因此，第二端子上的电压从V(0)升压到V(0)+ΔV，允许用净高空间来进行放电操作。在放电时间段的结尾，第二端子上的电压下降到V(ΔT)+ΔV。(见图6(I’)(2))。在放电完成之后，即在信号SW2变低以切断到电容器C_SA 100的第二端子的位线电流之后(见图4(F)(2))，然后用返回到0V的信号CLK来终止升压(图6(K')(3))。如图4(E)(3)-4(E)(4)所示，在这一点上，由信号PC2来使能预充电驱动器120。这将复位V2到V(0)，且V1被偏移了该差。见图6(I')(3)-6(K')(3)。在如图6(J')(4)所示的第二感测阶段中，V1被位线电流I_BL下拉。在第二感测时间段结尾，V1通过连接回节点71处的CLK而被复位为0V。这也将V2偏移低到最终的V2(2ΔT)。该最终的电压对应于电容器CSA 100上的仅I_MEM的放电效果，且是在没有I_NOISE的干扰的情况下的I_MEM的测量——参见图4(F)(3)(4)-4(K)(3)(4)。此外，其中(L’)(1)、(5)示出了输出在预充电和锁存阶段下的状态。

这将第二端子上的电压恢复到V2(2ΔT)。这个时候，即使V2(2ΔT)低于V_BL，其通过禁用的晶体管130而与输入节点81隔离。以此方式，在节点81处的电压通过ΔV的另外的净高空间而操作，而同时在第一感测阶段期间被放电。

图7是图示在低电压条件下感测存储器单元的导电电流的方法的另一实施例的流程图。该方法类似于图5所示的方法，除了第一感测阶段的步骤220被以下步骤220'所取代。

步骤220':在第一感测阶段中，用第一位线电流来放电所述电容器达预定时间段，其中，所述第一预定电压下降到第二电压；且其中电容器被提供有第一和第二端子，第二端子被操作在比第一端子更高的电压电平，且在第一感测阶段期间，预定升压电压被暂时施加到第一端子。

结论

虽然针对其示例实施例来描述了本发明的各个方面，将理解，本发明有权受到所附权利要求的完整范围内的保护。

Claims (21)

1.一种方法包括:

将连接到存储器单元的感测单元的电容器预充电到参考电压之上的电压；

通过该存储器单元的位线放电该电容器，该位线接收第一位线电流，该第一位线电流包括该存储器单元的导电电流和由噪声产生的电流，其中该电压下降到第二电压；

截止该存储器单元的导电电流使得该位线接收第二位线电流，该第二位线电流包括该由噪声产生的电流，其中所述第二电压升高到第三电压；以及

将该第三电压与该参考电压比较以测量该存储器单元的导电电流。

2.如权利要求1所述的方法，还包括:

将该位线维持在预定的位线电压处；以及

由字线访问该存储器单元，

其中所述截止该导电电流包括将该字线设置到该预定的位线电压。

3.如权利要求1所述的方法，其中:

该电容器包括第一和第二端子，所述第二端子操作在比所述第一端子更高的电压电平处；以及

其中所述放电该电容器包括将该位线耦合到所述第二端子。

4.如权利要求1所述的方法，其中:

该电容器包括第一和第二端子，所述第二端子操作在比所述第一端子更高的电压电平处；以及

其中所述充电该电容器包括将该位线耦合到所述第一端子。

5.如权利要求1所述的方法，其中:

该电容器包括第一和第二端子，所述第二端子操作在比所述第一端子更高的电压电平处；以及

所述方法还包括:

在所述第一感测阶段期限暂时将预定的升压电压施加到所述第一端子。

6.如权利要求1所述的方法，还包括:

提供具有栅极的晶体管以及给定阈值以用作该参考电压；以及

其中所述将该第三电压与该参考电压比较包括将该第三电压施加到该栅极并且确定该晶体管是否导电。

7.如权利要求1所述的方法，其中:

该存储器单元是并行感测的一组存储器单元中的一个。

8.一种感测电路，包括:

电容器，具有第一端子和第二端子；

位线电压钳，配置为经由输入节点将存储器单元的位线连接到该电容器的所述第一端子和所述第二端子的一个；

预充电电路，配置为预充电该电容器到参考电压以上的电压并且预充电该位线到位线电压；以及

区分晶体管，连接到该电容器的所述第二端子以测量该电容器上的电压降以确定该存储器单元的导电电流，

其中在第一感测阶段该输入节点将该位线连接到该电容器的所述第二端子，其中该电容器被放电达预定的时间段，并且

其中在第二感测阶段该输入节点将该位线连接到该电容器的所述第一端子，其中该电容器被充电达预定的时间段。

9.如权利要求8所述的感测电路，其中该预充电电路包括连接到该输入节点的第一预充电驱动器，其中所述第一预充电驱动器被配置为预充电该位线到该位线电压。

10.如权利要求9所述的感测电路，其中该预充电电路还包括连接到该电容器的所述第二端子的第二预充电驱动器，其中所述第二预充电驱动器被配置为预充电该电容器。

11.如权利要求8所述的感测电路，还包括:

第一晶体管开关，在该输入节点和该电容器的所述第一端子之间，以选择性地将该位线连接到所述第一端子；以及

第二晶体管，在该输入节点和该电容器的所述第二端子之间，以选择性地将该位线连接到所述第二端子。

12.如权利要求8所述的感测电路，其中:

该电容器的所述第二端子操作在比所述第一端子更高的电压电平处。

13.如权利要求8所述的感测电路，还包括:

时钟发生器，耦合到所述第一端子，以在所述第一感测阶段期间，施加升压电压。

14.如权利要求8所述的感测电路，其中:

该区分晶体管配置有该参考电压，使得该区分晶体管在当该电容器上的电压降大于该参考电压时导电，并且在该电容器上的电压降小于该参考电压时不导电。

15.如权利要求8所述的感测电路，其中:

该存储器单元是并行感测的一组存储器单元中的一个。

16.如权利要求8所述的感测电路，其中:

该存储器单元具有响应于施加到其上的编程电压而可逆地改变的电阻。

17.一种系统包括:

非易失性存储器阵列，包括多个存储器单元，该多个存储器单元的每一个连接到位线和字线；以及

感测电路，连接非易失性存储器阵列，该感测电路包括一个或多个感测放大器，该一个或多个感测放大器的每一个包括:

电容器，具有第一端子和第二端子；以及

位线电压钳，配置为经由输入节点将该多个存储器单元的一个的位线连接到该电容器的所述第一端子和所述第二端子的一个；

其中为了区分该多个存储器单元的一个的导电电流和该多个存储器单元的相邻的一个的漏电流，该电容器在第一感测阶段由该输入节点连接到在所述第二端子处的该位线以放电该电容器达预定的时间段，并且在第二感测阶段由该输入节点连接到在所述第一端子处的该位线以充电该电容器达预定的时间段。

18.如权利要求17所述的系统，还包括选择晶体管，其选择性地将该多个存储器单元的一个的该位线连接到该一个或多个感测放大器的一个。

19.如权利要求17所述的系统，其中该导电电流在所述第二感测阶段之前被截止，并且该位线包括所述第二感测阶段由漏电流产生的电流。

20.如权利要求17所述感测电感，其中:

该非易失性存储器阵列是NAND类型的存储器。

21.一种设备，包括:

用于预充电电容器到参考电压以上的电压的构件，该电容器连接到存储器单元；

用于通过包括导电电流和寄生电流的第一位线电流放电该电容器达预定的时间段的构件；

用于通过包括该寄生电流的第二位线电流充电该电容器达预定的时间段的构件；以及

用于测量该电容器上的电压降以确定该存储器单元的导电电流的构件。