CN109920461A - 一种基于薄膜晶体管的阻变存储器 - Google Patents

Abstract

本发明公开了一种基于薄膜晶体管的阻变存储器，包括：存储器阵列电路，所述存储器阵列电路包括至少一个阻变存储器基础单元，每个存储器基础单元包括至少一个存储元和至少一个选择晶体管，所述选择晶体管的另一端作为检测端与分压元件相连；数据读取电路，且所述数据读取电路的第一输入端与检测端相连，所述数据读取电路的第二输入端与一阈值电压相连，所述差分放大电路的输出端与一反向器的输入端相连，通过选择合适的反向器的反向阈值和阈值电压，使得通过识别反向器输出端的高低电平来获取每个存储元的存储状态，其中，所述选择晶体管和数据读取电路的晶体管为薄膜晶体管。

Description

一种基于薄膜晶体管的阻变存储器

技术领域

本发明涉及存储技术领域，尤其涉及一种基于薄膜晶体管的阻变存储器。

背景技术

许多现代电子器件包含配置为存储数据的电子存储器。电子存储器可以是易失性存储器或非易失性存储器。易失性存储器仅在通电时存储数据，而非易失性存储器能够当断电时保持数据。由于阻变存储器(RRAM)的简单的结构以及与CMOS逻辑的兼容性，阻变存储器(RRAM)是用于下一代非易失性存储器的一种有前景的候选，理论上它具有高密度、结构简单等优势。但是随着集成度的提高，选择器成为制约它的重要瓶颈之一。如果选择器继续采用硅基晶体管作为选择器来控制的话，就彻底失去了它本征的优势。

发明内容

本发明提供一种基于薄膜晶体管的阻变存储器，整个阻变存储器成本低廉，适用于3D存储器、透明柔性存储器，以及很多硅基存储器无法适用的特殊领域，且能精确地读取到RRAM的阻值变化，即RRAM中存储数据的变化。

本发明实施例提供了一种基于薄膜晶体管的阻变存储器，包括：

存储器阵列电路，所述存储器阵列电路包括至少一个阻变存储器基础单元，每个存储器基础单元包括至少一个存储元和至少一个选择晶体管，所述选择晶体管的一端与存储元相连，控制所述存储元，所述选择晶体管的另一端作为检测端与分压元件相连；

数据读取电路，所述数据读取电路为差分放大电路，且所述差分放大电路的第一输入端与检测端相连，所述差分放大电路的第二输入端与一阈值电压相连，所述差分放大电路的输出端与一反向器的输入端相连，通过选择合适的反向器的反向阈值和阈值电压，使得通过识别反向器输出端的高低电平来获取每个存储元的存储状态，其中，所述选择晶体管和数据读取电路的晶体管为薄膜晶体管。

可选的，所述差分放大电路包括第一晶体管、第二晶体管、第一电阻、第二电阻、第三电阻，所述第一晶体管的控制端作为差分放大电路的第一输入端，所述第一晶体管的第一端与第一电阻的第一端相连，所述第一晶体管的第二端与第二电阻的第一端相连，所述第二电阻的第二端与正电源电压端相连，所述第二晶体管的控制端作为差分放大电路的阈值电压控制端，所述第二晶体管的第二端与第一电阻的第一端相连，所述第二晶体管的第二端与第三电阻的第一端相连，所述第三电阻的第二端与电源电压相连，所述第一电阻的第二端与负电源电压端相连。

可选的，所述通过选择合适的反向器的反向阈值和阈值电压，使得通过识别反向器输出端的高低电平来获取每个存储元的存储状态，具体包括：

可选的，还包括读写控制电路，所述读写控制电路与每一个阻变存储器基础单元的选择晶体管的控制端相连，且与每一个阻变存储器基础单元对应的检测端相连，利用所述读写控制电路对存储器阵列电路的写入和读取操作进行控制。

可选的，所述读写控制电路包括写电压产生模块、与存储器阵列的列数量一致的写入控制模块，每一个写入控制模块包括第一控制晶体管、第二控制晶体管、第三控制晶体管和第二反相器，所述第一控制晶体管、第二控制晶体管串联且其中的一端连接写电压产生模块的第一输出端，另一端连接写电压产生模块的第二输出端，利用写电压产生模块的两个输出端控制写入电压，所述第一控制晶体管的控制端与第一读写选择端相连，所述第二控制晶体管的控制端通过一个反相器与第一读写选择端相连；所述第一控制晶体管、第二控制晶体管之间与第二反相器的输入端相连，所述第二反向器的输出端与第三控制晶体管的第一端相连，所述第三控制晶体管的第二端与检测端相连，所述第三控制晶体管的控制端与第二读写选择端相连。

可选的，所述写电压产生模块的第一输入端为单片机产生的写入电压端，所述第二输出端为固定电压端。

可选的，当所述第一控制晶体管连接写电压产生模块的第一输出端，第二控制晶体管连接写电压产生模块的第二输出端，所述第一读写选择端和第二读写选择端为同一个读写选择端。

可选的，所述读写控制电路中的晶体管为薄膜晶体管。

可选的，所述分压元件为分压电阻。

本发明有益效果如下：

本发明阻变存储器的选择晶体管和数据读取电路的晶体管为薄膜晶体管，且存储元是阻变存储元，由于在写状态下，阻变存储器的“1”和“0”两种状态具有差距较大的阻值，使得连接数据读取电路的检测点的电压差距也较大，因此在本发明中，所述数据读取电路为差分放大电路，只需要通过选择合适的反向器的反向阈值和阈值电压，使得通过识别反向器输出端的高低电平来获取每个存储元的存储状态，大大降低了用于处理信息的存储信息处理芯片的电压承受要求，节省了成本。

附图说明

图1为本发明实施例的基于薄膜晶体管的阻变存储器的电路结构示意图。

具体实施方式

为了更好的理解上述技术方案，下面将结合说明书附图以及具体的实施方式对上述技术方案进行详细的说明。

本发明实施例提供了一种基于薄膜晶体管的阻变存储器，请参考图1，包括：存储器阵列电路100、数据读取电路200和读写控制电路300。

其中，所述存储器阵列电路100包括至少一个阻变存储器基础单元110，每个存储器基础单元110包括至少一个存储元111和至少一个选择晶体管112。所述存储元111为一个阻变存储元。

在图1的实施例中，所述存储器阵列电路100包括16个阻变存储器基础单元110，形成4横4纵的存储器阵列。每个存储器基础单元110包括一个存储元111和一个选择晶体管112。所述选择晶体管112的一端与存储元111的一端相连，控制所述存储元111，所述选择晶体管111的另一端作为检测端A与分压元件相连。其中，所述存储元111的另一端与通过读写控制电路300与BL解码器相连，用于控制对应列的存储器基础单元；所述选择晶体管111的控制端与WL解码器相连，用于控制对应行的存储器基础单元，通过BL解码器、WL解码器和读写控制电路300，就能对指定的存储元111进行读写操作。

在本实施例中，所述分压元件为分压电阻120，利用所述分压电阻120在检测端A形成检测电压供数据读取电路200进行存储的信息检测。在其他实施例中，所述分压元件还可以为其他元件，例如分压晶体管等。

存储器阵列电路100每一列的检测端A都连接有一数据读取电路200，利用所述数据读取电路200对本列对应的存储元111内存储的信号进行读取。其中，在图1中，由于附图的限制，仅画出了最右边一列对应的数据读取电路200，省略了其他列对应的数据读取电路，特此说明。

在本实施例中，所述数据读取电路200为差分放大电路，且所述差分放大电路的第一输入端Vin1与检测端A相连，所述差分放大电路的第二输入端Vin2与一阈值电压相连，所述差分放大电路的输出端与一反向器210的输入端相连，所述反向器210的输出端与存储信息处理芯片相连。通过选择合适的反向器的反向阈值和阈值电压，使得通过识别反向器输出端的高低电平来获取每个存储元的存储状态。

由于本发明采用的存储元为阻变存储元，在写状态下，阻变存储器的“1”和“0”两种状态具有差距较大的阻值，使得连接数据读取电路的检测点的电压差距也较大，现有技术将检测点的两种不同电压转换成一高电平和一低电平是一个问题。因此在本发明中，所述数据读取电路200为差分放大电路，只需要通过选择合适的反向器的反向阈值和阈值电压，使得通过识别反向器输出端的高低电平来获取每个存储元的存储状态，大大降低了用于处理信息的存储信息处理芯片的电压承受要求，节省了成本。

其中所述存储信息处理芯片具体可以是中央处理器、微控制器(MicroController Unit，简称MCU)、特定应用集成电路(英文：Application SpecificIntegrated Circuit，简称：ASIC)，可以是一个或多个用于控制程序执行的集成电路，可以是使用现场可编程门阵列(英文：Field Programmable Gate Array，简称：FPGA)开发的硬件电路，也可以是基带处理器、单片机芯片等。

具体的，所述差分放大电路包括第一晶体管201、第二晶体管202、第一电阻203、第二电阻204、第三电阻205，所述第一晶体管201的控制端作为差分放大电路的第一输入端Vin1，所述第一晶体管201的第一端与第一电阻203的第一端相连，所述第一晶体管201的第二端与第二电阻204的第一端相连，所述第二电阻204的第二端与正电源电压端Vcc相连，所述第二晶体管202的控制端作为差分放大电路的第二输入端Vin2，所述差分放大电路的第二输入端Vin2与一阈值电压相连，所述第二晶体管202的第二端与第一电阻203的第一端相连，所述第二晶体管202的第二端与第三电阻205的第一端相连，所述第三电阻205的第二端与正电源电压端Vcc相连，所述第一电阻203的第二端与负电源电压端Vss相连。

在本实施例中，所述通过选择合适的反向器的反向阈值和阈值电压，使得通过识别反向器输出端的高低电平来获取每个存储元的存储状态，具体包括：

在本实施例中，所述读写控制电路300与每一个阻变存储器基础单元的存储元111的电压控制端相连，且所述读写控制电路300与每一个阻变存储器基础单元100对应的检测端A相连，利用所述WL编码器、BL编码器、读写控制电路300对存储器阵列电路的写入和读取操作进行控制。

所述读写控制电路300包括与存储器阵列的列数量一致的写入控制模块320，每一个写入控制模块320包括第一控制晶体管321、第二控制晶体管322、第三控制晶体管323和第二反相器324，所述第一控制晶体管321、第二控制晶体管322串联且其中的一端连接写电压产生模块的第一输出端，另一端连接写电压产生模块的第二输出端，利用写电压产生模块的两个输出端控制写入电压，所述第一控制晶体管321的控制端与第一读写选择端Vc1相连，所述第二控制晶体管322的控制端通过一个第三反相器331与第一读写选择端Vc1相连；所述第一控制晶体管321、第二控制晶体管322之间与第二反相器324的输入端相连，所述第二反向器324的输出端与第三控制晶体管323的第一端相连，所述第三控制晶体管323的第二端与检测端A相连，所述第三控制晶体管323的控制端与第二读写选择端Vc2相连。在本实施例中，当所述第一控制晶体管321连接写电压产生模块的第一输出端，第二控制晶体管322连接写电压产生模块的第二输出端，所述第一读写选择端Vc1和第二读写选择端Vc2相连，为同一个读写选择端，所述写电压产生模块的第一输出端为BL解码器的输出端，利用BL解码器控制所述读写控制电路对存储器阵列电路的写入和读取操作。

在其他实施例中，所述写电压产生模块的第一输入端和第二输入端为同一个电压产生模块产生的两个电压输入端。

在其他实施例中，所述第一读写选择端Vc1和第二读写选择端Vc2不相连。

当阻变存储器基础单元110的位线接入读写控制电路300产生的高电平时，则选择晶体管112的开通与关断由WL解码器控制，如果字线接入高于选择晶体管的阈值电压，则选择晶体管导通，同时位线接通与字线串联的存储元111；执行的具体操作则有位线上的脉冲信号决定，如果提供的复位(RESET)脉冲，则执行复位写0过程，如果提供的复位(RESET)脉冲，则执行复位写0过程。由于阻变存储器基础单元110的阻变存储元受到高低电压会使其电阻阻值发生巨大的变化，以此来表示存储电路中的“0”与“1”，其被存储信息处理芯片正确感知的方式是检测反相器210的输出电压的高低，经过检测电路的作用，当存储元对应于“0”与“1”两种不同的状态时，通过放大电路和反相器转换为数字信号，测试点则分别为高电压与低电压两种状态，使得存储信息处理芯片能对存储数据做出正确的判断。

在本实施例中，所述存储器阵列电路100、数据读取电路200和读写控制电路300的晶体管都为薄膜晶体管。

由于目前的薄膜晶体管中，NMOS晶体管的制作工艺相对成熟，因此在本发明的实施例中，为了工艺成本和良率的考虑，仅采用纯NMOS晶体管的设计电路来实现对存储器阵列电路的写入和读取操作进行控制，利用本发明实施例中的数据读取电路200和读写控制电路300，虽然是纯NMOS晶体管的设计方案，也能很好地解决上述问题。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (8)

1.一种基于薄膜晶体管的阻变存储器，其特征在于，包括：

存储器阵列电路，所述存储器阵列电路包括至少一个阻变存储器基础单元，每个存储器基础单元包括至少一个存储元和至少一个选择晶体管，所述选择晶体管的一端与存储元相连，控制所述存储元，所述选择晶体管的另一端作为检测端与分压元件相连；

数据读取电路，所述数据读取电路为差分放大电路，且所述差分放大电路的第一输入端与检测端相连，所述差分放大电路的第二输入端与一阈值电压相连，所述差分放大电路的输出端与一反向器的输入端相连，通过选择合适的反向器的反向阈值和阈值电压，使得通过识别反向器输出端的高低电平来获取每个存储元的存储状态，其中，所述选择晶体管和数据读取电路的晶体管为薄膜晶体管。

2.如权利要求1所述的基于薄膜晶体管的阻变存储器，其特征在于，所述差分放大电路包括第一晶体管、第二晶体管、第一电阻、第二电阻、第三电阻，所述第一晶体管的控制端作为差分放大电路的第一输入端，所述第一晶体管的第一端与第一电阻的第一端相连，所述第一晶体管的第二端与第二电阻的第一端相连，所述第二电阻的第二端与正电源电压端相连，所述第二晶体管的控制端作为差分放大电路的阈值电压控制端，所述第二晶体管的第二端与第一电阻的第一端相连，所述第二晶体管的第二端与第三电阻的第一端相连，所述第三电阻的第二端与电源电压相连，所述第一电阻的第二端与负电源电压端相连。

3.如权利要求1所述的基于薄膜晶体管的阻变存储器，其特征在于，还包括读写控制电路，所述读写控制电路与每一个阻变存储器基础单元的存储元的电压控制端相连，且与每一个阻变存储器基础单元对应的检测端相连，利用所述读写控制电路对存储器阵列电路的写入和读取操作进行控制。

4.如权利要求3所述的基于薄膜晶体管的阻变存储器，其特征在于，所述读写控制电路包括与存储器阵列的列数量一致的写入控制模块，每一个写入控制模块包括第一控制晶体管、第二控制晶体管、第三控制晶体管和第二反相器，所述第一控制晶体管、第二控制晶体管串联且其中的一端连接写电压产生模块的第一输出端，另一端连接写电压产生模块的第二输出端，利用写电压产生模块的两个输出端控制写入电压，所述第一控制晶体管的控制端与第一读写选择端相连，所述第二控制晶体管的控制端通过反相器与第一读写选择端相连；所述第一控制晶体管、第二控制晶体管之间与第二反相器的输入端相连，所述第二反向器的输出端与第三控制晶体管的第一端相连，所述第三控制晶体管的第二端与检测端相连，所述第三控制晶体管的控制端与第二读写选择端相连。

5.如权利要求4所述的基于薄膜晶体管的阻变存储器，其特征在于，所述写电压产生模块的第一输入端为BL解码器的输出端，所述第二输出端为固定电压端，利用BL解码器控制所述读写控制电路对存储器阵列电路的写入和读取操作。

6.如权利要求5所述的基于薄膜晶体管的阻变存储器，其特征在于，当所述第一控制晶体管连接写电压产生模块的第一输出端，第二控制晶体管连接写电压产生模块的第二输出端，所述第一读写选择端和第二读写选择端为同一个读写选择端。

7.如权利要求4所述的基于薄膜晶体管的阻变存储器，其特征在于，所述读写控制电路中的晶体管为薄膜晶体管。

8.如权利要求1所述的基于薄膜晶体管的阻变存储器，其特征在于，所述分压元件为分压电阻或分压晶体管。