CN103093810B - 电阻式存储器装置 - Google Patents

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Abstract

一种电阻式存储器装置，包括存储器阵列、读取电路、写回逻辑电路以及写回电路。读取电路读取一被选择的存储器单元内所存储的数据，并产生第一控制信号。写回逻辑电路根据第一控制信号与第二控制信号产生写回控制信号。写回电路根据写回控制信号以及一写回电压对被选择的存储器单元执行写回操作，使得被选择的存储器单元的一电阻状态由一低电阻状态转换为一高电阻状态，并且根据被选择的存储器单元的电阻状态产生第二控制信号。

Description

电阻式存储器装置
技术领域
本发明涉及一种电阻式存储器装置，特别涉及一种具备写回机制的电阻式存储器装置。
背景技术
随着便携式电子装置产品的普及化，非易失性存储器的需求有日渐增加的趋势，其中电阻式存储器(Resistiverandom-accessmemory，缩写为RRAM或ReRAM)为目前具有潜力的下世代非易失性存储器技术之一。电阻式存储器拥有低功率消耗、面积小及操作速度快等优点，因此可以取代快闪存储器等现存技术。
电阻式存储器的存储器单元可包含一晶体管一电阻元件(即，1T1R架构)。由于晶体管的电阻值与晶体管的尺寸成反比，在不影响RRAM存储器单元跨压的情况下，只能让晶体管维持适当的大小。然而，这样的限制会造成元件整体的面积无法微缩。因此，0T1R或是0T2R的架构开始被开发出来。
由于不使用晶体管，使得0T1R或是0T2R的存储器单元的整体元件尺寸可大幅缩小。然而，因为缺少晶体管的隔绝，造成未被选择到的元件会有漏电流流入的情况。
有鉴于此，本发明提出了一种具备写回机制的电阻式存储器装置，用以在读到低阻态之后，将存储器单元写回先高阻态的状态，使整体漏电情况不会影响到整体的电路操作。
发明内容
根据本发明的一实施例，一种电阻式存储器装置，包括一存储器阵列、一读取电路、一写回逻辑电路以及一写回电路。存储器阵列包括多个存储器单元，其中各存储器单元包括至少一非易失性元件。读取电路耦接至一选择位线与一选择字线的其中一个，其中选择位线与选择字线电性连接至存储器单元中一被选择的存储器单元，并且读取电路读取被选择的存储器单元内所存储的数据，并根据该数据产生第一控制信号。写回逻辑电路耦接至读取电路，并且根据第一控制信号与第二控制信号产生写回控制信号。写回电路，耦接至写回逻辑电路，用以根据写回控制信号以及写回电压对被选择的存储器单元执行写回操作，使得被选择的存储器单元的一电阻状态由一低电阻状态转换为一高电阻状态，并且根据被选择的存储器单元的该电阻状态产生第二控制信号。
根据本发明的另一实施例，一种电阻式存储器装置，可支持一页读取模式，包括一存储器阵列、多个读取电路、一整合逻辑电路、一写回逻辑电路以及一写回电路。存储器阵列包括多个存储器单元，其中各存储器单元包括至少一非易失性元件。各读取电路分别耦接至一栏存储器单元，用以于一读取操作中分别读取一列被选择的存储器单元中对应的一存储器单元内所存储的数据，并且根据该数据产生对应的一位数据信号。整合逻辑电路耦接至读取电路，用以根据该等位数据信号产生一第一控制信号。写回逻辑电路，耦接至整合逻辑电路，并且根据第一控制信号与一第二控制信号产生一写回控制信号。写回电路耦接至写回逻辑电路，用以根据写回控制信号以及一写回电压对该列被选择的存储器单元执行写回操作。当位数据信号的任何一个反映出其所对应的存储器单元内所存储的数据具有第一逻辑电平时，写回电路通过写回电压将该列被选择的存储器单元中具有第一逻辑电平的一或多个存储器单元的数据的一电阻状态由一低电阻状态转换为一高电阻状态。
附图说明
图1显示根据本发明的第一实施例所述的电阻式存储器装置方块图。
图2a显示存储器单元被重置(Reset)时的电阻状态。
图2b显示存储器单元设置(Set)时的电阻状态。
图3显示被设置为逻辑低状态的存储器单元的电阻状态在破坏性读取后电阻状态被转态的示意图。
图4显示根据本发明的一实施例所述的电阻式存储器装置的部分电路图。
图5显示根据本发明的一实施例所述的写回电路的详细电路图。
图6显示根据本发明的一实施例所述的读取电路的详细电路图。
图7显示根据本发明的一实施例所述的写回机制流程图。
图8显示根据本发明的一实施例所述的电阻式存储器装置的相关信号波形图。
图9显示根据本发明的第二实施例所述的电阻式存储器装置方块图。
【主要元件符号说明】
100、900～电阻式存储器装置；
110、910～存储器阵列；
120、600、920-1、920-2、920-N～读取电路；
130、400、930～写回逻辑电路；
140、500、940～写回电路；
150、950～位线解码器；
160、960～字线解码器；
170、970～位线路径选择电路；
180、980～字线路径选择电路；
190、195、990、995～切换模组；
410、420～D型触发器；
430、440～逻辑电路；
510、610～驱动电路；
935～整合逻辑电路；
B1、B1_r、B1_WB、B2、BN、CLK、PM_B1、RD_EN、Read、WB、WB’、WBb～信号；
BL0、BLN～位线；
BLSEL～选择位线；
BLUNSEL～未选择位线；
D～输入端；
IBIAS1、IBIAS2、IMIR1、IMIR2、IRD、IWB～电流；
MC～存储器单元；
MN1、MN2、MN3、MN4、MN5、MN6、MN7、MN8、MN9、MP1～晶体管；
N1、N2～节点；
Q、QB～输出端；
RH、RL～电阻；
SW1、SW2～开关；
V、VBL、VBL-UNSEL、VDD、VRD、VWB、VWL、VWL-UNSEL～电压；
WL0、WLM～字线；
WLSEL～选择字线；
WLUNSEL～未选择字线。
具体实施方式
为使本发明的制造、操作方法、目标和优点能更明显易懂，下文特举几个优选实施例，并配合附图，作详细说明如下：
实施例：
图1显示根据本发明的第一实施例所述的电阻式存储器装置方块图。电阻式存储器装置100可包括存储器阵列110、读取电路120、写回逻辑电路130、写回电路140、位线解码器150、字线解码器160、位线路径选择电路170、字线路径选择电路180、以及第一及第二切换模组190与195。存储器阵列110可包括多个存储器单元，根据本发明的一实施例，各存储器单元可包括至少一非易失性存储器元件，其中非易失性存储器元件可包括一或两个电阻元件。在本发明的一实施例中，当各存储器单元包含一个电阻元件时，在操作时，其电性上仍可具有两个电阻元件耦接的效果。因此，以下实施例中，将利用两个电阻元件代表一存储器单元的等效电路来介绍本发明的概念。
第一切换模组190耦接至多个位线BL0～BLN，并且包括多个开关，用以根据位线解码器150所输出的控制信号将被选择的位线电性连接至一选择位线BLSEL，以及将未被选择的位线电性连接至一未选择位线BLUNSEL。位线解码器150根据读取或写入地址解码出被选择的存储器单元地址，并且根据该地址产生对应的控制信号，用以控制第一切换模组190的操作。位线路径选择电路170可接收多个控制电压，包括写回电压VWB、被选择的位线电压VBL以及未被选择的位线电压VBL-UNSEL，并且用以根据系统控制信号将适当的控制电压提供给选择位线BLSEL与未选择位线BLUNSEL。
同样地，第二切换模组195耦接至多个字线WL0～WLM，并且包括多个开关，用以根据字线解码器160所输出的控制信号将被选择的字线电性连接至一选择字线WLSEL，以及将未被选择的字线电性连接至一未选择字线WLUNSEL。字线解码器160根据读取或写入地址解码出被选择的存储器单元地址，并且根据该地址产生对应的控制信号，用以控制第二切换模组195的操作。字线路径选择电路180可接收多个控制电压，包括读取电压VRD、被选择的字线电压VWL以及未被选择的位线电压VWL-UNSEL，并且用以根据系统控制信号将适当的控制电压提供给选择字线WLSEL与未选择字线WLUNSEL。
在本发明的实施例中，字线与位线的配置是可以对调的，因此本发明并不限于以上所述的实施方式。
图2a显示存储器单元被重置(Reset)时的电阻状态。图2b显示存储器单元设置(Set)时的电阻状态。如图2a所示，当电阻元件两端的电极由上而下分别被施加0伏特与V伏特的电压时，存储器单元会被重置，用以代表逻辑高状态，此时存储器单元的等效电阻状态为RH+RL，其中RH代表高电阻，RL代表低电阻。另一方面，如图2b所示，当电阻元件两端的电极由上而下分别被施加V伏特与0伏特的电压时，存储器单元会被设置，用以代表逻辑低状态，此时存储器单元的等效电阻状态为RL+RH。
图3显示被设置为逻辑低状态的存储器单元的电阻状态在破坏性读取后电阻状态被转态的示意图。由于(RH+RL)与(RL+RH)的电阻值相当，使得在读取操作时无法准确判别出两逻辑状态的差异。因此，在读取电阻式存储器时，通常采用破坏性读取(DestructiveRead)的方式，使得被设置为逻辑低状态的存储器单元，在读取的过程中，其电阻状态会如图3所示因施加读取电压VRD而转态为RL+RL。
然而，由于存储器单元的电阻状态在读取后被转态为RL+RL，造成存储器单元的电阻值大幅降低，因而产生造成会影响存储器操作的漏电流。为了解决此问题，本发明提出了一种新的电阻式存储器装置及操作方法，可通过写回机制，将经由破坏性读取被转态的RL部分转换回RH。
图4显示根据本发明的一实施例所述的电阻式存储器装置的部分电路图。在此实施例中，电阻式存储器装置操作于单一读取模式(SingleReadMode)，即于一次读取操作读取一个被选择的存储器单元。被选择的存储器单元MC通过选择位线BLSEL与开关SW1耦接至读取电路，并且通过选择字线WLSEL与开关SW2耦接至写回电路。值得注意的是，在本发明的实施例中，字线与位线的配置是可以对调的，因此本发明并不限于以上所述的实施方式。
开关SW1根据读取控制信号RD_EN作切换，开关SW2根据写回控制信号WB作切换，用以于读取操作时将被选择的存储器单元MC电性连接至读取电压VRD与读取电路，以及在写回操作时将被选择的存储器单元MC电性连接至写回电压VWB与写回电路。
在读取操作时，读取电路读取被选择的存储器单元MC内所存储的数据，并根据该数据产生第一控制信号B1。写回逻辑电路400耦接至读取电路与写回电路，用以根据第一控制信号B1与第二控制信号B1_WB产生写回控制信号WB。在写回操作时，写回电路对被选择的存储器单元MC执行写回操作，使得被选择的存储器单元MC的一电阻状态由一低电阻状态(例如，图3所示的RL+RL)转换为一高电阻状态(例如，图2b或图3所示的RL+RH)，并且根据被选择的存储器单元MC的电阻状态产生第二控制信号B1_WB。在本发明的实施例中，第二控制信号B1_WB可实时反映出被选择的存储器单元MC目前的电阻状态。
根据本发明的一实施例，写回逻辑电路400可包括第一及第二触发器410与420，例如D型触发器，以及第一及第二逻辑电路430与440。第一触发器410具有一接收端D用以接收第一控制信号B1，并进一步锁存第一控制信号B1，并根据读取控制信号RD_EN将第一控制信号B1于输出端Q输出(其中QB为反相输出端)。例如，第一触发器410可在读取控制信号RD_EN的一下降(或上升)沿将第一控制信号B1输出，用以作为一输出信号B1_r。
第一逻辑电路430接收信号B1_r与第二控制信号B1_WB，并将信号B1_r与B1_WB执行数个逻辑运算以产生输出信号WB’。由于输出信号WB’与写回控制信号WB以及输出信号B1_r与第一控制信号B1具有相应的波形，因此第一逻辑电路430的作用相当于根据第一控制信号B1与第二控制信号B1_WB产生写回控制信号WB。
第二触发器420具有一接收端D用以接收，并进一步锁存信号WB’，并根据一时钟信号CLK于输出端Q输出信号WB’作为写回控制信号WB。第二逻辑电路440分别耦接至第一及第二触发器410与420，用以根据写回控制信号WB与读取信号Read执行逻辑数个运算，以产生读取控制信号RD_EN。其中读取信号Read为由系统所产生的一控制信号。
图5显示根据本发明的一实施例所述的写回电路的详细电路图。写回电路500可包括晶体管MN1～MN5以及第一驱动电路510。第一晶体管MN1耦接至接地点。第二晶体管MN2耦接至接地点，并具有一第二控制极耦接至第一晶体管MN1的第一控制极。第一晶体管MN1与第二晶体管MN2可形成一第一电流镜。第三晶体管MN3耦接于第二晶体管MN2与参考电流源VDD之间，并具有一第三控制极接收写回控制信号WB。第四晶体管MN4耦接于第一晶体管MN1与所选择到的存储器的一端,存储器的另一端耦接至写回电压VWB，并具有一第四控制极接收写回控制信号WB。第五晶体管MN5耦接至第二晶体管MN2与第三晶体管MN3，并且具有一第五控制极接收一反相写回控制信号WBb。
根据本发明的一实施例，当不需执行写回操作时，第五晶体管MN5可根据反相写回控制信号WBb被导通，将节点N1耦接至接地点，用以重置节点N1的电压。当需要执行写回操作时，第三晶体管MN3与第四晶体管MN4可根据写回控制信号WB被导通，用以开始写回操作。
在写回操作时，由于第三晶体管MN3与第四晶体管MN4被导通，使得写回电流IWB可流经被选择的存储器单元MC，并流经第一晶体管MN1，其中写回电流IWB的大小可反映出被选择的存储器单元MC内所存储的数据的一电阻状态。此外，由于第一晶体管MN1与第二晶体管MN2形成第一电流镜，使得写回电路500可根据写回电流IWB产生第一镜射电流IMIR1。
写回电路500比较第一镜射电流IMIR1与第一参考电流IBIAS1的大小，其中通过设计第一晶体管MN1与第二晶体管MN2的尺寸，可使写回电流IWB相等于第一镜射电流IMIR1，或使两者具有倍数关系。如果第一镜射电流IMIR1大于第一参考电流IBIAS1时，代表被选择的存储器单元MC内所存储的数据的一电阻状态目前为低电阻状态(例如，RL+RL)。此时，节点N1的电压会被放电至接地电压，此接地电压会通过第一驱动电路510输出作为第二控制信号B1_WB，用以拉低第二控制信号B1_WB的电压电平。
根据本发明的一实施例，当第二控制信号B1_WB具有低电压电平时，代表被选择的存储器单元MC内所存储的数据的一电阻状态尚未被转换回高电阻状态(例如，RL+RH)。此时，第三晶体管MN3与第四晶体管MN4会持续被导通，直到被选择的存储器单元MC内所存储的数据的电阻状态由低电阻状态被转换回高电阻状态。
另一方面，当第一镜射电流IMIR1小于第一参考电流IBIAS1时，代表被选择的存储器单元MC内所存储的数据的电阻状态目前为高电阻状态(例如，RL+RH)。此时，节点N1的电压会被充电至操作电压VDD，此操作电压会通过第一驱动电路510输出作为第二控制信号B1_WB，用以拉高第二控制信号B1_WB的电压电平。
当第二控制信号B1_WB具有高电压电平时，代表被选择的存储器单元MC内所存储的数据的一电阻状态已被转换回高电阻状态(例如，RL+RH)。此时，写回逻辑电路(例如，写回逻辑电路130或400)会因应第二控制信号B1_WB的电压电平变化而转换写回控制信号WB的信号电平，使得第三晶体管MN3与第四晶体管MN4被关闭，写回操作完成。
图6显示根据本发明的一实施例所述的读取电路的详细电路图。读取电路600可包括晶体管MN6～MN9、MP1以及第二驱动电路610。第六晶体管MN6耦接至接地点。第七晶体管MN7耦接至接地点，并具有一第七控制极耦接至第六晶体管MN6的一第六控制极。第六晶体管MN6与第七晶体管MN7可形成一第二电流镜。第八晶体管MN8耦接于第七晶体管MN7与参考电流源VDD之间，并具有一第八控制极接收读取控制信号RD_EN。第九晶体管MN9耦接于第六晶体管MN6与所选择到的存储器的一端,存储器的另一端耦接至读取电压VRD，并具有一控制极接收读取控制信号RD_EN。第十晶体管MP1分别耦接至第七晶体管MN7、第八晶体管MN8间和参考电流源VDD之间，并且具有一第十控制极接收读取控制信号RD_EN。
根据本发明的一实施例，在读取操作时，第八晶体管MN8与第九晶体管MN9会被导通，使得读取电流IRD可流经被选择的存储器单元MC，并流经第六晶体管MN6，其中读取电流IRD的大小可反映出被选择的存储器单元MC内所存储的数据的一电阻状态(即，数据内容)。此外，由于第六晶体管MN6与第七晶体管MN7形成第二电流镜，使得读取电路600可根据读取电流IRD产生第二镜射电流IMIR2。
读取电路600比较第二镜射电流IMIR2与第二参考电流IBIAS2的大小，其中通过设计第六晶体管MN6与第七晶体管MN7的尺寸，可使读取电流IRD相等于第二镜射电流IMIR2，或使两者具有倍数关系。如果第二镜射电流IMIR2大于第二参考电流IBIAS2时，代表被选择的存储器单元MC内所存储的数据的一电阻状态目前为低电阻状态(例如，RL+RL)。此时，节点N2的电压会被放电至接地电压，此接地电压会通过第二驱动电路610输出作为第一控制信号B1，用以拉低第一控制信号B1的电压电平。
另一方面，当第二镜射电流IMIR2小于第二参考电流IBIAS2时，代表被选择的存储器单元MC内所存储的数据的电阻状态目前为高电阻状态(例如，RH+RL或RL+RH)。此时，节点N2的电压会被充电至操作电压VDD，此操作电压会通过第二驱动电路610输出作为第一控制信号B1，用以拉高第一控制信号B1的电压电平。
本发明并不限于图4、图5与图6中所采用的逻辑门类型以及晶体管类型。本领域技术人员当可在不脱离本发明的精神和范围内，根据本发明所提出的操作概念做适当的逻辑门类型改变或晶体管类型置换，因此本发明的保护范围当视所附权利要求书界定范围为准。
图7显示根据本发明的一实施例所述的写回机制流程图。首先，假设电阻式存储器装置从待机(Standby)状态接收到读取指令，便开始执行读取操作(步骤S702)。接着，通过读取电路所输出的第一控制信号B1可判断出是否读取到的数据为0(步骤S704)。如果否，则不作任何写回动作，直接回到待机状态等待下一个指令(步骤S710)。如果是，代表这笔数据在读取的过程中经历过破坏性读取，接着将进入写回模式，开始写回操作(步骤S706)。在写回的过程中，可通过写回电路所输出的信号持续判断是否写回成功(即，是否写回电路输出为1)(步骤S708)。如果否，则写回操作会持续被进行。如果是，则回到待机状态等待下一个指令(步骤S710)。
图8显示根据本发明的一实施例所述的电阻式存储器装置的相关信号波形图。当读取电路所输出的第一控制信号B1为0时，B1的值会在读取控制信号RD_EN目前的脉冲结束后被存储到第一触发器410中。当读取信号Read的下一个脉冲开始时，由于第一触发器410的输出B1_r为0，且第二控制信号B1_WB被初始为0，写回控制信号WB会转变为1。当写回控制信号WB为1之后，会将信号B1_r以及RD_EN的值设为0，此时电路进入写回模式，读取操作会被禁能。
进入写回模式之后，写回电路将电阻元件写回高电阻状态，并持续检测电阻元件是否恢复到高电阻状态。当写回电路输出的第二控制信号B1_WB转变为1之后，代表元件确定被写回高电阻状态，致使在下一个周期之后写回控制信号WB被拉回0，结束写回操作。然后，电阻式存储器装置的控制电路可继续其他动作，直到下一次读取到0之后，再开始写回的动作。
图9显示根据本发明的第二实施例所述的电阻式存储器装置方块图。在此实施例中，电阻式存储器装置900可操作于一页读取模式(PageReadMode)，即于一次读取操作中同时读取一列(或一栏)被选择的存储器单元。电阻式存储器装置900可包括存储器阵列910、多个读取电路920-1、920-2…920-N、写回逻辑电路930、整合逻辑电路935、写回电路940、位线解码器950、字线解码器960、位线路径选择电路970、字线路径选择电路980、以及第三及第四切换模组990与995。电阻式存储器装置900的大部分元件与电阻式存储器装置100的元件功能相似，因此相关的描述可参考至图1的相关段落内容，并在此不再赘述。
根据本发明的一实施例，各读取电路920-1～920-N可分别耦接至一栏存储器单元，用以于一读取操作中读取一列被选择的存储器单元中的对应的一存储器单元内所存储的数据，并且根据该数据产生对应的一位数据信号B1～BN。在本发明的实施例中，字线与位线的配置是可以对调的，因此本发明并不限于以上所述的实施方式。
整合逻辑电路935耦接至读取电路920-1～920-N，用以接收位数据信号B1～BN，并且根据位数据信号产生一控制信号PM_B1。写回逻辑电路930耦接至整合逻辑电路935，并且根据控制信号PM_B1与写回电路940所输出的第二控制信号B1_WB产生写回控制信号WB。写回电路940耦接至写回逻辑电路930，用以根据写回控制信号WB以及一写回电压VWB对该列被选择的存储器单元执行写回操作。
在本发明的一实施例中，当位数据信号B1～BN的任何一个反映出所对应的存储器单元内所存储的数据具有一第一逻辑电平(例如，逻辑低电平，或是可反映出低电阻状态RL+RL的一逻辑电平)时，写回电路940通过写回电压VWB将该列被选择的存储器单元中具有第一逻辑电平的一或多个存储器单元的数据的一电阻状态由一低电阻状态转换为一高电阻状态。
根据本发明的一实施例，整合逻辑电路935可包括多个逻辑门，用以将位数据信号B1～BN执行逻辑运算，以产生控制信号PM_B1。举例而言，整合逻辑电路935可包括一或多个与(AND)逻辑门，因此只要位数据信号B1～BN的任何一个为0时，产生的控制信号PM_B1就会为0，代表必须执行写回操作。
在此实施例中，写回逻辑电路930的电路类似于写回逻辑电路400，其中将图4中的第一控制信号B1取代为控制信号PM_B1，即可推得写回逻辑电路930的电路。
此外，在此实施例中，读取电路920-1～920-N的至少一个的电路类似于读取电路600，其中将图6中的存储器单元MC取代为该列被选择的存储器单元中，读取电路所对应的存储器单元即可。
此外，在此实施例中，写回电路940的电路类似于写回电路500，其中只要将图5中的存储器单元MC取代为该列被选择的存储器单元即可，该列被选择的存储器单元中的多个存储器单元可并联耦接于写入电压VWB与第四晶体管MN4之间，并且第一参考电流IBIAS1可根据耦接的存储器单元的数量重新做设计。
根据本发明的一实施例，虽然写回电路940是针对一整列被选择的存储器单元执行写回操作，然而，第三切换模组990可根据位线解码器950的控制信号，将适当的写入电压VWB耦接至具有第一逻辑电平(或低电阻状态)的存储器单元，以及将另一个适当的非写入电压耦接至具有第二逻辑电平(或高电阻状态)的存储器单元，以避免破坏不需被写回的存储器单元内所存储的数据。因此，实际上仅有经历过破坏性读取的存储器单元会被执行写入操作。
由以上的实施例可看出，本发明所提出的写入控制机制与相关的电路架构不仅可适用于解决单一读取模式(SingleReadMode)中的破坏性读取所造成的问题，亦适用于解决页读取模式(PageReadMode)中的破坏性读取所造成的问题。
权利要求书中用以修饰元件的“第一”、“第二”、“第三”等序数词的使用本身未暗示任何优先权、优先次序、各元件之间的先后次序、或方法所执行的步骤的次序，而仅用作标识来区分具有相同名称(具有不同序数词)的不同元件。
本发明虽以优选实施例公开如上，然其并非用以限定本发明的范围，本领域技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视所附权利要求书界定范围为准。

Claims (19)

1.一种电阻式存储器装置，包括：
存储器阵列，包括多个存储器单元，其中各存储器单元包括至少一非易失性存储器元件；
读取电路，耦接至选择位线与选择字线的其中一个，其中该选择位线与该选择字线电性连接至所述存储器单元中被选择的存储器单元，并且该读取电路读取该被选择的存储器单元内所存储的数据，并根据该数据产生第一控制信号；
写回电路，耦接至写回逻辑电路，用以根据写回控制信号以及写回电压对该被选择的存储器单元执行写回操作，使得该被选择的存储器单元的电阻状态由低电阻状态转换为高电阻状态，并且根据该被选择的存储器单元的该电阻状态产生第二控制信号；以及
写回逻辑电路，分别耦接该读取电路与该写回电路，并且根据该第一控制信号与该第二控制信号产生写回控制信号。
2.如权利要求1所述的电阻式存储器装置，其中该非易失性存储器元件包括一或两个电阻元件。
3.如权利要求1所述的电阻式存储器装置，其中该写回电路通过该选择位线与该选择字线的另一个电性连接至该被选择的存储器单元，并且包括一第一电流镜，用以根据流经该被选择的存储器单元的一写回电流产生一第一镜射电流，该写回电路比较该第一镜射电流与一第一参考电流的大小，以产生一第一比较结果，并且根据该第一比较结果产生该第二控制信号。
4.如权利要求1所述的电阻式存储器装置，其中该写回电路包括：
一第一晶体管，耦接至一接地点，具有一第一控制极；
一第二晶体管，耦接至该接地点，并具有一第二控制极耦接至该第一晶体管的该第一控制极；
一第三晶体管，耦接于该第二晶体管与一第一参考电流源之间，并具有一第三控制极接收该写回控制信号；以及
一第四晶体管，耦接于该第一晶体管与所选择到的存储器单元的一端,存储器单元的另一端耦接至该写回电压VWB，并具有一第四控制极接收该写回控制信号。
5.如权利要求4所述的电阻式存储器装置，其中该写回电路还包括：
一第五晶体管，耦接至该第二晶体管与该第三晶体管，并且具有一第五控制极接收一反相写回控制信号；以及
一第一驱动电路，耦接至该第五晶体管，用以输出该第二控制信号。
6.如权利要求1所述的电阻式存储器装置，其中该读取电路包括一第二电流镜，用以根据流经该被选择的存储器单元的一读取电流产生一第二镜射电流，该读取电路比较该第二镜射电流与一第二参考电流的大小，以产生一第二比较结果，并且根据该第二比较结果产生该第一控制信号。
7.如权利要求6所述的电阻式存储器装置，其中该读取电路包括：
一第六晶体管，耦接至一接地点，具有一第六控制极；
一第七晶体管，耦接至该接地点，并具有一第七控制极耦接至该第六晶体管的该第六控制极；
一第八晶体管，耦接于该第七晶体管与一第二参考电流源之间，并具有一第八控制极接收一读取控制信号；以及
一第九晶体管，耦接于该第六晶体管与所选择到的存储器单元的一端,存储器单元的另一端耦接至读取电压VRD，并具有一第九控制极接收该读取控制信号。
8.如权利要求7所述的电阻式存储器装置，其中该读取电路还包括：
一第十晶体管，耦接至该第七晶体管与该第八晶体管，并且具有一第十控制极接收该读取控制信号；以及
一第二驱动电路，耦接至该第十晶体管，用以输出该第一控制信号。
9.如权利要求1所述的电阻式存储器装置，其中该写回逻辑电路包括：
一第一触发器，接收并锁存该第一控制信号，并根据一读取控制信号输出该第一控制信号；以及
一第一逻辑电路，耦接至该第一触发器，并且根据该第一控制信号与该第二控制信号产生该写回控制信号。
10.如权利要求9所述的电阻式存储器装置，其中该写回逻辑电路还包括：
一第二触发器，接收并锁存该写回控制信号，并根据一时钟信号输出该写回控制信号；以及
一第二逻辑电路，耦接至该第一触发器与该第二触发器，用以根据该写回控制信号与一读取信号产生该读取控制信号。
11.一种电阻式存储器装置，可支持一页读取模式，包括：
一存储器阵列，包括多个存储器单元，其中各存储器单元包括至少一非易失性存储器元件；
多个读取电路，其中各读取电路分别耦接至一栏存储器单元，用以于一读取操作中分别读取一列被选择的存储器单元中对应的一存储器单元内所存储的数据，并且根据该数据产生对应的一位数据信号；
一整合逻辑电路，耦接至该读取电路，用以根据所述位数据信号产生一第一控制信号；
一写回逻辑电路，耦接至该整合逻辑电路，并且根据该第一控制信号与一第二控制信号产生一写回控制信号；以及
一写回电路，耦接至该写回逻辑电路，用以根据该写回控制信号以及一写回电压对该列被选择的存储器单元执行写回操作，
其中当所述位数据信号的任何一个反映出其所对应的存储器单元内所存储的数据具有一第一逻辑电平时，该写回电路通过该写回电压将该列被选择的存储器单元中具有该第一逻辑电平的所述存储器单元的数据的一电阻状态由一低电阻状态转换为一高电阻状态。
12.如权利要求11所述的电阻式存储器装置，其中该非易失性存储器元件包括一或两个电阻元件。
13.如权利要求11所述的电阻式存储器装置，其中该写回电路包括一第一电流镜，用以根据流经该列被选择的存储器单元的一写回电流产生一第一镜射电流，该写回电路比较该第一镜射电流与一第一参考电流的大小，以产生一第一比较结果，并且根据该第一比较结果产生该第二控制信号。
14.如权利要求11所述的电阻式存储器装置，其中该写回电路包括：
一第一晶体管，耦接至一接地点，并具有一第一控制极；
一第二晶体管，耦接至该接地点，并具有一第二控制极耦接至该第一晶体管的该第一控制极；
一第三晶体管，耦接于该第二晶体管与一第一参考电流源之间，并具有一第三控制极接收该写回控制信号；
一第四晶体管，耦接于该第一晶体管与该写回电压之间，并具有一第四控制极接收该写回控制信号；
一第五晶体管，耦接至该第二晶体管与该第三晶体管，并且具有一第五控制极接收一反相写回控制信号；以及
一第一驱动电路，耦接至该第五晶体管，用以输出该第二控制信号。
15.如权利要求11所述的电阻式存储器装置，其中所述读取电路的至少一个包括一第二电流镜，用以根据流经该列被选择的存储器单元中对应的该存储器单元的一读取电流产生一第二镜射电流，该读取电路比较该第二镜射电流与一第二参考电流的大小，以产生一第二比较结果，并且根据该第二比较结果产生对应的该位数据信号。
16.如权利要求15所述的电阻式存储器装置，其中该读取电路包括：
一第六晶体管，耦接至一接地点，并具有一第六控制极；
一第七晶体管，耦接至该接地点，并具有一第七控制极耦接至该第六晶体管的该第六控制极；
一第八晶体管，耦接于该第七晶体管与一第二参考电流源之间，并具有一第八控制极接收一读取控制信号；
一第九晶体管，耦接于该第六晶体管与一读取电压之间，并具有一第九控制极接收该读取控制信号；
一第十晶体管，耦接至该第七晶体管与该第八晶体管，并且具有一第十控制极接收该读取控制信号；以及
一第二驱动电路，耦接至该第十晶体管，用以输出对应的该位数据信号。
17.如权利要求16所述的电阻式存储器装置，其中该写回逻辑电路包括：
一第一触发器，接收并锁存该第一控制信号，并根据一读取控制信号输出该第一控制信号；
一第一逻辑电路，耦接至该第一触发器，并且根据该第一控制信号与该第二控制信号产生该写回控制信号；以及
一第二逻辑电路，耦接至该第一触发器，用以根据该写回控制信号与一读取信号产生该读取控制信号。
18.如权利要求17所述的电阻式存储器装置，其中该第一触发器为一D型触发器。
19.一种写回方法，适用于电阻式存储器装置，该方法包括：
首先，假设该电阻式存储器装置从待机状态接收到读取指令，便开始执行读取操作；
接着，通过读取电路所输出的第一控制信号判断出是否读取到的数据为0；
如果否，则不作任何写回动作，直接回到待机状态等待下一个指令；
如果是，代表这笔数据在读取的过程中经历过破坏性读取，接着将进入写回模式，开始写回操作；
在写回的过程中，可通过写回电路所输出的信号持续判断是否写回成功，即，是否写回电路输出为1；如果否，则写回操作会持续被进行；如果是，则回到待机状态等待下一个指令。
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