TW201214434A - Variable-resistance memory device - Google Patents

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TW201214434A
TW201214434A TW100123948A TW100123948A TW201214434A TW 201214434 A TW201214434 A TW 201214434A TW 100123948 A TW100123948 A TW 100123948A TW 100123948 A TW100123948 A TW 100123948A TW 201214434 A TW201214434 A TW 201214434A
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line
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Makoto Kitagawa
Hiroshi Yoshihara
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Description

201214434 六、發明說明： 【發明所屬之技術領域】 本發明係關於一種使用記憶體胞之可變電阻式記憶體裝 置’該等記憶體胞各自包括一儲存元件及一與該儲存元件 串聯連接之存取電晶體’該儲存元件具有根據施加至儲存 元件之電壓變化之電阻。本發明亦係關於一種用於驅動可 變電阻式記憶體裝置之方法。 【先前技術】 如諸如 K. Aratani、K. Ohba、T. Mizuguchi、S· Yasuda、T. Shiimoto、T. Tsushima ' T. Sone、K. Endo、 A. Kouchiyama、S. Sasaki、A. Maesaka、N. Yamada及 Η·
Narisawa 之「A Novel Resistance Memory with High
Scalability and Nanosecond Switching」，技術文摘 (Technical Digest)IEDM 2007，第 783 頁至第 786 頁之文獻 中所描述’已知使用各自包括一儲存元件之記憶體胞的可 變電阻式記憶體裝置。在該等記憶體胞中之每一者中，藉 由將導電離子注入至儲存元件之絕緣薄膜中或自絕緣薄膜 提取導電離子，儲存元件之電阻可改變。 該儲存元件具有藉由將導電離子供應層層壓於兩個電極 之間的絕緣層上而產生之結構，導電離子供應層充當用於 供應導電離子之層。該等記憶體胞各自經組態以具有此儲 存元件及在第一共同線與第二共同線之間串聯連接至該儲 存元件之存取電晶體，第一共同線與第二共同線可藉由採 用主動式矩陣方法予以驅動。 155138.doc • 6 · 201214434 由於此記憶體胞因此具右 口此具有儲存兀件之一個電晶體τ及一 個可變電阻IsR’故可變電姐4今，陪妙胜里法 :电丨見式6己憶體裝置為1T1R型之電 流驅動記憶體中之一者。，|f ·5Γ嫩册„。
ReRAM ^此可變電阻式記憶體裝置被稱作 在ReRAM中，儲存元件之電阻之量值指示資料是否已寫 入至儲存元件中或自儲存元件刪除。具有奈秒級之短持續 時間的脈衝可用於執行用轉資料寫人續存元件中或自 儲存元件抹除資料之操作。因此，類似ram(隨機存取記 憶體）之能夠以高速操作之充當NVM(非揮發性記憶體）的 ReRAM吸引了很多注意力。 在ReRAM上所執行之讀取或讀取驗證操作中，電壓施加 在儲存元件之兩個電極之間且作為施加電壓之結果的流過 储存元件之電流被讀出。在町描述中，讀取驗證操作亦 簡單地被稱作驗證操作。驗證操作可為在抹除操作之後執 行之驗證操作或在寫人操作之後執行之驗證操作。然而， 抹除後驗證操作與寫人後驗證操作基本上相同，儘管在前 者之驗證操作中所施加電壓之極性與在後者之驗證操作中 所施加電壓之極性不同。亦即，抹除後驗證操作中之流動 電流之方向不同於寫入後驗證㈣中之流動電流之方向。 另外，不考慮驗證操作之_，有必'要將在驗證操作中 施加之電壓限制至相對較低讀取電壓VRa便防止干擾無 意地發生。此係因為在驗證操作中施加之過大電壓可引2 此種使資料被無意地自儲存元件抹除或無意地寫入至儲存 元件中的干擾。 155138.doc 201214434 作為用於控制在驗證操作期間施加至位元線之電壓之方 法，存在在下文描述之日本專利特許公開案第2〇〇6 127672 號（專利文獻1)及日本專利特許公開案第2〇〇5 31〇196號（專 利文獻2)中揭示之已知方法。 根據專利文獻1中揭示之方法，在讀取電流路徑上提供 具有鼓疋為VBIAS之閘極電壓之nm〇S電晶體。NMOS電 晶體之源電極連接至位元線以便控制出現在位元線上之 電位。此時，NMOS電晶體作為將Bl電壓控制為（VBIAS _ Vgs)之源極隨耦器操作，其中符號Vgs表示出現在
NMOS 電晶體之源電極與閘電極之間的電壓。 根據在專利文獻2中揭示之方法，另一方面，將讀取電 壓VR產生作為由於對預先判定之節點充電而獲得的電壓 之部分。該部分由一電容比判定。接著，在動態地保持讀 取電壓VR之狀態中’使用負回饋運算放大器來將bl電壓 箝位至讀取電壓VR。亦即，負回饋運算放大器作為用於 將BL電壓控制為讀取電壓VR之放大器操作。因此，根據 專利文獻2中揭示之方法，將流過記憶體胞之胞電流之量 值偵測為由以下關係判定之值： 胞電流=讀取電壓VR/儲存元件電阻。 【發明内容】 在專利文獻1中揭示之方法的狀況下，需要一 VBIAS產 生電路且VBIAS產生電路必須為高精度類比電路。因此， 甚至在待用狀態下’ DC電流仍流動，從而充當阻礙降低 電力消耗的努力之原因中之一者。 155138.doc 201214434 在專利文獻2中揭示之方法的狀況下 用 類 1 τι 一方面，需要 於產生低讀取電壓VR作為由電容比生 电合比匈定之僅一部分的 比電路。在此狀況下，電力消耗可減小。 一而’由於DC電流係藉由充當回饋元件之運算放大器 產生、，故待用電流不完全變成等於零。_，亦存在對進 一步減小電力消耗之努力的障礙。 因此’本發明之目的在於實施用於減小電力消耗之無需 類比電路的可變電阻式記憶體裝置。 根據本發明之可變電阻式記憶體裝置使用： 一包括複數個記憶體胞之記憶體胞陣列，該複數個記憶 體胞各自包括—儲存元件及在—位元線與—源極線之間串“ 聯連接至該儲存元件之—存取電晶體，該儲存元件具有根 據施加至該儲存元件之一電壓之方向變化的一電阻；及 一電壓供應電路，該電壓供應電路用於設定一讀取電 壓，該讀取電壓用於在藉由以下步驟將該讀取電壓供應至 -選定位it線之-操作中在連接纟充#—讀取物件之該記 憶體胞之該選定位元線上讀出該儲存元件之該電阻：將電 荷預充電至各自連接至複數條前文提及之位元線的作為針 對該等位7G線及/或任何任意數目條前文提及之位元線為 共同的一共同線的任何任意數目條共同線，且將該經預充 電之電荷放電至包括該選定位元線之任何任意數目條其他 前文提及之位70線以便在一電荷共用程序中共用該電荷。 在上文描述之組態中，藉由在電荷自共同線及位元線以 及其他位兀線之放電之前及之後用於儲存電荷之線電容器 155138.doc •9- 201214434 的電容之比率來判定讀取電應。因此，藉由執行用以選擇 一預充電物件及-放電物件以便將該比率収為恰當值的 控制，可任意地設定讀取電壓之量值。 根據本發明’可能實施並雷魅卜卜帝故。m 只吧…、萬頰比電路且因此能夠減小電 力消耗之可變電阻式記憶體裝置。 【實施方式】 藉由參看如下排列之章節中之圖解釋本發明之實施例： 1 :第一實施例 2 :第二實施例 3 :第三實施例 4 :第四實施例 5 :第五實施例 6 :修改 1 :第一實施例 記憶體胞組態 圖1A及圖1B各自為展示針對實施例為共同之記憶體胞 之等效電路的圖。應注意，圖丨A展示具有一寫入電流之等 效電路而圖1B展示具有一抹除電流之等效電路。然而，該 等圖中展示之記憶體胞組態自身彼此為相同的。 圖1A及圖1B中展示之記憶體胞Mc使用充當儲存元件之 可變電阻式儲存電阻器Re及存取電晶體AT。在以下描述 中，可變電阻式儲存電阻器Re亦被稱作可變電阻式儲存元 件Re » 可變電阻式儲存元件Re之兩個末端中之一者連接至源極 155138.doc •10· 201214434 線SL，而另_末端連接至存取電晶體々之源電極。存取 電晶體AT之汲電極連接至位元線8[，而存取電晶體aT2 閘電極連接至字線WL。 在圖1Α及圖1Β中展示之組態中，位元線扯與源極線让 彼此平行。然而，應注意，位元線BL與源極線sl並不必 須彼此平行。 在第一實施例中，在作為前提給出之3線組態中，如上 文描述，記憶體胞MC連接至三條線，亦即，位元線BL、 源極線SL及用於控制存取電晶體AT之字線WL。 圖2為展不可變電阻式記憶體裝置之兩個相鄰記憶體胞 MC之結構的橫截面圖。圖2為展示無影線部分之模型橫截 面圖。圖2之空白部分為填充有絕緣薄膜之部分或其他組 態部分，即使該圖未如此指示。 在圖2中展示之記憶體胞Mc中，在基板1〇〇上產生記憶 體胞MC之存取電晶體AT。 詳細而言，分別在基板1 〇〇上產生充當存取電晶體Ατ(其 為AT1或AT2)之源電極S及存取電晶體八丁之汲電極D的兩 個雜質區域，而自源電極S與汲電極D之間的閘極基板區域 上的多晶石夕或其類似者產生閘電極G ^閘電極g藉由閘極 絕緣薄膜而與基板1 〇 〇上之閘極區域分離開來。閘電極G形 成在列方向（亦即，圖2中之水平方向）上拉伸之字線WL。 用作汲電極D之雜質區域置於字線WLi前側上，而用作源 電極S之雜質區域置於字線WL之後側上。字線WL之前側 為在垂直於展示該圖之頁表面的方向上的前側，而字線 155138.doc 201214434 WL之後側為在垂直於展示該圖之頁表面的方向上的後 側。在圖2中，用作汲電極D之雜質區域及用作源電極8之 雜質區域的位置在水平方向上自彼此移位以便使汲電極D 及源電極S易於識別。然而，用作汲電極d之雜質區域及用 作源電極S之雜質區域的位置亦可在垂直於展示該圖之頁 表面的方向上彼此重疊。 汲電極D經由位元線觸點BLC連接至藉由第一導線層 (1M)產生之位元線BL。 在源電極S上’藉由重複地堆積插塞1〇4及定位襯塾j 〇5 而產生源極線觸點SLC。定位襯墊105各自由導線層產 生。在源極線觸點SLC上，產生可變電阻式儲存元件Re。 可能自多層導線結構任意地選擇一層來充當上面待產生 可變電阻式儲存元件Re之層。然而，在此狀況下，選擇第 四層或第五層來充當上面待產生可變電阻式儲存元件以之 層。 可變電阻式儲存元件Re形成下電極101與充當源極線SL 之頂部電極之間的薄膜組態（或層壓體）。該薄膜組熊包括 一絕緣體薄膜102及一導體薄膜103。 用於製造絕緣體薄膜102之材料之典型實例通常包括 SiN、Si〇2及 Gd2〇3 0 用於製造導體薄膜103之材料之典型實例通常包括金屬 薄膜、合金薄膜及金屬化合物薄膜◎金屬薄膜包括選自 Cu、Ag、Zr及A1之一或多種元素。合金薄膜之典型實例 為CuTe合金薄膜。應注意，用於製造金屬薄膜之元素亦可 155138.doc 201214434 選自除了 Cu、Ag、Zr及A1之外的元素，條件為該等元素 具有易於離子化之性質。另外，需要利用一或多種元素 S、Se及Te來充當待與一或多種前文提及之元素Cu、Ag、
Zr及A1組合之元素。導體薄膜1〇3係作為導電離子供應層 產生。 圖2展示連接至不同源極線SL之兩個可變電阻元件^。 各自充當在與位元線BL相同之方向上彼此分離開來之相鄰 記憶體胞MC的儲存層中之一者之絕緣體薄膜！ 〇2係產生於 同一層上。基於同樣理由，各自充當此等記憶體胞河(：之 導電離子供應層中之一者的導體薄膜1〇3亦產生於同一層 上。以相同方式’此等記憶體胞MC之源極線SL亦產生於 同一層上。另外，作為另一組態，源極線SL由在與位元線 BL相同之方向上彼此分離開來之記憶體胞mc共用，而儲 存層及導電離子供應層係各自關於每一記憶體胞MC獨立 地產生。 應注意’在第一實施例中，源極線SL藉由位元線bl上 方之導線層產生。位元線BL藉由第一導線層（1M)產生， 而源極線SL藉由第四導線層或第五導線層產生。然而，源 極線SL可藉由第一導線層（1M)產生，而位元線bl可藉由 第四導線層或第五導線層產生。另外’可任意地選擇用於 產生源極線SL及位元線BL之導線層。 圖3A及圖3B為各自展示流過在可變電阻式記憶體裝置 中使用之可變電阻式儲存元件Re的電流之方向及施加至可 變電阻式儲存元件之電壓之典型量值的模型圖。 155138.doc •13· 201214434 作為一實例，圖3A及圖3B展示絕緣體薄膜i〇2由8丨〇2產 生而導體薄膜103由基於Cu-Te之合金化合物材料產生的組 態。絕緣體薄膜102具有與下電極1〇1接觸之區域。接觸區 域由氮化物薄膜（或SiN薄膜）104上之孔隙界定。 更具體而言，圖3 A展示在將絕緣體薄膜1 〇2置於負電極 側上且將導體薄膜1 〇 3置於正電極側上的方向上將電塵施 加於下電極101與充當源極線SL之頂部電極之間的狀況。 舉例而言，使用此電壓，位元線BL連接至具有〇 V電位之 接地’而源極線SL經設定為典型電位+3 V。 此狀態引起展示包括於導體薄膜1〇3中之Cu、Ag、 A1經離子化且所得離子被吸引至負電極側的現象的性質。 此等金屬導電離子經注入至絕緣體薄膜丨〇2中。因此，絕 緣體薄膜102之絕緣能力減少，且結果，絕緣體薄膜1〇2展 現導電特性。結果，具有圖3A中展示之方向的寫入電流Iw 流動。此操作被稱作寫入操作或設定操作。 與上文所描述相反’圖3B展示在將導體薄膜1〇3置於負 電極側上且將絕緣體薄膜102置於正電極側上的方向上將 電壓施加於下電極101與充當源極線SL之頂部電極之間的 狀況。舉例而言，使用此電壓，源極線儿連接至具有〇 v 電位之接地，而位元線BL經設定為典型電位+ 1 7 v。 此狀態引起經注入至絕緣體薄膜1〇2中之導電離子返回 至導體薄膜103之現象，從而將電阻恢復至高預寫入值。 此操作被稱作抹除操作或重設操f在抹除操作或重設操 作中，具有圖3B中展示之方向的抹除電流^流動。 155I38.doc •14· 201214434 導電離操料義為心將充分 為自絕緣體薄膜提取充分導電離子之操作。平乍疋義 另—方面’可m操作任意地視為資料寫入操作，而 將重設操作任意地視為資料抹除操作或反之亦然。 π在以下描述中’將設定操作視為資料寫入操作，而將重 -操作視為資料抹除操作。亦即，將資料寫入操作或設定 操作定義為用以減小絕緣體薄膜1G2之絕緣性質以便將整 個可變電阻式儲存元㈣之電阻減少至充分低之位準的操 作，而將資料抹除操作或重設操作定義為用以將絕緣體薄 膜102之絕緣性質恢復至原始初始狀態以便將整個可變電 阻式儲存元件Re之電阻增加至充分高位準的操作。 由圖1A及圖3八_展示之箭頭指示之電流方向為在設定 操作中流過可變電阻式儲存元件Re之寫入電流卜的方向， 而由圖1B及圖3B中展示之箭頭指示之電流方向為在重設 操作中流過可變電阻式儲存元件Re之抹除電流卜的方向。 因此可能實施二元記憶體，在二元記憶體上上文描述之 设定操作及重設操作被重複地執行以便將可變電阻式儲存 元件Re之電阻以可逆方式自較大值改變至較小值且反之亦 然。除此之外，由於即使施加至可變電阻式儲存元件以之 電壓被移除’可變電阻式儲存元件Re仍維持其電阻及儲存 於其中之資料’故該二元記憶體充當非揮發性記憶體。 然而，除了二元記憶體之外，本發明亦可應用於多值記 憶體’諸如能夠儲存三個或三個以上值之記憶體。 155138.doc •15· 201214434 應注意’在設定操作中，可變電阻式儲存元件以之電阻 實際上根據注入至絕緣體薄膜丨〇2中之金屬離子之數目改 變。因此，可將絕緣體薄膜102視為用於儲存且保持資料 之儲存層。 可能組態可變電阻式記憶體裝置之記憶體胞陣列以包括 各自使用一可變電阻式儲存元件Re之許多記憶體胞MC。 可變電阻式§己憶體裝置自身經組態以包括記憶體胞陣列及 亦被稱作周邊電路之驅動電路。 1C晶片之組態 圖4為展示通常實施為IC晶片的可變電阻式記憶體裝置 之組態的方塊圖。 圖4中展示之可變電阻式記憶體裝置使用整合於同一半 導體晶片中之記憶體胞陣列i及其周邊電路。藉由配置圖 1A至圖3B中展示之記憶體胞MC以形成由N個列及％個行 構成之矩陣來建構記憶體胞陣列丨，Ν個列各自包括在列方 向上配置之Μ個記憶體胞MC，Μ個行各自包括在行方向上 配置之Ν個記憶體胞MC。在此狀況下，符號μ&ν各自為 可任意地設定為一具體值的相對較大整數。 應注意，圖4展示記憶體胞陣列丨之一部分的典型組態。 此部分包括經配置以形成N個列及四個行之記憶體胞 在此典型組態中，冑由—個感測放大器讀出在列方向上配 置於戎等列中之每一者上的四個記憶體胞之資料。 由於在圖4中展示之部分中存在N個列作為記憶體胞陣列 1之一部分，故N條字線WL<wWL<>M>分別用於該關 155138.doc 201214434 列。N條字線WL<0>至WL<N-1>在行方向上以預定間隔佈 局。在圖4中，N條字線\\^<0>至WL<N-1>由參考符號 WL<N :0>表示。在列方向上配置於N個列中之每一者上的 四個記憶體胞MC中之存取電晶體AT之閘電極藉由字線 WL<N:0>彼此連接。 另外，在行方向上配置之N個記憶體胞MC中的存取電晶 體AT之汲電極或源電極藉由位元線BL彼此連接。由於在 記憶體胞陣列1中存在Μ個行，故使用Μ條位元線81^<0>至 BL<M-1>。Μ條位元線BL<0>至BL<M-1>在列方向上以預 定間隔佈局。 以相同方式，在行方向上配置之N個記憶體胞MC中的可 變電阻元件Re之特定末端藉由源極線SL彼此連接。由.於在 記憶體胞陣列1中存在Μ個行，故使用未在圖4中展示之Μ 條源極線SL<〇e SL<M-1>。Μ條源極線SL<〇U SL<M-1> 在列方向上以預定間隔佈局。在每一記憶體胞MC中使用 之可變電阻式儲存元件Re之特定末端為在與同一記憶體胞 MC中所使用之存取電晶體AT相反之側上的末端。 通常，包括於Μ條源極線SL<0>至SL<M-1>中的作為分 別針對四個相鄰行提供之四條源極線的四條源極線彼此連 接。此四條源極線可連接至用於供應諸如GND(接地）電壓 之參考電壓之線。位元線BL及源極線SL在列方向上交替 地佈局。 周邊電路具有寫入/抹除驅動器10及感測放大器（SA)7。 每一寫入/抹除驅動器10驅動位元線BL及源極線SL。 155138.doc -17- 201214434 SA(感測放大器）7讀出來自位元線BLi資料。 寫入/抹除驅動器10及SA(感測放大器）7形成行驅動電 路。該行驅動電路對應於根據本發明之驅動電路之主要區 段。應注意，根據本發明之實施例之驅動電路包括寫入/ 抹除驅動器10，但並不必須包括SA(感測放大器）7。 在圖4中展不之組態中，每一源極線SL連接至接地。然 而，每一源極線SL至接地之連接僅展示在讀取狀態中電壓 施加狀態之模型。實際上，每一源極線儿藉由個別地指派 給該源極線SL之選擇開關而連接至一抹除驅動器丨^^然 而’選擇開關自身未在圖4中展示。 另外，該周邊電路亦具有一預解碼器3、一列驅動電路4 及"行開關電路6。 預解碼器3為用於將輸入位址信號分裂成乂系統之列位址 及Y系統之行位址的電路。 列驅動電路4具有X位址主解碼器、γ位址主解碼器、行 開關控制電路及WL(字線）驅動器。 行開關電路6為用於控制以下操作之電路：將預定複數 條位元線BL連接至一共同位元線CBL或用於供應諸如 GND(接地）電壓之參考電壓之一線，及使位元線Bl自該共 同位元線CBL或用於供應參考電壓之線斷開。在圖4中展 示之組態之狀況下，該預定複數通常為4。亦即，位元線 BL為位元線 BL<0>ABL<3> ° 除此之外，該周邊電路亦具有1/〇(輸入/輸出）緩衝器9、 控制電路11及邏輯區塊16» 155138.doc • 18 · 201214434 邏輯區塊16為用於控制用以輸入且輸出資料之操作、用 以儲存資料之操作及一緩衝操作之控制系統的邏輯電路區 段。在必要時，邏輯區塊16亦可經組態以執行對記憶體胞 陣列1之每一行之寫入禁止狀態的控制。 應注意，圖4未展示其他電路，諸如用於自電源供應器 之電壓產生各種電壓之電路及用於控制時脈信號之產生之 電路。 接著，如下解釋圖4及圖5中展示之行開關電路6之組 態。圖5為展示圖4中展示之記憶體胞陣列1、sA(感測放大 器）7與每一其他區段之間的連接的圖。 如圖4及圖5中展示，行開關電路6具有一共同線隔離開 關區段6B及一放電開關區段6C。 s亥共同線隔離開關區段6B為用於將四條位元線bl<3 :0> 分別連接至共同位元線CBL及使該四條位元線bl<3:0>* 別自該共同位元線CBL斷開的四個NMOS開關之集合。該 四條位元線BL<3:0>為位元線BL<0>至BL<3>。在該四條 位元線肌<3:0>中，位元線肌<〇>為具有最小位元線號碼 之位元線，而位元線BL<3>為具有最大位元線號碼之位元 線。在以下描述中，該四個NM〇s開關被稱作隔離開關 61<3:0> 。 隔離開關61<0>連接在位元線BL<0>與共同位元線CBL 之間且藉由供應至隔離開關61<〇>之閘電極之行選擇信號 YSW<0>控制。基於同樣理由，隔離開關61<1>連接在位 元線BL<1>與共同位元線cbL之間且藉由供應至隔離開關 155138.doc •19· 201214434 61<1>之閘電極之行選擇信號YSW<1>控制。以相同方 式，隔離開關61<2>連接在位元線BL<2>與共同位元線 CBL之間且藉由供應至隔離開關61<2>之閘電極之行選擇 信號YSW<2>控制。同樣地，隔離開關61<3>連接在位元 線BL<3>與共同位元線CBL之間且藉由供應至隔離開關 61<3>之閘電極之行選擇信號YSW<3>控制。 另一方面，放電開關區段6C為用於分別放電來自四條位 元線BL<3:0>之電荷的四個NMOS開關之集合。在以下描 述中，該四個NMOS開關被稱作放電開關62<3:0>。 根據基於分別供應至放電開關62<3:0>之經反轉之行選 擇信號/YSW<3』>的控制，放電開關62<3:0>分別執行與 藉由與放電開關62<3:0>相關聯之隔離開關61<3:0>執行之 操作相反的操作。 放電開關62<0>連接在位元線BL<0>與接地之間且藉由 供應至放電開關62<0>之閘電極的經反轉之行選擇信號 /YSW<0>控制。基於同樣理由，放電開關62<1>連接在位 元線BL<1>與接地之間且藉由供應至放電開關62<1>之閘 電極的經反轉之行選擇信號/YSW<1>控制。以相同方式， 放電開關62<2>連接在位元線BL<2>與接地之間且藉由供 應至放電開關62<2>之閘電極的經反轉之行選擇信號 /YSW<2>控制。同樣地，放電開關62<3>連接在位元線 BL<3>與接地之間且藉由供應至放電開關62<3>之閘電極 的經反轉之行選擇信號/YSW<3>控制。 應注意，未在圖4及圖5中展示之第五位元線BL至第（M- 155138.doc •20· 201214434 1)位元線BL之部分具有與該等圖中展示之組態相同的陣列 組態。 該共同位元線CBL連接至為PMOS電晶體之預充電電晶 體71。預充電電晶體71通常連接在用於供應電源供應器電 壓Vdd或設定為高位準之另一電壓的線與用作一典型共同 線之共同位元線CBL之間。該預充電電晶體71藉由供應至 預充電電晶體71之閘電極的經反轉之BL預充電信號 /BLPRE控制。 該等位元線BL<3 :0>中之每一者具有連接至位元線BL作 為負載電容器之導線電容器（wire capacitor)的導線電容。 在圖4及圖5中，連接至位元線BL之負載電容器由亦用於表 示位元線BL之導線電容的參考符號Cbl表示。 另外，該共同位元線CBL亦具有導線電容及與隔離開關 61 <3:0>之觸點之電容。此導線電容及觸點之電容為連接 至共同位元線CBL作為負載電容器之導線/觸點電容器之電 容。在圖4及圖5中，連接至共同位元線CBL之負載電容器 由亦用於表示共同位元線CBL之導線及觸點電容之參考符 號Ccbl表示。 如上文描述，藉由行開關電路6實施位元線8[<3:0>與共 同位元線CBL或接地線之間的連接。因此，可在不利用類 比電路作為電壓產生電路之情況下設定所要讀取電壓 VR。如將在稍後詳細描述的，可藉由利用預充電電晶體 71來完成讀取電壓VR之設定，以將預充電於共同位元線 CBL及任何任意數目條位元線BL上之電荷重散佈至任何任 155138.doc •21 · 201214434 意數目條其他位元線BL。 列驅動電路4具有主解碼器之功能。列驅動電路4經組態 以包括X選擇器20及Y選擇器30以便執行此功能。 列驅動電路4亦具有CSW(行開關）電路6之控制電路之功 能。列驅動電路4經組態以包括複數個CSW驅動器單元6A 以便執行此功能。 另外，列驅動電路4亦具有WL驅動器之功能。列驅動電 路4經組態以包括與字線WL—樣多之WL驅動器單元4A以 執行此·功能《如先前描述，字線之數目為N。 將稍後描述X選擇器20、Y選擇器30、CSW驅動器單元 6A及WL驅動器單元4A之典型具體電路。 如上文解釋，預解碼器3為用於將輸入位址信號分裂成X 位址信號（X0、XI等等）及γ位址信號（γ〇、Y1等等）的電 路。 將x位址信號（X0、XI等等）供應至在列驅動電路4中使 用之X選擇器20。X選擇器20解碼X位址信號。作為一解碼 結果，X選擇器2〇產生用於選擇WL驅動器單元4A之X選擇 信號X—8£1：<〇：>至<1^1>。亦即，將X選擇信號X一SEL<〇> 至<N-1>分別供應至n個WL驅動器單元4A。 另一方面’將Y位址信號（Y0、Y1等等）供應至在列驅動 電路4中使用之γ選擇器3〇。γ選擇器30解碼Y位址信號。 作為一解碼結果，γ選擇器30產生用於選擇CSW驅動器單 元6A之Y選擇信號γ—SEl。Y選擇信號Y_SEL之數目根據 在圖4中展示之可變電阻式記憶體裝置中使用的行開關電 155138.doc -22- 201214434 路6之組態變化。因此’用於基於γ選擇信號y_sel驅動行 開關電路6之CSW驅動器單元6A之數目亦根據行開關電路6 之組態變化。 當藉由一 X選擇信號X_SEL選擇一 WL驅動器單元4A時， WL驅動器單元4A將預先判定之電壓施加至連接至WL驅動 器單元4A之輸出端的字線WL。將稍後描述WL驅動器單元 4A之細節。 抹除驅動器10為用於將電壓輸出至共同位元線CBL及未 在任何圖式中展示之共同源極線的電路。在此實施例之狀 況下在寫入操作或設定操作中電壓輸出之方向與在此實施 例之狀況下在抹除操作或重設操作中電壓輸出之方向相 反0 在寫入及抹除操作之控制中，詳言之，在行開關電路6 中使用之共同線隔離開關區段6B工作，使得可能任意地選 擇各自充當寫入或抹除操作之物件的記憶體胞行。 』應注意’為了控制未結何圖式中展示之共同源極線與 。己隐體胞MC之行之間的連接，與共同線隔離開關區段仙 相同之電路可提供在該共同源極線與源極線sl之間。在提 供於圖4及圖5中展示之記憶體胞陣列之每—矩陣列上的該 四個記憶體胞MCI針對每一記憶體胞mc執行寫入^ 作。然而，可針對每-矩陣列或針對在一起之所有記憶體 胞MC’執行抹除操作。若抹除操作針對每一矩陣列或針 對在-起之所有記憶體胞批執行，财源極線側上 絕對需要與共同線隔離開關區段6B相同之電路。 I55138.doc •23- 201214434 控制電路11接收一寫入信號WRT、一抹除信號ERS以及 一資料讀取信號RD，且基於該寫入信號WRT、該抹除信 號ERS以及該資料讀取信號RD，控制電路11產生各種信號 及各種電壓。控制電路11具有以下五個功能。 (1) 在讀取時間，控制電路11產生一 S A啟用信號S AEN 或一 SA停用信號/SAEN、一位元線隔離信號BLI及一參考 電位VREF ’從而將該SA啟用信號SAEN或該SA停用信號 /SAEN、該位元線隔離信號BLI及該參考電位VREF輸出至 SA(感測放大器）7。應注意，代替控制電路丨丨，未在任何 圖式中展示之電壓產生電路可將參考電位VREF供應至 SA(感測放大器）7。 (2) 在讀取時間，控制電路丨丨將經反轉之bl預充電信號 /BLPRE輸出至預充電電晶體71及从（感測放大器）7。 (3) 在寫入或抹除時間，控制電路丨丨控制寫入/抹除驅動 器10。 (4) 在寫入或抹除時間及讀取時間，控制電路1 1執行對 列驅動電路4及行開關電路6之總控制。應注意，在讀取時 間執行之控制將在稍後特別描述。 (5) 必要時，控制電路丨丨控制邏輯區塊16以便控制資料 輸入/輸出操作及資料緩衝。 I/O緩衝器9連接至SA(感測放大器）7及寫入/抹除驅動器 10 〇 邏輯區塊16執行控制以便輸入來自外部源之資料，且在 必要時，在I/O緩衝器9中緩衝資料。經緩衝之資料梢後以 155138.doc -24 - 201214434 預先判定之待用於控制寫入或抹除操作之時序供應至寫入/ 抹除驅動器1 〇。 另外，邏輯區塊16執行控制以便經由I/O緩衝器9將藉由 SA(感測放大器）7經由寫入/抹除驅動器10讀出之資料輸出 至外部資料接收端。 控制系統電路 接著，以下描述解釋X選擇器20、Y選擇器30、WL驅動 器單元4A及CSW驅動器單元6A之典型電路。 圖6為展示X選擇器20之典型邏輯電路的圖。 如圖6中展示，X選擇器20使用在前級提供之四個反相器 INV0至INV3、在中級提供之四個NAND電路NANDO至 NAND3，及在後級提供之四個其他反相器INV4至INV7。 X選擇器20接收X位址信號位元X0及XI，從而解碼X位 址信號位元X0及XI。作為解碼之結果，X選擇器20藉由通 常將四個X選擇信號X_SELO至X_SEL3中之一者升高至高 位準而啟動四個X選擇信號X_SELO至X_SEL3中之一者。 圖6展示一典型2位元解碼器之組態。然而，根據X位址 信號位元之數目，圖6中展示之組態可擴展至多位元组 態，從而允許X位址信號之更多位元供應至解碼器。亦 即，可能採用用於解碼兩個以上X位址信號位元的組態。 圖7為展示Y選擇器30之典型邏輯電路的圖。 如圖7中展示，Y選擇器3 0使用在前級提供之四個反相器 INV8至INV11、在中級提供之四個NAND電路NAND4至 NAND7，及在後級提供之四個其他反相器INV12至 155138.doc -25- 201214434 INV15。 Y選擇器30接收Y位址信號位元Y0及Y1，從而解碼Y位 址信號位元Υ0及Υ1。作為解碼之結果，Υ選擇器30藉由通 常將四個Υ選擇信號丫_8£1^0至Y_SEL3中之一者升高至高 位準而啟動四個Y選擇信至Y—SEL3中之一者。 圖7展示一典型2位元解碼器之組態。然而，根據Y位址 信號位元之數目，圖7中展示之組態可擴展至多位元組 態，從而允許Y位址信號之更多位元供應至解碼器。亦 即，可能採用用於解碼兩個以上Y位址信號位元的組態。 圖8為展示兩個相鄰WL驅動器單元4A之典型邏輯電路的 圖。 列驅動電路4實際上包括（N-1)個WL驅動器單元4A，其 中之兩個展示於該圖中。數目（N-1)為在每一行上在行方 向上佈局之記憶體胞之數目。選擇（N-1)個WL驅動器單元 4A中之一者以按由圖6中展示之X選擇器20啟動之X選擇信 號X_SEL0或X—SEL1操作。接著，經選定WL驅動器單元 4A啟動分別對應於X選擇信號X_SEL0或X選擇信號 X_SEL1之字線WL<0>或字線WL<1>。 如圖8中展示，每一 WL驅動器單元4A使用一 NAND電路 (例如，NAND8)及一反相器（例如，INV16)。 NAND電路NAND8之兩個輸入端中之一者接收WL選擇 啟用信號WLEN，而另一輸入端接收由圖6中展示之X選擇 器20啟動之X選擇信號X_SEL0或X_SEL1。NAND電路 NAND8之輸出端連接至反相器INV16之輸入端。因此，連 155138.doc -26- 201214434 接至反相器INV16之輸出端之字線WL<0>或WL<1>被啟動 或撤銷啟動。 圖9為展示兩個相鄰CSW驅動器單元6A之典型邏輯電路 的圖。 • 如圖9中展示，每一 CS W驅動器單元6A使用一 NAND電 • 路（例如，NAND12)及一反相器（例如，INV21)。 NAND電路NAND12之兩個輸入端中之一者接收Y開關啟 用信號YSWEN，而另一輸入端接收由圖7中展示之Y選擇 器30啟動之Y選擇信號Y_SEL0或Y_SEL1。 當Y選擇信號Y_SEL0或Y_SEL1及Y開關啟用信號 YS WEN均設定為被啟動之狀態之高位準時，由NAND電路 NAND12輸出之信號降低至低位準。因此，由連接至 NAND電路NAND 12之輸出端之反相器INV21輸出的行選擇 信號丫3\^<0>或丫3賈<1>進行至經啟動位準之轉變，經啟 動位準在第一實施例之狀況下為高位準。 感測放大器 圖10為展示圖4及圖5中展示之SA(感測放大器）7之典型 組態的圖。 • 圖10中展示之SA(感測放大器）7為單端型之感測放大 器。SA(感測放大器）7之基本組態包括一鎖存電路72，該 鎖存電路72用於感測作為一電壓出現於感測位元線SAB、 上之電位且以被採取作為一參考的感測位元參考線/SABL 之電位來放大此感測到之電壓。 根據此實施例之鎖存電路72使用彼此交叉連接之兩個反 155138.doc -27- 201214434 相器。詳細而言，該等反相器之一特定者之輸出端連接至 另一反相器之輸入端，而另一反相器之輸出端連接至該特 定反相器之輸入端。該等反相器中之每一者具有一 PMOS 電晶體21及一 NMOS電晶體22。 PMOS電晶體23連接在由該兩個PMOS電晶體21共用之共 同源電極與用於供應電源供應器電壓Vdd之線之間。該 PMOS電晶體23由供應至PMOS電晶體23之閘電極的經反轉 之S A啟用信號/S AEN控制。該經反轉之S A啟用信號/S AEN 為低態有效信號。另一方面，NM0S電晶體24連接在由該 兩個NMOS電晶體22共用之共同源電極與用於供應GND(接 地）電壓之線之間。NMOS電晶體24由供應至NMOS電晶體 24之閘電極的SA啟用信號SAEN控制。SA啟用信號SAEN 為藉由反轉經反轉之SA啟用信號/SAEN獲得之高態有效信 號。自圖4中展示的可變電阻式記憶體裝置中使用之控制 電路11接收SA啟用信號SAEN及經反轉之SA啟用信號 /SAEN。 應注意，經反轉之SA啟用信號/SAEN亦可藉由利用反相 器反轉SA啟用信號SAEN而在SA(感測放大器）7中内部地產 生。 另外，充當位元線隔離開關之NMOS電晶體5 1連接在感 測位元線S ABL與共同位元線CBL之間。 除此之外，用於控制上文提出之參考電位VREF至鎖存 電路72之施加的NMOS電晶體52連接在感測位元參考線 /SABL與用於供應參考電位VREF之線之間。NMOS電晶體 155138.doc -28 - 201214434 52由供應至NMOS電晶體52之閘電極之經反轉之BL預充電 信號/BLPRE/控制。自圖4中展示的可變電阻式記憶體裝置 中使用之控制電路丨丨接收經反轉之BL預充電信號 /BLPRE » 使用作為前提給出之以上組態，藉由利用圖丨丨A及圖. 12F中展示之波形且藉由恰當地參看圖5及圖1〇如下解釋兩 個典型操作。 應注意，作為一前提，在一寫入或抹除操作之後，在此 貫施例及下文描述之所有典型操作之狀況下執行讀取驗證 操作。然而，本發明之範疇決不限於此方案。亦即，本發 明亦可應用於一正常讀取操作。 另外，在下文描述之所有典型操作中，將預充電電壓設 疋為電源供應器電壓Vdd，而將放電後電壓設定為通常為 GND(接地）電壓之參考電壓Vss。然而，本發明決不限於 此電壓設定。亦即，預充電電壓及放電後電壓中之每一者 可疋為任何位準，只要預充電電壓高於放電後電壓便 可。 第一典型操作 在由圖ΠΑ至圖11E中展示之波形表示的第一典型操作 中，將電荷預充電至藉由行選擇信號YSW<〇>選擇之位元 線BL<0>而朝向電源供應器電壓Vdd’且猶後，將電荷玫 電至其他位元線BL<1；>至BL<3>以便在電荷共用操作中在 位元線81^<0>至81^<3>之間共用電荷。 首先，如自圖11B中展示之波形顯而易見的，藉由將行 155138.doc -29· 201214434 選擇信號YSW<0>升高至Η位準而啟動行選擇信號 YSW<0>，而如自圖lie中展示之波形顯而易見的，藉由 將其他行選擇信號丫8貿<1>至丫8贾<3>降低至[位準而撤銷 啟動其他行選擇信號丫8评<1>至丫8\^<3>。如圖11C中展 示，該等其他行選擇信號丫8臂<1>至丫8冒<3>由參考符號 YSW<3:1> 表示。 在此狀態下，在圖11A中展示之波形上之時間T1之前的 週期期間’將供應至在圖5中展示之記憶體胞陣列1中使用 的預充電電晶體71之閘電極的經反轉之bl預充電信號 /BLPRE設定為L位準。 因此’預充電電晶體71被置於接通之狀態，從而將共同 位元線CBL預充電至電源供應器電壓vdd。此時，亦將藉 由經啟動之行選擇信號YSW<0>選擇且藉由經啟動之行選 擇信號YSW<0>連接至共同位元線CBL的位元線81^<0>預 充電至電源供應器電壓Vdd。 在此預充電週期期間’僅將經反轉之行選擇信號 /YSW<0>置於L位準》因此，在圖5中展示之記憶體胞陣列 1中使用的放電開關62<0>被置於關斷之狀態，而其他放電 開關62<1>至62<3>各自被置於接通之狀態。因此，將出現 於其他位元線8]：<1>至6[<3>中之每一者上的電位設定為 通常為GND(接地）電壓的參考電壓vss之位準。其他位元 線BL<1>至BL<3>中之每一者之放電狀態被稱作BL重設狀 態。 接著，在圖11A中展示之波形上的時間丁〗處，預充電電 155138.doc -30· 201214434 晶體71關斷以便終止預充電操作。因此，出現於共同位元 線CBL及位元線BL<0>上之電位被置於浮動之狀態。結 果，開始動態地保持電源供應器電壓Vdd之狀態。 接著，在圖11C中展示之波形上的時間T2處，將圖5中 展示之記憶體胞陣列1之位元線BL<1>至BL<3>連接至參考 電壓Vss的狀態終止，且所有其他行選擇信號丫8\\^<3:1>被 選定，從而被設定為表示有效狀態之Η位準。因此，圖5中 展示之記憶體胞陣列1之所有其他放電開關62<3 :0>被置於 關斷之狀態，而圖5中展示之記憶體胞陣列1之所有其他隔 離開關61<3:0>被置於接通之狀態。 在此狀態下，預充電於共同位元線CBL及位元線BL<0> 上之電荷被放電至位元線BL<1>至BL<3>，以便在電荷共 用操作中在位元線BL<0>至BL<3>之間共用電荷。 在電荷共用操作已完成之後出現於位元線BL<0>上之電 壓為在預充電時間處出現於位元線BL<0>上之電壓的約 1/4。亦即，在電荷共用操作已完成之後出現於位元線 BL<0>上之電壓衰減至Vdd/4。以此方式，在四條位元線 BL<0>至肌<3>上均勻地設定為Vdd/4之讀取電壓VR。 在電壓衰減之後獲得之讀取電壓VR由如下給出之方程 式（1)表示： VR=Vddx(CblxNsel)/(Ccbl+Cblx(Nsel+Nvss)) (1) 在上文給出之方程式（1)中，參考符號Ccbl表示共同位元 線CBL之電容，而參考符號Cbl表示每一位元線BL之電 容。參考符號Nsel表示在將電荷預充電至特定位元線BL朝 155138.doc -31 · 201214434 向電源供應器電壓Vdd之後共用待放電至其他位元線虹之 電荷的特定位元線BL之數目。參考符號Nvss表示在已在放 電程序中重設此等其他位元線BL中之每一者之電荷至參考 電壓Vss之後各自充當電荷共用之物件的前文提及之其他 位元線BL之數目。 如自圖11E中展示之波形顯而易見，歸因於放電程序， 出現於位元線BL<0>上之電位減少，而歸因於充電程序， 出現於由參考符號BL<3:1>表示之其他位元線8]1<1>至 BL<3>上之電位增加。亦顯而易見的是出現於位元線 BL<0>上之電位及出現於其他位元線此^至BL<3>上之 電位聚合至讀取電愿VR » 稍後，在圖11 C中展示之波形上的時間T3處，出現於行 選擇彳s號YSW<3:1>上之電位減少，而出現於字線冒]1<〇> 上之電位增加。 結果’充電至讀取電壓VR之位元線bl<0>之電荷經由記 憶體胞MC放電至源極線SL<0>。 在圖11E中展示之波形中’參考符號LrS表示可變電阻 式儲存元件Re之低電阻狀態，而參考符號hrs表示可變電 阻式儲存元件Re之高電阻狀態。 在HRS中’流過在記憶體胞MC中使用之可變電阻式儲 存元件Re的電流之量值並不如此大。另一方面，在LRs 中’較大電流流過在記憶體胞MC中使用之可變電阻式儲 存元件Re。因此，在此狀況下，在放電程序期間，出現於 位元線BL上之電位減少達一電位差。 155138.doc •32- 201214434 使用引起充分電位差之時序，圖10中展示之SA(感測放 大器）7執行電壓感測操作。 具體而言，在圖11A中展示之波形上的時間T1之後的讀 取週期期間，在圖10中展示之SA(感測放大器）7中使用之 NMOS電晶體52處於接通之狀態，而參考電位VREF已設定 於鎖存電路72之參考節點上。SA啟用信號SAEN或經反轉 之SA啟用信號/SAEN被置於有效狀態以便啟動SA(感測放 大器）7。在此狀態中，若將未展示於圖11A至圖11E中之位 元線隔離信號BLI設定為高位準，則出現於位元線BL<0> 上之電壓之減少傳播至SA(感測放大器）7之感測節點。 此時序為LRS中之經減少電壓變得比參考電位VREF足夠 低達一所維持裕量的時序。參考電位VREF經設定為在LRS 中電壓減少至之最終位準與在HRS中電壓減少至之最終位 準之間的中間電位，或經設定為比該中間電位高在考量感 測週期之縮短之情況下被視為必要的差的位準。 在上文描述之第一典型操作中，在電荷共用操作中將電 荷預充電至位元線BL<0>，且將經預充電之電荷放電至三 條其他位元線BL<3 :1 >。替代位元線BL<0>，電荷亦可預 充電至位元線BL<0>、BL<1>、BL<2>A BL<3>中之任一 者，且經預充電之電荷接著放電至三條剩餘的位元線BL。 另外，電荷亦可預充電至位元線BL<0>、BL<1>、 BL<2>及BL<3>中之任何兩者，且經預充電之電荷接著放 電至兩條剩餘的位元線BL。 除此之外，電荷亦可預充電至位元線BL<0>、BL<1>、 155138.doc •33- 201214434 BL<2>&BL<3>中之任何三者，且經預充電之電荷接著放 電至剩餘位元線BL。 第二典型操作 在第一典型操作之狀況下，可採取出現於除了經預充電 之位元線BL之外的任何位元線]31^上之電位作為一讀取物 件。 在下文描述之第二典型操作之狀況下，另一方面，預充 電位元線BL<0> ’而讀出出現於位元線bl<i>上之電位。 在圖12A至圖12F中，將展示於圖11C中用於行選擇信號 YSW<3:l>i波形分裂成兩個波形，亦即，展示為展示於 圖12C中用於行選擇信號YSW<1>之波形及展示於圖12D中 用於行選擇信號YSW<3:2>之另一波形的波形。因此，第 二典型操作與第一典型操作不同。另外，展示於圖12B中 之用於行選擇信號YSW<〇>的波形之下降緣之時序自圖 11B之時序改變。 具體而言，圖12B中展示之行選擇信號YSW<〇>之電位 在時間T3處降低以便其後建立取消選擇之狀態，在取消選 擇之狀態中使位元線BL<0>自共同位元線CBL脫離。 實情為’由於如上文描述將採取出現於位元線BL<1>上 之電位作為讀取物件，故在時間T3之後的週期期間，出現 於圖12C中展示之行選擇信號YSW<1>上之電位維持於經 啟動之狀態之Η位準》如自圖12C中展示之波形顯而易見 的’出現於圖12C中展示之行選擇信號丫3，<1>上之電位 已在時間Τ2升高至Η位準。以此方式，可採取出現於位元 155138.doc -34- 201214434 線BL<1>上之電位作為讀取物件。 在時間T3處，以與第一典型操作相同之方式使位元線 BL<2>&BL<3>自共同位元線CBL脫離。在此狀況下出於 清楚起見’請求讀者比較圖11C中展示之波形與圖12D中 展示之波形。 另外，其他信號之控制及感測操作基本上與第一典型操 作相同。 第三典型操作 圖13A至圖13G為展示用於第三典型操作之波形的時序 圖，第三典型操作經執行以將電荷預充電至位元線 BL<0>、BL<1>、BL<2>及BL<3>中之任何兩者且接著將 經預充電之電荷放電至兩條剩餘的位元線BL。 圖13人至圖130與圖11人至圖11丑之不同之處在於，在圖 13A至圖13G之狀況下，在與預充電操作之開始一致之時 間T1處，除了行選擇信號Ysw<0>之外，行選擇信號 YSW<1>亦已預先設定為η位準，以便將電荷預充電至兩 條位元線BL(亦即，除了位元線BL<〇>之外，亦有位元線 BL<1>)至電源供應器電壓Vdd。 接著，在時間T2處，與兩條其他位元線bl<2>&bl<3> 共用經預充電之電荷，以便將讀取電壓VR設定為電源供 應器電壓Vdd之約1/2。 稍後，在時間T3處，為了自讀取物件之群組移除位元線 BL少，降低出；見於行選擇信號丫敝卜上之電位。同 時’升高出現於字線肌<〇>上之電位以便放電在讀取時間 155138.doc •35- 201214434 流動的胞電流。 其他信狀控制及感測操作基本上與第—典型操作相 同0 第四典型操作 在迄今描述之第一典型操作$笛_ ^ 乍至第二典型操作中，共用電 衍之位元線BL·之數目為四，彳曰1用常y 1一，、用電何之位元線bl之數 目可減小至二或三。 作為-實例’圖14A至圖14G展示用於用以藉由兩條位 元線BL共用經預充電至-條位元線BL之電荷的操作的波 形0 圖14A至圖14G與圖11A至圖UE之不同之處在於在圖 14八至14〇之狀況下，行選擇信號YSW<〇>及ysw<3>既非 預充電物件亦非讀取物件。因此’在讀取操作期間，如自 圖14C及圖14D中展示之波形顯而易見，行選擇信號 YSW<0>及YSW<3>維持於L位準。 因而，在時間T1處預充電至位元線BL<〇>之電荷在時間 T2處由位元線BL<2>*用’且在時間T3處，取消選擇位元 線BL<2>，以便讀出出現於位元線bl<0>上之電位之改 變0 上文描述之典型插作僅為根據第一實施例執行之典型操 作的一部分。 甚至在除了上文描述之第一典型操作至第四典型操作之 外的操作中’若已預充電兩條位元線BL或三條位元線 BL ’則易於自用以將位元線BL自經選定之狀態切換至經 155138.doc • 36· 201214434 取消選擇之狀態及將位元線BL自經取消選擇之狀態切換至 經選定之狀態的操作推斷用以在經預充電之位元線81^之間 切換位元線BL的操作或用以將充當讀取物件之位元線bl 改變至未預先預充電但將共用經預充電之電荷的位元線bl 的操作。 另外，共用經預充電之電荷的位元線BL之數目不限於 圖13A至13G中展示之狀況的二個。舉例而言，共用經預 充電之電何的位元線BL之數目亦可為三個。 基於讀取電壓VR待設定為之電壓之量值，判定待預充 電之位元線BL之數目及共用經預充電之電荷之位元線bl 的數目。 根據此實施例之操作的特徵在於：藉由劃分導線電容而 執行產生讀取電壓VR之程序。因此，在產生讀取電壓vr 之程序中，完全無需類比電壓。 亦即，在產生讀取電壓VRi程序中，不存在需要1)(：待 用電流之電路。因此’此電路之不存在允許以較小電力消 耗執行讀取操作。 圖11A至圖14G之波形圖未展示用於控制SA(感測放大 器）7之信號之波形。 圖15A至圖15E為展示用於針對可變電阻式儲存元件以 處於LRS之狀況的讀取驗證操作之波形的圖，而圖i6A至 圖16E為展示用於針對可變電阻式儲存元件以處於刪之 狀況的讀取驗證操作之波形的圖1於執行讀取驗證操作 之SA(感測放大器）7具有已藉由參看圖崎釋之組態。 155138.doc -37- 201214434 當出現於連接至充當讀取物件的記憶體胞MC之字線WL 上之電位在時間T3處升高時，藉由使胞電流流過記憶體胞 MC而使位元線BL之電位放電之程序開始。 在圖15A至圖15E中展示之LRS之狀況下，放電程序之速 度較南。在時間T3 4處開始之週期中，出現於感測位元線 (或共同位元線CBL)上之電位變成不高於參考電位VREF之 位準。時間T4為自時間T34起一時間裕量已流逝之後的時 間。在時間T4處，位元線隔離信號BLI被關斷且SA啟用信 號SAEN經設定為Η位準以便啟動圖1〇中展示之sa(感測放 大器）7。 出現於感測節點上之電位經由圖4中展示之使用於可變 電阻式記憶體裝置中之I/O緩衝器9而供應至一外部匯流排 作為輸出資料。 在圖16A至圖16E中展示之HRS之狀況下，甚至在時間T4 處，CBL側上之感測節點維持於高於原樣之參考電位 VREF的狀態。因此’供應至外部匯流排之輸出資料之邏 輯為用於LRS狀況之邏輯的逆邏輯。 圖10中展不之S A (感測放大|§ ) 7為交又鎖存型（cross latch type)之單端感測放大器。SA(感測放大器）7僅在 SA(感測放大器）7需要啟動之週期期間啟動。 使用諸如運算放大器之組件的感測放大器需要一直被置 於啟動之狀態中。然而，不同於使用諸如運算放大器之組 件的感測放大器’ SA(感測放大器）7之組態及藉此採用之 系統經設計以使得感測放大器操作自身幾乎無需DC電 155138.doc -38 - 201214434 流。
根據上文描述之第一實施例，在用以產生讀取電壓VR 之操作中，無需消耗較大電力之類比電路。預充電位元線 BL之程序可藉由僅改變開關之狀態完成，以便允許將讀取 電壓VR設定於所要位元線BL上。因此，電力消耗可減 /J、〇 另外，判定讀取電壓VR之導線電容比率係由在半導體 製程中作為一分批產生之導線之屬性判定。在此狀況下， 該等屬性包括厚度、深度及材料。因此，可以相對較高精 確度規定導線電容比率。除此之外，即使存在表示預充電 至一或多條位元線BL之電荷量的電壓之變化，稍後仍與其 他位元線BL共用電荷《因此，當產生讀取電壓VR時，表 示預充電至一或多條位元線BL之電荷量的電壓之誤差分量 衰減至一分數。結果，可以相對較高精蜂度設定讀取電壓 VR。 應注意’在圖1 〇中展示之sA(感測放大器）7之組態中， 在放大或感測出現於位元線BL上之電壓的程序期間，為了 避免由出現於位元線BL上之電壓之振幅引起的干擾，利用 位元線隔離信號BLI之電壓控制在放大操作中將共同位元 線CBL及位元線側上之負載隔離於SA(感測放大器之感 測知點。因此可能避免此干擾且因此以高速度執行感測操 作。 2 :第二實施例 圖17為展示根據第二實施例之記憶體胞陣列之組態以及 155138.doc -39- 201214434 記憶體胞陣列之記憶體區塊1_0及1_1與SA(感測放大器）7 之間的連接的放大圖。 根據第二實施例之記憶體胞陣列之組態經劃分成兩個記 憶體區塊1_0及1_1，該兩個記憶體區塊1_0及1_1各自具有 對應於圖5中展示之記憶體胞陣列1之儲存容量的儲存容 量。該兩個記憶體區塊1_0及1_1連接至一個SA(感測放大 器）7。 該等記憶體區塊1_〇及1_1中之每一者使用經配置以形成 由N個列及四個行組成之矩陣的記憶體胞MC。該等記憶體 區塊1_0及1_1中之每一者之儲存容量與圖5中展示之記憶 體胞陣列1之儲存容量相同。 然而，該等記憶體區塊1_〇及1_1中之每一者與圖5中展 示之記憶體胞陣列1的不同之處在於：該等記憶體區塊 及1_1中之每一者包括充當具有參考記憶體胞MCr之參考 區段1R的至少一列。 在圖1 7中展示之記憶體胞陣列中，該等記憶體區塊 及1_1中之每一者具有各自具有已在先前解釋之組態的一 共同線隔離開關區段6Β及一放電開關6C。在記憶體區塊 1—0中，SA(感測放大器）7經由共同線隔離開關區段6Β及共 同位元線CBL0連接至記憶體胞Mc或參考記憶體胞Μ(>。 基於同樣理由，在記憶體區塊丨—丨中，SA(感測放大器）7經 由共同線隔離開關區段6B及共同位元線CBL1連接至記憶 體胞MC或參考記憶體胞MCr。 應注意，在圖17中展示之連接中，SA(感測放大器）7與 155138.doc •40· 201214434 共同位元線CBL0之間的連接及SA(感測放大器）7與共同位 元線CBL1之間的連接不關於SA(感測放大器）7對稱。因 此，在一些狀況下，共同位元線CBL〇之導線電容CcM可 不同於共同位元線CBL1之導線電容Ccbi。為了使共同位 兀*線CBL0之導線電容Ccbl與共同位元線CBL1之導線電容 Ccbl相同，有必要使記憶體區塊與記憶體區塊丨一丨關於 SA(感測放大器）7對稱。亦即，採取SA(感測放大器作為 鏡子，有必要佈局記憶體區塊丨—0及記憶體區塊i — i，使得 記憶體區塊1一0變成一物件而記憶體區塊Li變成記憶體區 塊1_0之鏡像，或記憶體區塊〖一丨變成一物件而記憶體區塊 1 一〇變成記憶體區塊1_1之鏡像。 在圖17中，為了使記憶體區塊丨-0及記憶體區塊中之 行選擇信號YSW彼此相區分，將充當字尾之數字〇附加至 參考符號YSW，從而表示在記憶體區塊i—o之狀況下的行 選擇彳。號以形成表示§己憶體區塊丨一〇中之行選擇信號的參 考符號YSW0，而另一方面，在記憶體區塊丨―丨之狀況下， 將充當字尾之數字1附加至參考符號YSW以形成表示記憶 體區塊1-1中之行選擇信號的參考符號YSW1。 基於同樣理由，為了使記憶體區塊丨-0及記憶體區塊i — i 中之字線WL彼此相區分，將充當字尾之數字〇附加至參考 符號WL，從而表示在記憶體區塊L0之狀況下的字線以形 成表不記憶體區塊1_〇中之字線的參考符號WL〇，而另— 方面，在記憶體區塊1_1之狀況下，將充當字尾之數字 加至參考符號WL以形成表示記憶體區塊丨一丨中之字線的參 155138.doc •41 - 201214434 考符號WL1。 應注意，參考符號Ref.WL表示用於控制參考記憶體胞 MCr之字線。以與行選擇信號YSW及字線wl相同之方 式’為了使用於控制記憶體區塊1_〇及記憶體區塊Li中之 參考s己憶體胞MCr的字線WL彼此相區分，在記憶體區塊 1—0之狀況下’將充當字尾之數字〇附加至參考符號Ref.WL 以形成參考符號Ref. WL0’而在記憶體區塊丨_丨之狀況下， 將充當字尾之數字1附加至參考符號Ref.WL以形成參考符 號 Ref.WLl。 藉由經反轉之BL預充電信號/BLPRE控制之鎖存電路72 連接至共同位元線CBL0及CBL1兩者。 圖18為理想地適用於圖17中展示之組態的互補信號差動 感測放大器7之電路的圖。 圖18中展示之SA(感測放大器）7與圖1〇中展示之SA(感測 放大器）7的不同之處在於：在圖18中展示之SA(感測放大 器）7之狀況下’消除了在圖1〇中展示之sa(感測放大器）7 中使用之NMOS電晶體52，而NMOS電晶體51額外連接在 感測位元參考線/SABL與共同位元線CBL1之間。 位元線隔離信號BLI係用於同時控制連接在感測位元參 考線/SABL與共同位元線CBL1之間的此NMOS電晶體5 1以 及連接在感測位元線SABL與共同位元線CBL0之間的 NMOS電晶體51。 在圖18中展示之S A(感測放大器）7中使用之鎖存電路72 的其他組態與在圖10中展示之SA(感測放大器）7中使用之 155138.doc •42· 201214434 鎖存電路72之彼等組態相同。 在如上文描述之圖18中展示之組態中，當自記憶體區塊 1一0或記憶體區塊1一1讀出記憶體胞厘(：之儲存狀態時，在 將另一共同位元線連接至參考記憶體胞M c r之狀態下執行 一感測操作。此時，亦在參考記憶體胞MCr上執行讀取操 作。因此，參考電位動態地改變。亦即，參考電位變得較 低°藉由記憶體胞之儲存狀態，暗示Hrs或lrs。 將在參考記憶體胞MCr中使用之可變電阻式儲存元件k 之電阻預先設定為HRS中之MC之電阻與LRS中之MC之電 阻之間的值。理想地，HRS中之MC之電阻與]1汉§中之 之電阻之間的值為在HRS中之MC2電阻與LRS中之mc之 電阻之間的約中間處的值。 此感測方法具有如下優點：即使感測放大器7以高速度 操作，仍決不存在故障◊一般而言，在一定程度上，存在 記憶體胞MC之特性之變化及用於產生參考電壓之諸如電 源供應器電壓Vdd之偏壓電壓的變化。然而，根據此感測 方法，參考電位動態地改變以遵循由該等變化影響之位元 線電位。因此，SA(感測放大器幾乎不執行由此等變化 引起之故障，使得無需花費時間來確認邏輯。因此，該操 作可以高速度執行。 應注意’關於選擇記憶體區塊i—〇及1_丨中之哪一者作為 讀取物件及選擇記憶體區塊ij)及丨一丨中之哪一者作為參考 的判定，例如，在圖4中展示之可變電阻式記憶體裝置中 使用之預解碼器3將輸入位址之預定位元辨識為區塊選擇 155138.doc •43- 201214434 位址。在列驅動電路4中，針對每—記憶體區塊提供乳驅 動器單元4A及CSW驅動器單元6Αβ另外，在列驅動電路4 中，提供具有與X選擇器20之組態相同的組態的區塊選擇 器。 該區塊選擇器解碼自預解碼器3接收之區塊選擇位址， 從而驅動針對每一區塊提供之兩個WL驅動器單元4α以選 擇記憶體胞MC且驅動另一 WL驅動器單元4Α以選擇參考記 憶體胞MCi-另外，該區塊選擇器控制針對每一區塊提供 之兩個CSW驅動器單元6A，使得針對包括充當讀取物件之 記憶體胞MC之區塊及不包括充當讀取物件之記憶體胞Mc 之區塊執行不同行選擇操作。 應注意，區塊選擇器之細節將在另一實施例之描述中稍 後解釋。 圖19A至圖19E為展示針對如下狀況之操作之波形的時 序圖：記憶體區塊以類似於如上文藉由參看圖丨1A至圖 11E解釋的由第一實施例執行之第一典型操作的方式經受 讀取電壓VR之設定。圖20A至圖20D為展示用於LRS中之 感測操作的波形之時序圖。圖21A至圖21D為展示用於HRS 中之感測操作的波形之時序圖。 在圖19A至圖19E中展示之時間T1處，開始一預充電操 作。在時間T1處’行選擇信號丫5貿0<0>及丫8\^1<0>已預 先設定為Η位準，使得在記憶體區塊1_〇及1_1兩者中，位 元線BL<0>預充電至電源供應器電壓vdd。 分別選擇記憶體區塊1_〇及1_1之總共六條其他位元線 155138.doc • 44 - 201214434 BL0<3.1>&BLi<3:l>a使該六條其他位元線bl〇<3 i>& BL1<3:1>連接至其共同位元線以便執行預充電程序。應注 意，可任意地判定待選擇之位元線之數目。亦即，待選擇 之位兀線之數目為在最小值〇與最大值6之間的範圍内之任 意數目》 在時間T2與T3之間的週期中，產生讀取電壓VR^幾乎 由預充電位元線計數與電荷共用位元線計數之一比率判定 讀取電壓VR之量值。在此狀況下，預充電位元線計數為 經受預充電程序之位元線之數目，而電荷共用位元線計數 為共用在預充電程巧中積累之電荷的位元線之數目。 在時間T3處，出現於記憶體區塊中之讀取物件位元 線BL0<0>及參考字線Ref WL上的電位同時升高至高位 準。因此’讀取時間之胞電流流動至記憶體胞MC，而參 考電流流動至參考記憶體胞MCr。 參考s己憶體胞MCr之參考電阻器Rer之電阻已設定為hrs 中之可變電阻式儲存元件Re之電阻與Lrs中之可變電阻式 儲存兀件Re之電阻之間的值。因此，如自圖丨9E中展示之 波形顯而易見’出現於位元線及參考位元線上之電位改 變。 圖20D展示用於LRS之放電曲線，而圖21D展示用於HRS 之放電曲線。 在時間T4處’位元線隔離信號BLI之電位減少，而SA啟 用信號SAEN之電位増加，使得SA(感測放大器之感測操 作開始。 155138.doc -45- 201214434 在LRS之狀況下’出現於連接至記憶體胞mc之共同位元 線CBL0上的電位進行在低側上之轉變。因此，在感測操 作已完成之後’出現於連接至記憶體胞MC之共同位元線 CBL0上的電位被下拉至參考電壓vss。在另一方面，在 HRS之狀況下，出現於連接至記憶體胞mc之共同位元線 CBL0上的電位進行在高側上之轉變。因此，在感測操作 已完成之後，出現於連接至記憶體胞MC之共同位元線 CBL0上的電位被上拉至電源供應器電壓vdd。 應注意，與上文描述之操作相反，若選擇記憶體區塊 1 _1中之s己憶體胞MC，則選擇記憶體區塊1—〇中之參考電 阻器Rer » 基本操作與上文描述之操作相同。 在第一實施例之狀況下，SA(感測放大器）7具有類似圖 1 〇中展示之組態的組態》然而，必須供應讀取電壓VR， 使得不能說完全無需類比電壓。 在第二實施例之狀況下，另一方面，歸因於參考記憶體 胞之放電程序，自動地產生類比參考電壓，使得可能執行 利用動態地改變之參考電壓的差動讀取操作。因此，不必 供應來自在SA(感測放大器）7外部之源的讀取電壓vr，且 因此完全不必供應類比電壓。結果，有可能執行消耗較小 電力之讀取驗證操作。 3 :第三實施例 在第一實施例之狀況下，一個記憶體區塊連接至一個 SA(感測放大器）7。然而，亦可能提供預先提供許多記憶 155138.doc •46· 201214434 體區塊且可自該等預先提供的許多記憶體區塊任意地選擇 待連接至感測放大器7之一記憶體區塊的組態。此組態提 供更多一般性’且允許對讀取電壓VR執行精細控制。 第三實施例提供具有提供更好一般性及讀取電壓VR之 更精細設定的結構的記憶體胞陣列。 圖22為展示根據第三實施例之記憶體胞陣列之組態以及 感測放大器7與記憶體區塊之間的連接的圖。 此實施例具有複數個記憶體區塊並聯連接至一共用位元 線的組態。在以下描述中，複數個記憶體區塊並聯連接至 之該共用位元線被稱作全域位元線GBL，且該等記憶體區 塊中之每一者中之位元線BL被稱作局域位元線lbl。 第二實施例經組態以使得’在具有N個列及四個行之每 一記憶體區塊中’可藉由利用共同線隔離開關區段6B之隔 離開關61<3:0>使全域位元線GBL與局域位元線lbl<3:〇> 選擇性地彼此連接。藉由利用放電開關6C之放電開關 62<3:0>可選擇局域位元線1^[<3:0>作為放電物件。 在此實施例中，如圖22中展示，各自具有此組態之（κ_ 1)個記憶體區塊並聯連接至針對該等記憶體區塊為共同的 同一全域位元線GBL。（Κ-1)個記憶體區塊分別由參考數字 1一〇、、…、1_(Κ-1)及 1_Κ表示。 在位元線BL之此階層式結構之設計中，對於所有記憶 體區塊’記憶體胞列計數Ν及記憶體胞行計數^^可各自設 定為任何任意數目《另外，記憶體區塊計數κ亦可設定為 任何任意數目。 155138.doc 201214434 十分類似於在圖5中展示之記憶體胞陣列1中使用之 SA(感測放大器）7，連接至全域位元線GBL之SA(感測放大 器）7亦為單端型之感測放大器，且因此有必要將參考電位 VREF自一外部源提供至SA(感測放大器）7之感測節點。 十分類似於在圖5中展示之記憶體胞陣列1中使用之共同 位元線CBL0，全域位元線GBL連接至預充電電晶體71， 該預充電電晶體71由供應至預充電電晶體7丨之閘電極的經 反轉之BL預充電信號/BLPRE控制。 圖23 A至圖23H為展示用於針對如下狀況之操作之波形 的時序圖：讀取電壓VR之設定在所有記憶體區塊之任意 局域位元線上執行且採取記憶體區塊之字線WL_〇<〇> 作為讀取物件之字線WL » 在圖23A中展示之波形上的時間71處，全域位元線gbl 被預充電至電源供應器電壓Vdd。此時，所有記憶體區塊 之所有局域位元線LBL處於自全域位元線（}]31^斷開之狀 態《因此，電源供應器電壓Vdd僅預充電至全域位元線 GBL。局域位元線LBL已放電且預先設定為參考電壓Vss。 在圖23B中展示之波形上的時間丁2處，選擇包括記憶體 區塊1一〇之局域位元線LBL一0<0>之任意局域位元線。 詳細而言，經選定局域位元線LBL包括藉由行選擇線 ysw_0<0>控制之充當一讀取物件的局域位元線 LBL_0<0>，及藉由與行選擇線YS%一〇<〇>相同之記憶體區 塊1_〇之行選擇線Ys w_〇<3 · 1；>及其他記憶體區塊之行選擇 線YSWJ<3:〇i制的其他局域位元線肌，其中{為在1 155I38.doc •48· 201214434 Μ之範圍内之整數。此等局域位元線LBL係藉由啟動其各 別行選擇線YSW而選擇。 藉由選擇此等局域位元線LBL，經預充電之電荷放電至 經選定局域位元線LBL以便與經選定局域位元線LBL共用 電荷。因此，在經選定局域位元線LBL中之每一者上設定 具有預先判定之量值之讀取電壓VR。 在已執行共用電荷之程序之後，出現於局域位元線LBL 上之電壓自在預充電時出現之電壓衰減至具有由導線電容 比率預先判定之量值的讀取電壓VR。 由於衰減而獲得之讀取電壓VR由如下給出之方程式（2) 表示： VR=VddxCgbl/(Cgbl+ClblxNvss) (2) 在方程式（2)中，符號Cgbl表示全域位元線GBL之電容， 而符號Clbl表示每一局域位元線LBL之電容。另外，符號 Nvss表示在一放電程序中重設為參考電壓Vss之後共用電 荷之位元線B L之數目。 接著，自連接至藉由行選擇線YSW_0<0>選擇之局域位 元線LBL_0<0>之記憶體胞MC讀出可變電阻式儲存元件Re 之電阻。 具體而言，在圖23A至圖23H中展示之時間T3處，除了 行選擇線YS W_0<0>2外之所有行選擇線均被設定為表示 撤銷啟動之狀態之L位準。因此，除了局域位元線 LBL_0<0>之外之所有行選擇線自全域位元線GBL斷開。 在時間t3處，僅記憶體區塊1_0中之字線WL_0<0>#高 155138.doc -49- 201214434 至Η位準。因此’允許胞電流流動之放電程序係以取決於 連接至字線WL_0<0>之記憶體胞MC之可變電阻式儲存元 件Re是處於LRS抑或HRS中之速度執行。 以與第一實施例相同之方式，啟動單端型之SA(感測放 大器）7以感測出現於經受經由全域位元線gbl的放電程序 之局域位元線LBL上之電壓的電位。 在此實施例中，全域位元線GBL之電容比局域位元線 LBL之電容大得多，使得預充電程序僅在全域位元線gbl 上執行。然而，若想要進一步增加經預充電之電荷量，則 可採取任何任意數目條局域位元線LBL作為一額外預充電 物件。 在此實施例中，如自圖22顯而易見，可經受電荷之共用 之局域位元線LBL的數目極大。因此，可能根據上文給出 之方程式（2)以精細步階（fine step)設定任何任意參考電位 VREF。 4 .第四實施例 根據第四實施例，提議能夠在由第三實施例實施為位 線BL之結構的階層式結構内執行差動讀取操作之組態。 圖24為展不通常實施為IC晶片之可變電阻式記憶體裝 之組態的方塊圖。 如與圖22中展示之第三實施例之狀況相同，存在κ個】 憶體區塊。如與圖17中届千筮一 Y展不之第二實施例之狀況相同， 等記憶體區塊中之每一者白扛__目士么t 考^括一具有參考記憶體胞MCr二 記憶體胞列。圖24中之參考印骑】R矣_ 麥芩。己唬1R表不為具有參考記憶旁 155138.doc -50· 201214434 胞MCr之s己憶體胞列的參考區段。 在圖24中展示之可變電阻式記憶體裝置中使用的記憶體 胞陣列之結構與圖22及圖17中展示之彼等結構的不同之處 在於：在圖24中展示之結構之狀況下，尺個記憶體區塊具 備兩個全域位元線，亦即，連接至奇數記憶體區塊之全域 位元線GBL0及連接至偶數記憶體區塊之全域位元線 GBL1 〇 全域位元線GLB 0及GLB1分別對應於在圖17中展示之可 變電阻式記憶體裝置中使用的共同位元線CBL〇及CBL1。 虽全域位元線GLB0及GLB 1中之一者在讀取側上連接至記 憶體胞MC時，另一全域位元線經受控制以與參考記憶體 胞MCr進行連接。亦即，在第四實施例之狀況下，在圖17 中展示之可變電阻式記憶體裝置中使用的共同位元線 CBL0及CBL1被置於一階層式結構中，且共同位元線CBL〇 及CBL1中之每一者被指派給並聯連接至共同位元線之 (K/2)個記憶體區塊。 在圖24中展示之可變電阻式記憶體裝置在列驅動電路* 中新近包括一額外區塊解碼器4〇以充當用於選擇記憶體區 塊之解碼器。 區塊解碼器40通常接收待解碼之位址位元X2及X3(代替 圖6中展示之組態之位址位元χ 〇及χ〖）以便選擇一記憶體區 塊。區塊解碼器40接著輸出來自反相器之輸 出端的記憶體區塊選擇信號^將記憶體區塊選擇信號供應 至與該等記憶體區塊中之一者相關聯的WL驅動器單元4a 155138.doc • 51- 201214434 及CSW驅動器單元6A。 圖25 A至圖25K為展示用於在第四實施例中執行之典型 操作之波形的時序圖。 在此等典型操作中’在時間T1處，將全域位元線GBL〇 及GBL1預充電至電源供應器電壓Vdd。 接著，將經預充電至全域位元線（5]6]1〇及(3；61^1之電荷放 電至任何任意數目條局域位元線LBL以便與局域位元線 LBL共用電荷，該任何任意數目條局域位元線lbl包括為 奇數記憶體區塊中之第一者的記憶體區塊10之局域位元 線LBL<0>。在圖25C中展示之波形之狀況下，採取為偶數 纪憶體區塊中之第一者的記憶體區塊丨一丨之局域位元線 LBL<0>及記憶體區塊丨—0之局域位元線作為用於 共用電荷之線β然而，亦可採取任何其他任意局域位元線 LBL作為用於共用電荷之線。 可自任何記憶體區塊任意地選擇經採取作為用於共用電 荷之線的局域位元線LBLe另外，自任何記憶體區塊任意 地選擇的待用作用於共用電荷之線的局域位元線LBL之數 目亦為任意的。 讀取電壓VR由方程式（2)表示。如由此方程式所展示， 藉由根據自任何記憶體區塊任意地選擇的待用作用於共用 電何之線的局域位元線LBL之數目的導線電容判定讀取電 壓VR之量值。 在此狀況下，採取記憶體區塊之局域位元線LBL<〇> 作為從中讀出資料之物件，而採取記憶體區塊1J中之參 155138.doc -52· 201214434 考記憶體胞MCr作為從中讀出參考電位之物件。因此，如 自圖25G及圖25H中展示之波形顯而易見&，啟動出現於 兩條字線WL上之電位。 因此’採取連接至參考記憶體胞MCr之全域位元線GBL1 的動態地減少之電位作為參考，且在將從刪或lrs中之 全域位it線GBL0讀出資料的記憶體胞紙中，在差動感測 操作中感測出現在放電操作之過程中的電壓位準。 可任意地判定用於選擇一參考記憶體胞MCr、用以共用 電荷之局域位元線LBL之位置及此等局域位元線lbl之數 目之方法另外，可添加任何任意數目條局域位元線 作為預充電物件。 根據第四實施例，可執行基於差動感測之穩定操作以伴 隨具有廣泛調整範圍的讀取電壓VR之精細設定。因此， 即使可變電阻式儲存元件Re之電阻隨時間流逝而改變，在 精細地調整針對電阻之改變為恰當的讀取電壓¥11時，讀 取操作仍可以高速且以高可靠程度執行。 5 :第五實施例 圖26為展示根據第五實施例之記憶體胞陣列之組態的方 塊圖。圖26中展示的根據第五實施例之記憶體胞陣列與圖 24中展示的根據第四實施例之記憶體胞陣列的不同之處在 於··在第五實施例之狀況下，每一記憶體區塊不包括參考 區段1R。 在第五實施例之狀況下，參考電位不能藉由利用參考記 憶體胞MCr來動態地改變以遵循由記憶體胞Mc產生之電 155138.doc 53· 201214434 位。 在第五貫施例之狀況下’為了將參考電位控制至HRs之 位準與LRS之位準之間的位車，估 U刃佤早使用由於電荷共用而產生 之參考電麼，而非利用由外部源產生之類比電壓。 圖27A至圖27H為展示用於根據第五實施例執行之典型 操作的波形之時序圖。 在第五實施例之狀況下，由於設定讀取電壓vr之必要 性，採取與圖27B中展示之行選擇信號YSW_〇<〇>相關聯 的充當讀取物件之局域位元線LBL<〇>作為電荷共用程序 之物件。然而，亦可任意地選擇除了局域位元線lbl<〇> 之外的局域位元線來充當電荷共用程序之物件。 在此狀況下，藉由連接至全域位元線GBL〇之局域位元 線的數目判定讀取電壓VR之電位，連接至全域位 兀線GBL1之局域位元線LBL的數目判定參考電位vreF2 電位。 如由圖27H之波形所展示，在將參考電位乂尺奸設定為低 於讀取電壓VR之恰當位準之情況下，單端型之sa(感測放 大器）7執行電壓感測操作。 在根據第五實施例之系統中’與利用參考記憶體胞Μ〇Γ 之方法相比較，變化對記憶體胞MC之特性的效應較大。 然而’不必在每一記憶體區塊中提供參考記憶體胞MCr。 因此，可將位元成本以對應於經消除之參考記憶體胞MCr 之數目的差異減小。另外，亦無需由記憶體胞陣列外部之 產生器產生之類比電壓。因此，電力消耗亦可以對應於用 155138.doc • 54· 201214434 於產生類比電壓之外部產生器之差異減小。 6 :修改 在迄今描述U施例至第五實_巾，藉由用於啟 動字線WL之觸發器判定放電程序之開始之時序。 然而，放電程序之開始之時序不必藉由用於啟動字線 WL之觸發器判定。舉例而言，&電程序之開始之時序亦 可藉由用於啟動行選擇信號YSW之觸發器判定。 圖28A至圖28H為用於藉由圖DA至圖23H中展示之第三 實施例的修改版本執行的操作之波形的時序圖。 在由圖28A至圖簡中展示之波形表示的操作中之時間 τι處，出現於連接至充當讀取物件之記憶體胞mc之字線 \\〇^_0<0>上的電位通常以與預充電全域位元線之時序 一致的時序預先升高。在此階段，在局域位元線LBL與源 極線SL之間不存在電位差。因此，記憶體胞Mc之讀取時 間放電程序不開始。 稍後，在時間T2處，在除了充當讀取物件之局域位元線 LBL之外的局域位元線LBL上執行第一電荷共用程序。在 此階段，不確認讀取電壓Vr之最終電位。 接著，在時間T3處，與充當讀取物件之位元線BL共用 在第一電荷共用程序之後的電荷。結果，用於一條局域位 兀線LBL之放電程序進一步降低讀取電壓¥尺，且讀取時間 胞電流流動至記憶體胞MC。 讀取電壓VR之最終量值比由第一電荷共用程序判定之 電位低一向下差。然而，由於已估計向下差之量值，故可 155138.doc -55- 201214434 藉由預見該向下差來判定經受第一電荷共用程序之局域位 元線LBL之數目。 在藉由字線觸發器起始之驗證操作的狀況下，歸因於通 常由諸如多晶矽層之下層規定之字線WL的高佈局密度， 字線改變之時間常數較大。因此，在一些狀況下，可發生 放電驗證操作之延遲及對放電驗證操作之位址的依賴性。 對放電驗證操作之位址的依賴性為如下現象：取決於記憶 體胞陣列之位置’出現於字線WL上之電位的改變對放電 驗證操作之延遲的效應較大，使得放電程序之速度變化。 在該等實施例之狀況下，可改變由行選擇信號Ysw產生 之觸發器之時序以便改變放電程序之開始之時序，使得與 由字線觸發器起始之驗證操作之狀況相比較，可以快速方 式在記憶體胞陣列中執行均勻驗證放電程序。 本發明含有與在2010年7月29日在日本專利局申請之日 本優先權專利中請案Π> 2〇1(M期34中所揭示之發明主體 有關的發明主體，該案之全部内容特此以引用之方式併入 本文中。 熟習此項技術者應理解，取決於設計要求及其他因素 各種修改、組合、子組合及變更可發生只要該等各種 改、組合、子組合及轡承+綠 l 燹更在隨附申請專利範圍或其等效 之範_内便可。 、 【圖式簡單說明】 圖1A及圖1B為各 之等效電路的圖； 自展示針對實施例為共同之記憶體胞 155138.doc • 56 - 201214434 圖2為展示可變電阻式記憶體裝置之兩個相冑記憶體胞 之結構的橫載面圖； 圖3A及圖3B為各自展示流過在記憶體胞中使用之可變 電阻式儲存元件之電流的方向及施加至可變電阻式儲存元 件之電壓之典型量值的模型圖； 圖4為展示根據第一實施例之可變電阻式記憶體裝置之 方塊圖； 圖5為展示在圖4中展示之可變電阻式記憶體裝置中使用 之記憶體胞陣列的放大圖； 圖6為展示X選擇器之邏輯電路之圖； 圖7為展示γ選擇器之邏輯電路之圖； 圖8為展示WL驅動器單元之邏輯電路之圖； 圖9為展示CSW驅動器單元之邏輯電路之圖； 圖10為展示單端型之感測放大器之電路圖； 圖11A至圖11E為展示用於第一典型操作之波形之時序 圖； 圖12A至圖12F為展不用於第二典型操作之波形之時序 圆， 圖13 A至圖13G為展示用於第三典型操作之波形之時序 圖； 圖14A至圖14G為展示用於第四典型操作之波形之時序 圃， 圖15A至圖15E為展示在第四典型操作中感測放大器之 操作之波形的時序圖； 155138.doc -57· 201214434 圖16A至圖16E為展示在第四典型操作中感測放大器之 操作之波形的時序圖； 圖17為展不根據第二實施例之記憶體胞陣列之放大圖； 圖18為展示感測放大器之電路圖；
圖19A至圖19E為展示操作之波形的時序圖，該等操作 針對圯憶體區塊以類似於如藉由先前參看圖11A至圖UE 解釋之由第一實施例執行之第一典型操作之方式經受讀取 電壓之設定的狀況； 圖20A至圖20D為展示用於lrs中之感測操作之波形的時 序圖； 圖21A至圖21D為展示用於HRS中之感測操作之波形的時 序圖； 圖22為展示根據第三實施例之記憶體胞陣列之組態以及 感測放大器與記憶體區塊之間的連接的圖； 圖23 A至圖23H為展示用於操作之波形的時序圖，該等 操作針對讀取電壓之設定在所有記憶體區塊之任意局域位 元線上執行且採取記憶體區塊1_〇之字線WL_〇<〇>作為讀 取物件之字線WL的狀況； 圖24為通常實施為1C晶片之可變電阻式記憶體跋置之組 態的方塊圖； 圖25 A至圖25K為展示用於在第四實施例中執行之典型 操作之波形的時序圖； 圖26為展示根據第五實施例之記憶體胞陣列之組態的方 塊圖； 155138.doc -58 · 201214434 圖27A至圖27H為展示用於根據第五實施例執行之典型 操作之波形的時序圖；及 圖28A至圖28H為展示用於由經修改版本執行之操作之 波形的時序圖。 【主要元件符號說明】 1 記憶體胞陣列 1M 第一導線層 1R 參考區段 1_0 記憶體區塊 1_1 記憶體區塊 1_(K-1) 記憶體區塊 1_Κ 記憶體區塊 3 預解碼器 4 列驅動電路 4Α WL驅動器單元 6 行開關電路/CSW(行開關）電路 6Α CSW驅動器單元 6Β 共同線隔離開關區段 6C 放電開關區段 7 SA(感測放大器） 9 1/0(輸入/輸出）緩衝器 10 寫入/抹除驅動器 11 控制電路 16 邏輯區塊 155138.doc •59- 201214434 20 X選擇器 21 PMOS電晶體 22 NMOS電晶體 23 PMOS電晶體 24 NMOS電晶體 30 Y選擇器 40 區塊解碼器 51 NMOS電晶體 52 NMOS電晶體 61<0> 隔離開關 61<1> 隔離開關 61<2> 隔離開關 61<3> 隔離開關 62<0> 放電開關 62<1> 放電開關 62<2> 放電開關 62<3> 放電開關 71 預充電電晶體 72 鎖存電路 100 基板 101 下電極 、 102 絕緣體薄膜 103 導體薄膜 104 插塞/氮化物薄膜 155138.doc -60- 201214434 105 定位襯塾 AT 存取電晶體 ATI 存取電晶體 AT2 存取電晶體 BL 位元線 BLI 位元線隔離信號 BL<0> 位元線 BL<1> 位元線 BL<2> 位元線 BL<3> 位元線 BL<3:1> 位元線 BL<0>5.BL<M-1> 位元線 BL0<0> 讀取物件位元線 BL0<3:1> 位元線 BL1<3:1> 位元線 BLC 位元線觸點 /BLPRE 經反轉之BL預充電信號 CBL 共同位元線 CBLO 共同位元線 CBL1 共同位元線 Cbl 位元線之導線電容 Ccbl 共同位元線之導線及觸點電容/共 同位元線之導線電容 Cgbl 全域位元線之電容 155138.doc -61 - 201214434
Clbl D ERS GBL GBLO GBL1 GND HRS Ie INVO至 INV3 INV4至 INV7 INV8 至 INV1 1 INV12 至 INV15 INV16 INV21 Iw LBL<0> LBL<3:0> LRS MC MCr NANDO至 NAND3 局域位元線之電容 存取電晶體之汲電極 抹除信號 全域位元線 全域位元線 全域位元線 接地 可變電阻式儲存元件Re之高電阻 狀態 抹除電流 反相器 反相器 反相器 反相器 反相器 反相器 寫入電流 局域位元線 局域位元線 可變電阻式儲存元件Re之低電阻 狀態 記憶體胞 參考記憶體胞 NAND電路 155138.doc •62· 201214434 NAND4 至 NAND7 N AND電路 NAND8 NAND電路 NANDI2 NAND電路 RD 資料讀取信號 Re 可變電阻式儲存電阻器/可變電阻 式儲存元件 Ref.WLO 用於控制參考記憶體胞之字線 Ref.WLl 用於控制參考記憶體胞之字線 Rer 參考電阻器 S 存取電晶體之源電極 SABL 感測位元線 /SABL 感測位元參考線 SAEN SA啟用信號 /SAEN S A停用信號/經反轉之S A啟用信號 SL 源極線 SL<0>5. SL<M-1> 源極線 SLC 源極線觸點 T1 時間 T2 時間 T3 時間 T34 時間 T4 時間 Vdd 電源供應器電壓 VR 讀取電壓 155138.doc -63 - 201214434
VREF
Vss
WL
WLO WL1 WL<0> WL<1> WL<N:0> WL_0<0>
WLEN
WRT
XO XO, XI XI X2 X3 X_SEL0至 X_SEL3 X_SEL<0>5.<N-1>
YO YO, Y1 Y1
YSWO YSW0<0> YSW1 參考電位 參考電壓 字線 字線 字線 字線 字線 字線 字線 WL選擇啟用信號 寫入信號 X位址信號位元/位址位元 X位址信號 X位址信號位元/位址位元 位址位元 位址位元 X選擇信號 X選擇信號 Y位址信號位元 Y位址信號 Y位址信號位元 行選擇信號 行選擇信號 行選擇信號 155138.doc • 64· 201214434
YSW1<0> YSW<0> YSW<1> YSW<2> YSW<3> YSW<3:0> YSW<3:1> YSW<3:2> YSW_0<0> YSW_0<3:1> YSWEN /YSW<3:0> Y_SEL Y SELO至 Y 行選擇信號 行選擇信號 行選擇信號 行選擇信號 行選擇信號 行選擇信號 行選擇信號 行選擇信號 行選擇線 行選擇線 Y開關啟用信號 經反轉之行選擇信號 Y選擇信號 SEL3 Y選擇信號 155138.doc -65-

Claims (1)

  1. 201214434 七、申請專利範圍： 1. 一種可變電阻式記憶體裝置，其包含： 使用複數個記憶體胞之一記憶體胞陣列，該複數個記 憶體胞各自包括-儲存元件且包括在—位元線與一源極 線之間串聯連接至該儲存元件之—存取電晶體該儲存 元件具有根據施加至該儲存元件之一電壓之方向變化的 一電阻；及 一電壓供應電路，該電壓供應電路用於設定一讀取電 壓，該讀取電壓用於在藉由以下步驟將該讀取電壓供應 至一選定位元線之一操作中在連接至充當一讀取物件之 該記憶體胞的該選定位元線上讀出該儲存元件之該電 阻：將電荷預充電至各自連接至複數條該等位元線的作 為針對該等位元線及任何任意數目條該等位元線為共同 的一共同線的任何任意數目條共同線中之至少一者，且 將該經預充電之電荷放電至包括該選定位元線之任何任 意數目條其他該等位元線以便在一電荷共用程序中共用 該電荷。 2. 如請求項1之可變電阻式記憶體裝置，其中該電壓供應 電路包含： 一預充電區段，該預充電區段經組態以將電荷預充電 至該共同線或連接至該共同線之任何任意數目條該等位 元線； 一開關群組’該開關群組經組態以控制該共同線與該 等位元線之間的連接； 155138.doc 201214434 一開關控制區段，該開關控制區段經組態以控制該開 關群組以便將藉由該預充電區段預充電之該電荷放電至 該等位元線中之至少另一者，以便在一設定該讀取電壓 之一量值之程序中與該等其他位元線共用該電荷；及 一感測放大器，該感測放大器經組態以感測出現在該 共同線上之一電位。 3. 如請求項2之可變電阻式記憶體裝置，其中： 各自具有經佈局以形成一矩陣之複數個該等記憶體胞 的複數個記憶體區塊連接至該共同線； 該等記憶體區塊中之每一者中之該等位元線形成相對 於該共同線之一階層式結構；且 該等位元線形成一階層式結構所相對於之複數條該等 共同線連接至該感測放大器。 4. 如請求項3之可變電阻式記憶體裝置，其中該感測放大 器： 採取藉由該等記憶體區塊中之一特定者經由用於該特 定記憶體區塊之該共同線供應之一電位作為一參考，且 感測藉由該等記憶體區塊中之另一者經由用於該另一 記憶體區塊之該共同線供應之一位元線電位之量值。 5. 如請求項4之可變電阻式記憶體裝置，其中： 該記憶體區塊經組態以包括各自連接至該等位元線中 之一者之參考記憶體胞；且 該感測放大器執行-差動感測操作以藉由採取出現在 連接至該參考記憶體胞之該共同線上之一電位作為一參 155138.doc -2· 201214434 考來感測出現在該選定位元線上之一電位之一改變的量 值。 6·如請求項5之可變電阻式記憶體裝置，其中在將用於控 制該記憶體胞與該選定位元線之間的連接之一字線置於 一被選擇之狀態中之情況下，該開關控制區段在除了該 選定位元線之任何任意數目條該等位元線上執行該電荷 共用程序以與該等其他位元線共用電荷，且接著，控制 該開關群組以將與該等其他位元線共用之該電荷中之一 些放電至該選定位元線以便將該讀取電壓供應至該選定 線，且開始待基於一胞電流在該記憶體胞上執行之一放 電程序。 7. 如請求項6之可變電阻式記憶體裝置，其中該感測放大 器匕括負載隔離開關，該負載隔離開關用於在出現於 該位疋線上之一電位之一改變發生之後在進一步放大該 電位之該量值之一程序中將連接至該位元線以充當一負 載之該共同線隔離於一感測節點。 8. 如請求項4之可變電阻式記憶體裝置，其中該感測放大 态為一單端感測放大器，該單端感測放大器在一電壓感 測操作中採取藉由在該等記憶體區塊中之一者上執行該 電何共用程序而設定之一讀取電壓作為一參考，該電壓 感測操作經執行以偵測出現於該等記憶體區塊中之另一 者中之該選定位元線上之一電位之一改變的量值。 时μ求項4之可變電阻式記憶體裝置，其中該感測放大 盗為一單端感測放大器，該單端感測放大器輸入來自一 155138.doc 201214434 卜p源之參考電位或輸入内部地產生之— 且藉由採取該參考電位作電位， 作以偵執行—㈣感測操 作乂制出現於該選定位元線 量值。 深上t電位之-改變的該 10.π:自求可變電阻式記憶體裝置，該開關控制 \又=接至該共同線之複數條該等位⑽選擇連接至 讀取物件的該記憶體胞之該位元線㈣擇待經受 該電荷共用程序之該等位元線。 11.如請求項1之可變電阻式記憶體裝置，其中 該記憶體胞為-可變電阻式記憶體胞，該可變電阻式 記憶體胞在兩個電極之間具有 一導電離子供應層，及 一可變電阻層，使該可轡雷 變電阻層與該導電離子供應層 接觸，且根據施加在該兩個電極之間的—電壓之極性， 導電離子被從該導電離子供應層注入至該可變電阻層 中，或已注入至該可變電阻層中之該等導電離子返回至 該導電離子供應層。 15S138.doc
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