KR20210141577A - 드레인 선택 게이트 컷 구조체를 구비한 3차원 메모리 소자 및 그 형성 방법 - Google Patents
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Abstract
3차원(3D) 메모리 소자를 형성하기 위한 구조 및 방법의 실시예가 제공된다. 일 예에서, 3D 메모리 소자에는 코어 영역과 계단 영역이 포함된다. 계단 영역은 각각이 횡 방향으로 연장되는 적어도 하나의 전도층/유전체 쌍으로 이루어진 복수의 계단을 포함한다. 계단 영역은 횡 방향 및 수직 방향을 따라 연장되는 DSG(Drain-Select-Gate) 컷 구조체와 수직 방향을 따라 DSG 구조체에서 연장되는 복수의 지지 구조체을 포함한다. 지지 구조체 중 적어도 하나의 횡 방향을 따른 치수는 횡 방향과 직각으로 만나는 제 2 횡 방향을 따른 치수보다 크다.
Description
본 발명의 실시예들은 3차원(3D) 메모리 소자 및 드레인 선택 게이트(DSG: drain-select-gate) 컷 구조체를 구비하는 3D 메모리 소자를 형성하기 위한 방법에 관한 것이다.
평면 메모리 셀(Planar memory cell)은 프로세스 기술(process technology), 회로 설계, 프로그래밍 알고리즘 및 제조 프로세스를 개선하여 더 작은 크기로 조정된다. 그러나, 메모리 셀의 피처 크기가 하한에 가까워짐에 따라, 평면 프로세스 및 제조 기술이 어렵고 비용이 많이 든다. 그 결과, 평면 메모리 셀의 메모리 밀도는 상한에 가까워진다.
3D 메모리 아키텍처는 평면 메모리 셀의 밀도 제한을 해결할 수 있다. 3D 메모리 아키텍처는 메모리 어레이와 메모리 어레이로 들어오고 나가는 신호를 제어하기 위한 주변 장치를 포함한다.
3D 메모리 소자의 실시예와 DSG 컷 구조체를 구비하는 3D 메모리 소자의 형성 방법이 제공된다.
일 예에서, 3D 메모리 소자는 코어 영역(a core region)과 복수의 계단(a plurality of stairs)을 갖는 계단 영역(a staircase region)을 포함하되, 복수의 계단의 각각은 횡 방향으로 연장되는 적어도 하나의 전도체/유전체 쌍을 포함한다. 계단 영역은 횡 방향 및 수직 방향을 따라 연장되는 DSG 컷 구조체와, DSG 구조체에서 수직 방향을 따라 연장되는 복수의 지지 구조체를 포함한다. 지지 구조체 중 적어도 하나의 횡 방향을 따른 치수는 횡 방향과 직각으로 만나는 제 2 횡 방향을 따른 치수보다 크다.
다른 예에서, 3D 메모리 소자의 형성 방법은 다음의 동작을 포함한다. 먼저, 기판 위에 복수의 제 1/제 2 유전층 쌍을 구비하는 유전체 스택이 형성된다. 유전체 스택의 코어 영역에 DSG 컷 개구가 형성된다. 복수의 계단으로 이루어지는 계단 구조체는 유전체 스택의 계단 영역에서 횡 방향을 따라 연장하여 형성된다. 제 2 DSG 컷 개구는, DSG 컷 개구와는 다른 프로세스에서, 계단 영역에 형성되고 횡 방향을 따라 연장된다. DSG 컷 구조체는 DSG 컷 개구에 형성되고, 제 2 DSG 컷 구조체는 제 2 DSG 컷 개구에 형성된다.
추가 예에서, 3D 메모리 소자의 형성 방법은 다음의 동작을 포함한다. 먼저, 복수의 제 1/제 2 유전층 쌍을 구비하는 유전체 스택이 기판 위에 형성된다. 유전체 스택의 코어 영역에 채널 구조체가 형성된다. 계단 구조체는 유전체 스택의 계단 영역에서 횡 방향을 따라 연장하는 복수의 계단을 구비하여 형성된다. 동일 프로세스에서, DSG 컷 개구는 유전체 스택의 코어 영역에 형성되고, 제 2 DSG 컷 개구는 유전체 스택의 계단 영역에 형성된다. DSG 컷 구조체는 DSG 컷 개구에 형성되고, 제 2 DSG 컷 구조체는 제 2 DSG 컷 개구에 형성된다.
본 명세서에 포함되고 명세서의 일부를 형성하는 첨부 도면은 본 발명의 실시예를 예시하고, 상세한 설명과 함께 본 발명의 원리를 설명하고 당업자가 본 발명을 만들어 사용할 수 있도록 추가 제공된다.
도 1a는 본 발명의 일부 실시예에 따른 예시적인 3D 메모리 소자의 단면도를 나타낸다.
도 1b는 본 발명의 일부 실시예에 따른 다른 예시적인 3D 메모리 소자의 단면도를 나타낸다.
도 1c는 본 발명의 일부 실시예에 따른, 도 1a 및 도 1b에 도시된 예시적인 3D 메모리 소자의 평면도를 나타낸다.
도 2a는 본 발명의 일부 실시예에 따른 다른 예시적인 3D 메모리 소자의 단면도를 나타낸다.
도 2b는 본 발명의 일부 실시예에 따른, 도 2a에 도시된 예시적인 3D 메모리 소자의 평면도를 나타낸다.
도 3은 본 발명의 일부 실시예에 따른, 예시적인 제조 프로세스로 형성된 3D 메모리 소자의 단면도를 나타낸다.
도 4a 내지 도 4d는 본 발명의 일부 실시예에 따른, 다른 예시적인 제조 프로세스의 다양한 단계에서의 3D 메모리 소자의 단면도를 나타낸다.
도 5a 내지 도 5d는 본 발명의 일부 실시예에 따른, 다른 예시적인 제조 프로세스의 다양한 단계에서의 다른 3D 메모리 소자의 단면도를 나타낸다.
도 6a 내지 도 6d는 본 발명의 일부 실시예에 따른, 또 다른 예시적인 제조 프로세스의 다양한 단계에서의 다른 3D 메모리 소자의 단면도를 나타낸다.
도 7은 본 발명의 일부 실시예에 따른, 도 3 및 도 4a 내지 도 4d에 도시된 예시적인 제조 동작의 흐름도를 나타낸다.
도 8은 본 발명의 일부 실시예에 따른, 도 3 및 도 5a 내지 도 5d에 도시된 예시적인 제조 동작의 흐름도를 나타낸다.
도 9는 본 발명의 일부 실시예에 따른, 도 3 및 도 6a 내지 도 6d에 도시된 예시적인 제조 동작의 흐름도를 나타낸다.
본 발명의 실시예는 첨부 도면을 참조하여 설명될 것이다.
도 1a는 본 발명의 일부 실시예에 따른 예시적인 3D 메모리 소자의 단면도를 나타낸다.
도 1b는 본 발명의 일부 실시예에 따른 다른 예시적인 3D 메모리 소자의 단면도를 나타낸다.
도 1c는 본 발명의 일부 실시예에 따른, 도 1a 및 도 1b에 도시된 예시적인 3D 메모리 소자의 평면도를 나타낸다.
도 2a는 본 발명의 일부 실시예에 따른 다른 예시적인 3D 메모리 소자의 단면도를 나타낸다.
도 2b는 본 발명의 일부 실시예에 따른, 도 2a에 도시된 예시적인 3D 메모리 소자의 평면도를 나타낸다.
도 3은 본 발명의 일부 실시예에 따른, 예시적인 제조 프로세스로 형성된 3D 메모리 소자의 단면도를 나타낸다.
도 4a 내지 도 4d는 본 발명의 일부 실시예에 따른, 다른 예시적인 제조 프로세스의 다양한 단계에서의 3D 메모리 소자의 단면도를 나타낸다.
도 5a 내지 도 5d는 본 발명의 일부 실시예에 따른, 다른 예시적인 제조 프로세스의 다양한 단계에서의 다른 3D 메모리 소자의 단면도를 나타낸다.
도 6a 내지 도 6d는 본 발명의 일부 실시예에 따른, 또 다른 예시적인 제조 프로세스의 다양한 단계에서의 다른 3D 메모리 소자의 단면도를 나타낸다.
도 7은 본 발명의 일부 실시예에 따른, 도 3 및 도 4a 내지 도 4d에 도시된 예시적인 제조 동작의 흐름도를 나타낸다.
도 8은 본 발명의 일부 실시예에 따른, 도 3 및 도 5a 내지 도 5d에 도시된 예시적인 제조 동작의 흐름도를 나타낸다.
도 9는 본 발명의 일부 실시예에 따른, 도 3 및 도 6a 내지 도 6d에 도시된 예시적인 제조 동작의 흐름도를 나타낸다.
본 발명의 실시예는 첨부 도면을 참조하여 설명될 것이다.
특정 구성 및 배열이 검토되고 있지만, 이것은 단지 예시적인 목적으로만 수행된다는 점을 이해해야 한다. 당업자는 본 발명의 사상 및 범주를 벗어나지 않고 다른 구성 및 배열이 사용될 수 있음을 인식할 것이다. 본 발명은 또한 다양한 다른 응용 분야에서 사용될 수 있다는 것이 당업자에게는 명백할 것이다.
명세서에서 "일 실시예", "실시예", "예시적인 실시예", "일부 실시예" 등에 대한 참조는 설명된 실시예가 특정 피처, 구조 또는 특성을 포함할 수 있음을 나타내지만, 모든 실시예가 반드시 특정 피처, 구조 또는 특성을 포함하지 않을 수도 있다. 아울러, 이러한 문구들이 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정 피처, 구조 또는 특성이 실시예와 관련하여 설명될 때, 명시적으로 기술되었는지 여부에 관계없이, 다른 실시예와 관련하여 이러한 피처, 구조 또는 특성에 영향을 미치는 것은 당업자의 지식 내에 있을 것이다.
일반적으로, 전문 용어(terminology)는 문맥에서의 사용으로부터 적어도 부분적으로 이해될 수 있다. 예를 들어, 본 명세서에 사용되는 용어 "하나 이상"은 적어도 부분적인 문맥에 따라, 단수의 의미로 임의의 피처, 구조 또는 특성을 설명하는 데 사용될 수 있거나, 복수의 의미로 피처들, 구조들 또는 특징들의 조합을 설명하는 데 사용될 수도 있다. 마찬가지로, "a", "an" 또는 "the"와 같은 용어는 다시 적어도 부분적으로 문맥에 따라 단수 용법을 전달하거나 복수 용법을 전달하는 것으로 이해될 수 있다. 또한, "~에 기초하여"라는 용어는 배타적 팩터 세트(an exclusive set of factors)를 전달하는 것으로 의도되는 것은 아닌 것으로 이해될 수 있으며, 대신에 적어도 부분적으로 문맥에 따라 반드시 명시적으로 설명될 필요가 없는 추가 요인의 존재를 허용할 수도 있다.
본 명세서에 사용되는 용어 "명목상/명목상으로"는, 원하는 값 이상 및/또는 이하의 값의 범위와 함께, 제품 또는 프로세스의 설계 단계에서 설정되는 컴포넌트 또는 프로세스 동작에 대한 특성이나 파라미터의 원하는 값이나 목표값을 의미한다. 값의 범위는 제조 프로세스에서의의 약간의 변화나 공차로 인해 발생될 수 있다. 본 명세서에 사용되는 용어 "약"은 대상 반도체 장치와 관련된 특정 기술 노드에 기초하여 변경될 수 있는 주어진 양의 값을 나타낸다. 특정 기술 노드에 기초하여, 용어 "약"은, 예를 들어, 값의 10~30%(예컨대, 값의 ±10%, ±20% 또는 ±30%) 내에서 변경되는 주어진 양의 값을 나타낼 수 있다.
본 명세서에 사용되는 바와 같이, 계단 구조체는 적어도 2개의 수평 표면(예컨대, x-y 평면을 따름)과 적어도 두 개(예컨대, 제 1 및 제 2) 수직 표면(예컨대, z축을 따름)을 포함하여, 각각의 수평 표면이 수평 표면의 제 1 모서리로부터 위쪽으로 연장되는 제 1 수직 표면에 인접하고 또한 수평 표면의 제 2 모서리로부터 아래쪽으로 연장되는 제 2 수직 표면에 인접하도록 하는 표면 세트를 의미한다. "스텝(step)" 또는 "계단(staircase)"은 인접한 표면 세트의 높이에서의 수직 이동을 의미한다. 본 발명에서, 용어 "계단" 및 "스텝"은 계단 구조체의 한 레벨을 의미하며 혼용하여 사용된다. 본 발명에서, 수평 방향은 기판(예컨대, 그 위에 구조체를 형성하기 위한 제조 플랫폼을 제공하는 기판)의 상면과 평행한 방향(예컨대, x축 또는 y축)을 의미할 수 있고, 수직 방향은 구조체의 상면에 수직인 방향(예컨대, z축)을 의미할 수 있다.
다양한 전자 제품에 널리 사용되는 NAND 플래시 메모리 소자는 비휘발성이며, 가벼우며, 전력 소모가 적고 성능이 좋다. 현재, 평면 NAND 플래시 메모리 소자는 저장 한계에 도달했다. 저장 용량을 더욱 늘리고 비트당 저장 비용을 감소시키기 위해, 3D NAND 메모리 소자가 제안되었다. 기존의 3D NAND 메모리 소자는 종종 복수의 메모리 블록을 포함한다. 인접한 메모리 블록은 종종 ACS(Array Common Source)가 형성된 GLS(Gate Line Slit)에 의해 분리된다. 메모리 블록의 메모리 셀을 추가로 제어하기 위해, TSG(top-select-gate) 컷 구조체와 같은 DSG 컷 구조체가 메모리 블록에 형성된다. TSG 컷 구조체는 3D NAND 메모리 소자의 코어 영역과 계단 영역의 양쪽 모두에 형성될 수 있다. TSG 컷 구조체에 의해 분할된 게이트 전극과 같은 전도층을 선택하여 3D NAND 메모리 소자의 원하는 부분(예컨대, 메모리 셀)에 다양한 동작을 수행할 수 있다.
더 높은 메모리 용량에 대한 요구가 계속됨에 따라, 멀티 데크 구조체(multi-deck structure)를 구비하는 3D NAND 메모리 소자가 제안되었다. 기존 3D NAND 메모리 소자와 비교하여, 멀티 데크 구조체를 구비하는 3D NAND 메모리 소자는 종종 수직 방향을 따라 더 많은 레벨(또는 전도층/유전층 쌍 또는 계단)로 이루어진다. 레벨 수가 증가하기 때문에, 계단 영역에 TSG 컷 구조체를 형성하는 기존 방법이 어려워진다. 예를 들어, 듀얼 데크 구조체를 구비하는 3D NAND 메모리 소자를 형성하기 위한 기존의 제조 프로세스에서, 하부 데크와 상부 데크의 계단은 채널 구조체를 형성하기 전에 별도로 형성된다. 멀티 데크 구조체의 TSG 컷 구조체는 상부 데크의 계단이 형성된 후에 형성된다. TSG 컷 구조체의 형성은 종종 계단 및 코어 영역을 패터닝하고 유전체 재료를 증착하는 것을 포함한다. 멀티 데크 구조체에서 레벨 수가 증가함에 따라, 채널 구조체가 부분적/전체적으로 형성된 후에, 전체 멀티 데크 구조체의 계단이 형성된다. TSG 컷 구조체는, 계단 형성 전에, 예컨대, 코어 영역 및 계단 영역을 패터닝하고, 그 패턴을 계단에 전사함으로써 형성된다. 이로 인해, TSG 컷 구조체를 형성하는 원치 않는 유전체 재료, 예컨대, 실리콘 산화물이 계단 표면에 남아 있을 수 있다. 유전체 잔류물은 전도층과 전도층에 닿는 컨택트 사이의 전기적 접촉에 영향을 미쳐 3D NAND 메모리 소자의 성능을 손상시킬 수 있다.
본 발명은 TSG 컷 구조체로 이루어진 멀티 데크 구조체를 구비하는 3D 메모리 소자(예컨대, 3D NAND 메모리 소자) 및 3D 메모리 소자의 형성 방법을 제공한다. 3D 메모리 소자는 기판 상에 수직 방향(예컨대, z축)을 따라 적층된 적어도 2개의 데크를 구비하는 적층 구조체를 포함한다. 3D 메모리 소자의 계단 영역에서, 계단은 횡 방향(예컨대, x축)을 따라 연장된다. TSG 컷 구조체는 계단을 한 쌍의 부분으로 나누면서 계단에서 횡 방향과 수직 방향을 따라 연장된다. 복수의 지지 구조체(예컨대, 지지 기둥 또는 더미 채널 구조체)는 횡 방향을 따라 TSG 컷 구조체와 정렬되고, 횡 평면(예컨대, TSG 컷 구조체를 거치거나 TSG 컷 구조체 내에서 연장됨)을 따라 TSG 컷 구조체와 중첩된다. 지지 구조체는 실리콘 산화물과 같은 유전체 재료를 포함할 수 있고, (예컨대, 기판과 접촉하도록) 계단의 상면으로부터 계단 영역의 바닥까지 연장될 수 있다. TSG 컷 구조체는 지지 구조체와 동일한 유전체 재료를 포함하고 수직 방향을 따라 적어도 4개의 전도체/유전체 쌍의 두께/깊이로 형성된다.
지지 구조체의 길이/깊이는 TSG 컷 구조체의 깊이와 같거나 더 클 수 있다. 일부 실시예에서, TSG 컷 구조체의 바닥면은 계단 영역의 바닥(또는 기판의 상면)에 도달하거나 명목상 도달한다. 즉, TSG 컷 구조체의 깊이는 TSC 컷 구조체가 위치한 계단의 상면과 계단 구조체의 바닥(또는 기판의 상면) 사이의 거리와 동일하거나 명목상 동일할 수 있다. 지지 구조체의 횡 방향 치수는 기존 지지 구조체의 횡 방향 치수보다 클 수 있다. 일부 실시예에서, 횡 방향과 직각으로 만나는 제 2 횡 방향(예컨대, y축)을 따른 지지 구조체의 치수는 TSG 컷 구조체의 치수보다 크다. 일부 실시예에서, 지지 구조체는 횡 방향을 따른 치수가 제 2 횡 방향의 치수보다 큰 타원형이다.
본 발명은 3D 메모리 소자에서 계단 상의 바람직하지 않은 유전체 잔류물을 감소시키거나 제거하기 위한 다양한 방법을 제공하여, 전도층과 컨택트 사이의 전기적 접촉을 개선한다. 본 발명에서, 스택 구조체의 더 많은 레벨을 수용하기 위해, 계단 영역, 코어 영역 및 계단 영역의 TSG 컷 구조체, 지지 구조체 및 채널 구조체를 형성하는 순서는 변경될 수 있다. TSG 컷 구조체와 계단 영역의 지지 구조체는 동일한 동작이나 다른 동작에 의해 형성될 수 있다. 계단 영역 및 코어 영역의 TSG 컷 구조체는 동일한 동작이나 다른 동작에 의해 형성될 수 있다. 일부 실시예에서, 코어 영역의 TSG 컷 구조체 및 채널 구조체는 계단 영역의 TSG 컷 구조체 및 지지 구조체를 형성하기 전에 형성된다. 예를 들어, 계단 영역의 스택 구조체 부분은, 예컨대, 단일 포토마스크 및 동일한 에칭 프로세스를 사용하여 패터닝되어 계단 영역에 TSG 컷 구조체 및 지지 구조체의 개구를 형성할 수 있다. 계단 영역에서 TSG 컷 구조체 및 지지 구조체를 형성하기 위한 개구는 별도의 동작에 의해 형성될 수도 있다. 일부 실시예에서, 계단 영역 및 코어 영역에 TSG 컷 구조체를 형성하기 위한 개구는 계단이 형성된 후에 동일한 패터닝 동작에 의해 형성될 수 있다.
설명의 편의를 위해, 3D 메모리 소자의 임의의 적절한 위치에 있을 수 있는 DSG 컷 구조체의 형성을 설명하기 위해 TSG 컷 구조체가 일 예로서 설명된다. 일반적으로, TSG 컷 구조체는 코어 영역과 계단 영역의 상부에 형성된다. 그러나, 다양한 실시예/응용예에서, TSG 컷 구조체의 위치는 제조 프로세스의 결과에 따라 변경될 수 있다. 예를 들어, TSG 컷 구조체는 제조 프로세스에 따라 3D 메모리 소자에서, 예컨대, 위, 중간 또는 바닥에 있을 수 있다. 하이브리드 본딩에 의해 형성된 3D 메모리 소자에서, 하나의 웨이퍼의 상부에 있는 TSG 컷 구조체를 뒤집어서 본딩된 구조체의 바닥/중간 부분에 위치시킬 수 있다. 즉, 본 명세서에서 TSG 컷 구조체의 구조 및 형성에 대해 설명하지만, 3D 메모리 소자에서 TSG 컷 구조체의 최종 위치는 실시예에 의해 한정되지 않아야 한다. 따라서, 본 발명에서의 용어 "DSG 컷 구조체"는 개시된 방법에 의해 형성되고 3D 메모리 소자 내의 임의의 적절한 위치에 위치될 수 있는 컷 구조체를 나타내기 위해 사용된다. DSG 컷 구조체는 3D 메모리 소자에서 TSG 컷 구조체일 수 있거나, 다른 3D 메모리 소자의 중간이나 바닥에 위치하는 다른 컷 구조체일 수 있다. 한편, 본 발명의 실시예에 대한 상세한 설명은 3D 메모리 소자의 계단 영역 및 코어 영역을 형성하기 위한 구조 및 방법을 강조한다. 3D 메모리 소자의 다른 부분, 예컨대, 계단 영역과 코어 영역 사이에 전환 영역을 형성하기 위한 구조 및 방법은 거의 또는 최소한으로 설명될 수 있다.
도 1a 내지 도 1c는 일부 실시예에 따른 듀얼 데크 구조체를 구비하는 예시적인 3D 메모리 소자(100)를 도시한다. 3D 메모리 소자(100)는 계단 영역("SS REGION")과 코어 영역("CORE REGION"), 그리고 선택적으로 그 사이에 전환 영역("TRANSITIONAL REGION")을 포함할 수 있다. 도 1a 및 도 1b는 각각 도 1c에 도시된 A-A' 방향(예컨대, xz 평면)을 따른 3D 메모리 소자(100)의 단면도를 도시한다. 도 1a 및 도 1b는 3D 메모리 소자(100)의 가능한 다른 구조를 도시한다. 도 1c는 xy 평면을 따른 3D 메모리 소자(100)의 평면도를 도시한다.
도 1a 및 도 1c에 도시된 바와 같이, 3D 메모리 소자(100)는 기판(102) 및 기판(102) 위의 스택 구조체(104)를 포함할 수 있다. 스택 구조체(104)는 복수의 메모리 셀을 구비하는 메모리 스택일 수 있다. 3D 메모리 소자(100)(또는 스택 구조체(104))는 계단 영역, 코어 영역, 및 계단 영역과 코어 영역 사이의 전환 영역(존재하는 경우)으로 분할될 수 있다. 3D 메모리 소자(100)는 코어 영역, 계단 영역, 및 전환 영역(존재하는 경우)에서 연장되는 복수의 인터리빙된 전도층(106) 및 유전층(108)을 포함할 수 있다.
코어 영역에서, 3D 메모리 소자(100)는 스택 구조체(104)에서 수직으로(예컨대, z축을 따름) 연장되는 하나 이상의 채널 구조체(117) 및 하나 이상의 더미 채널 구조체(116)를 포함할 수 있다. 3D 메모리 소자(100)는 횡 방향으로(예컨대, x축을 따름) 그리고 코어 영역 및 계단 영역의 스택 구조체(104)에서 수직으로 연장되는 하나 이상의 소스 컨택트 구조체(124)를 포함한다. 코어 영역에서, 3D 메모리 소자(100)는 또한 횡 방향으로(예컨대, x축을 따름) 그리고 수직으로(예컨대, z축을 따름) 연장되는 하나 이상의 TSG 컷 구조체를 포함한다. TSG 컷 구조체(110)는 채널 구조체(117)와는 구별될 수 있는 복수의 더미 채널 구조체(116) 위에 형성될 수 있다. 일부 실시예에서, 더미 채널 구조체(116)는 드레인 구조체를 구비하지 않으므로 채널 구조체(117)로서 기능하지 않는다. 스택 구조체(104)는 기판(102) 상의 제 1 메모리 스택(예컨대, 제 1 데크로서)과 제 1 메모리 스택 상의 제 2 메모리 스택(예컨대, 제 2 데크로서)을 포함할 수 있다.
계단 영역에서, 3D 메모리 소자(100)는 횡 방향(예컨대, x방향)을 따라 연장되는 복수의 계단을 포함할 수 있다. 일부 실시예에서, 3D 메모리 소자(100)는 스택 구조체(104)가 위치되는 절연 구조체(118)를 포함한다. 계단 영역에서, 3D 메모리 소자(100)는 또한 계단의 xz 평면에서 연장되는 TSG 컷 구조체(112), 및 수직 방향(예컨대, z축)을 따라 연장되는 복수의 지지 구조체(114, 126)를 포함할 수 있다. 일부 실시예에서, 하나의 TSG 컷 구조체(112)는 x축을 따라 각각의 TSG 컷 구조체(110)와 정렬된다. 일부 실시예에서, 각 TSG 컷 구조체(112)는, 예컨대, 전환 영역(존재하는 경우)을 통해 각각의 TSG 컷 구조체(110)와 접촉된다.
기판(102)은 실리콘(예컨대, 단결정 실리콘), 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs), 게르마늄(Ge), 절연체 상의 실리콘(Silicon On Insulator, SOI), 절연체 상의 게르마늄(Germanium On Insulator, GOI), 또는 임의의 다른 적절한 재료를 포함할 수 있다. 일부 실시예에서, 기판(102)은 연삭, 에칭, 화학 기계적 연마(Chemical Mechanical Polishing, CMP), 또는 이들의 임의의 조합에 의해 박형화된 박형 기판(예컨대, 반도체층)이다. 일부 실시예에서, 기판(102)은 실리콘을 포함한다.
스택 구조체(104)는 복수의 인터리빙된 전도층(106) 및 유전층(108)을 포함할 수 있다. 각각의 전도층(106) 및 대응하는 유전층(108)(예컨대, 전도층(106)의 바로 위나 바로 아래)은 코어 영역에서 계단 영역으로 연장될 수 있는 전도층/유전층 쌍으로 지칭될 수 있다. 채널 구조체(117)와 전도층(106)의 교차는 3D 메모리 소자(100)에서 복수의 메모리 셀, 예컨대, 메모리 셀의 어레이를 형성할 수 있다. 스택 구조체(104)의 전도층/유전층 쌍의 수(예컨대, 32, 64, 96, 또는 128)는 3D 메모리 소자(100)의 메모리 셀의 수를 결정한다. 전도층(106) 및 유전층(108)은 수직 방향(예컨대, z방향)에서 교번할 수 있다. 다시 말해서, 스택 구조체(104)의 맨 위나 바닥에 있는 어느 하나를 제외하고, 각 전도층(106)은 양쪽에 2개의 유전층(108)에 의해 인접될 수 있고, 각 유전층(108)은 양쪽에 2개의 전도층(106)에 의해 인접될 수 있다. 전도층(106)은 각각의 두께가 동일하거나 상이할 수 있다. 마찬가지로, 유전층(108)은 각각의 두께가 동일하거나 상이할 수 있다. 전도층(106)은 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 다결정 실리콘(폴리실리콘), 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만, 이들로 한정되지 않는 전도체 재료를 포함할 수 있다. 유전층(108)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하지만, 이들로 한정되지 않는 유전체 재료를 포함할 수 있다. 일부 실시예에서, 전도층(106)은 W와 같은 금속층을 포함하고, 유전층(108)은 실리콘 산화물을 포함한다.
채널 구조체(117)는 어레이를 형성할 수 있고, 각각은 기판(102) 위로 수직 연장될 수 있다. 채널 구조체(117)는 교번하는 전도층/유전층 쌍을 통해 수직 연장되는 반도체 채널을 포함할 수 있다. 채널 구조체(117)는 복수의 채널 형성층, 예를 들어, 유전체 재료(예컨대, 메모리 필름으로서) 및/또는 반도체 재료(예컨대, 반도체층으로서)의 채널 형성 구조체로 채워진 채널 홀(channel hole)을 포함할 수 있다. 일부 실시예에서, 메모리 필름은 터널링층(tunneling layer), 메모리층("전하 트랩 층"으로도 알려짐) 및 차단층(blocking layer)을 포함하는 복합층(composite layer)이다. 선택적으로, 채널 홀의 나머지 공간은 실리콘 산화물과 같은 유전체 재료를 포함하는 유전체 코어로 부분적으로 또는 전체적으로 채워질 수 있다. 채널 구조체(117)는 스택 구조체(104)를 거치는 원통 형상(예컨대, 기둥 형상)일 수 있거나, 또는 각각의 메모리 스택에서는 사다리꼴 형상 및 인접한 메모리 스택 사이의 계면(예컨대, 채널 구조체(117)의 측벽을 따름)에서는 스태거형 부분일 수 있다. 채널 구조체(117)는 또한 본 발명의 실시예에 의해 제한되지 않는 임의의 다른 적합한 형상일 수 있다. 일부 실시예들에 따르면, 유전체 코어, 반도체층, 터널링층, 메모리층 및 차단층은 중심에서 측벽을 향해 순서대로 방사상으로 배열된다. 반도체층은 비정질 실리콘, 폴리실리콘 및/또는 단결정 실리콘과 같은 실리콘을 포함할 수 있다. 터널링층은 실리콘 산화물, 실리콘 산질화물 또는 이들의 임의의 조합을 포함할 수 있다. 메모리층은 실리콘 질화물, 실리콘 산질화물, 실리콘 또는 이들의 임의의 조합을 포함할 수 있다. 차단층은 실리콘 산화물, 실리콘 산질화물, 고유전상수(high-k) 유전체 또는 이들의 임의의 조합을 포함할 수 있다.
일부 실시예에서, 채널 구조체(117)는 채널 구조체(117)의 하부(예컨대, 하단, 도시하지 않음)에 전도성 플러그(예컨대, 반도체 플러그)를 더 포함한다. 본 명세서에 사용되는 컴포넌트(예컨대, 채널 구조체(117))의 "상단(upper end)"은 수직 방향에서 기판(102)으로부터 더 멀리 이격된 단부이고, 컴포넌트(예컨대, 채널 구조체(117))의 "하단(lower end)"은, 기판(102)이 3D 메모리 소자(100)의 최하위 평면에 위치될 때, 수직 방향에서 기판(102)에 더 근접한 단부이다. 전도성 플러그는 기판(102)으로부터 (예컨대, 선택적 에피택셜 성장을 사용하여) 에피택셜 성장되거나 임의의 적절한 방향으로 기판(102) 상에 증착되는 실리콘과 같은 반도체 재료를 포함할 수 있다. 일부 실시예에서, 전도성 플러그는 기판(102)과 동일한 재료인 단결정 실리콘을 포함하는 것으로 이해된다. 다시 말해서, 전도성 플러그는 기판(102)으로부터 에피택셜 성장된 반도체층을 포함할 수 있다. 전도성 플러그는 또한 기판(102)과는 다른 재료를 포함할 수 있다. 일부 실시예에서, 전도성 플러그는 실리콘, 게르마늄 및 실리콘 게르마늄 중 적어도 하나를 포함한다. 일부 실시예에서, 전도성 플러그의 일부는 기판(102)의 상면 위에 있고 반도체 채널에 접촉된다. 전도성 플러그는 반도체 채널에 전도성으로 연결될 수 있다. 일부 실시예에서, 전도성 플러그의 상면은 바닥 유전층(108)(예컨대, 스택 구조체(104)의 바닥에 있는 유전층)의 상면과 바닥면 사이에 위치된다. 일부 실시예에서, 전도성 플러그의 바닥면은 기판(102)의 상면 아래에 있다. 일부 실시예에서, 전도성 플러그의 바닥면은 기판(102)의 상면에 접촉된다.
일부 실시예에서, 채널 구조체(117)는 채널 구조체(117)의 상부(예컨대, 상단, 도시하지 않음)에 드레인 구조체(예컨대, 채널 플러그)를 더 포함한다. 드레인 구조체는 반도체 채널의 상단에 접촉될 수 있고 반도체 채널에 전도성으로 연결될 수 있다. 드레인 구조체는 반도체 재료(예컨대, 폴리실리콘) 또는 전도성 재료(예컨대, 금속)을 포함할 수 있다. 일부 실시예에서, 드레인 구조체는 접착층으로서 Ti/TiN 또는 Ta/TaN으로 충전되고 전도체 재료로서 텅스텐으로 충전된 개구를 포함한다. 3D 메모리 소자(100)의 제조 동안 반도체 채널의 상단을 덮음으로써, 드레인 구조체는 실리콘 산화물 및 실리콘 질화물과 같은 반도체 채널에 충전된 유전체의 에칭을 방지하기 위한 에칭 정지층(etch stop layer)으로서 기능할 수 있다. 후속 동작에서, 비아 및/또는 접촉 패드와 같은 전도성 구조체가 드레인 구조체 위에 형성될 수 있다.
일부 실시예에서, 소스 컨택트 구조체(124)는 횡 방향으로(예컨대, x축을 따름) 그리고 스택 구조체(104)에서 수직 방향으로(예컨대, z축을 따른) 연장되어, 기판(102)에 접촉된다. 일부 실시예에서, 소스 컨택트 구조체(124)는 코어 영역 및 계단 영역에서 연장된다. 소스 컨택트 구조체(124)는 절연 스페이서 및 절연 스페이서 내의 소스 컨택트를 포함할 수 있다. 일부 실시예에서, 소스 컨택트 구조체(124)는 소스 컨택트에 접촉되고 전도적으로 연결된, 기판(102)에 형성된 도핑 영역을 포함한다. 일부 실시예에서, 절연 스페이서는 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물과 같은 적절한 유전체 재료를 포함한다. 일부 실시예에서, 소스 컨택트는 텅스텐, 폴리실리콘, 도핑된 실리콘, 실리사이드, 알루미늄, 구리 및 코발트 중 하나 이상과 같은 적절한 전도성 재료를 포함한다. 소스 전압은 도핑 영역과 소스 컨택트를 통해 메모리 셀에 인가될 수 있다.
일부 실시예에서, 한 쌍의 소스 컨택트 구조체(124) 사이의 메모리 셀은 메모리 블록에서 메모리 핑거(memory finger)를 형성하고, 여기서, 메모리 셀은 행 및 열로 배열된다. 2개의 소스 컨택트 구조체(124) 사이의 행의 수는 홀수, 예컨대, 9개와 같은 임의의 적절한 개수일 수 있다. TSG 컷 구조체(110)는, 메모리 핑거 내의 메모리 셀을 두 부분으로 분할하기 위해, 메모리 핑거의 중간 행, 예컨대, 5행을 따라 형성될 수 있다. TSG 컷 구조체(110)는 스택 구조체(104)의 상부에 위치될 수 있다. 코어 영역의 z축을 따라, TSG 컷 구조체(110)는 스택 구조체(104)의 상면으로부터 적어도 제3 전도층(106)까지 연장될 수 있다. 일부 실시예에서, TSG 컷 구조체(110)의 깊이는 코어 영역에서 적어도 4개의 전도층/유전층 쌍의 깊이이다. 일부 실시예에서, TSG 컷 구조체(110)는 실리콘 산화물 및 실리콘 산질화물 중 적어도 하나를 포함한다.
더미 채널 구조체(116)는 xz 평면에서 TSG 컷 구조체와 정렬될 수 있다. 다양한 실시예에서, 더미 채널 구조체(116)는 TSG 컷 구조체(110) 바로 아래에 위치되거나, TSG 컷 구조체(110)를 거치거나 내부로 연장될 수 있다. 일 예로서, 도 1a 내지 도 1c는 TSG 컷 구조체(110)에서 연장되는 더미 채널 구조체(116)를 구비하는 3D 메모리 소자(100)의 구조를 도시한다. 일부 실시예에서, 더미 채널 구조체(116)는 비트 라인에 대한 전기적 연결의 누락을 제외하고는 채널 구조체(117)(예컨대, 스택 구조체(104)의 상면으로부터 기판(102)까지 연장됨)와 유사할 수 있다. 다른 예에서, 도 2a 및 도 2b는 TSG 컷 구조체(110)의 아래에 위치한 더미 채널 구조체(216)를 구비하는 3D 메모리 소자(200)의 구조를 도시한다. 일부 실시예에서, 더미 채널 구조체(116)는 드레인 구조체 없이 채널 구조체(117)의 하부(예컨대, TSG 컷 구조체(110)의 바닥으로부터 기판(102)까지 연장됨)를 구비할 수 있다. 양 실시예에서, 더미 채널 구조체(116)는 TSG 컷 구조체(110)에 의해 비트 라인에 대한 전기적 연결로부터 분리되어 채널 구조체(117)로서 기능하지 않는다. 다양한 실시예에서, 더미 채널 구조체(116)는 3D 메모리 소자(200)에 형성될 수 있고, 더미 채널 구조체(216)는 3D 메모리 소자(100)에 형성될 수 있다. 구조체 및 제조 방법의 상세는 다음과 같다.
도 1a 및 도 1c에 도시된 바와 같이, 3D 메모리 소자(100)의 계단 영역은 복수의 계단이 횡 방향으로 연장되는(예컨대, x축을 따름) 계단 구조체를 포함할 수 있다. 계단 영역에서, TSG 컷 구조체(112)는 횡 방향으로(예컨대, x축을 따름) 그리고 계단에서 수직으로 연장될 수 있다. x축을 따라, TSG 컷 구조체(112)는 3D 메모리 소자(100)의 설계에 따라 계단의 적어도 일부를 거쳐 연장될 수 있다. 계단 구조체에서 z축을 따라, TSG 컷 구조체(112)는 각 계단의 상면으로부터 각각의 상면 아래의 적어도 제 4 전도층(106)까지 연장될 수 있다. 즉, TSG 컷 구조체(112)의 깊이는 계단 구조체에서 적어도 4개의 전도층/유전층 쌍의 깊이이다. 일부 실시예에서, 절연 구조체(118)가 형성되고, TSG 컷 구조체(112)는 절연 구조체(118)에 부분적으로 위치된다. 절연 구조체(118)는 실리콘 이산화물 및/또는 실리콘 산질화물과 같은 적절한 유전체 재료를 포함할 수 있다. TSG 컷 구조체(112)의 깊이는 또한 절연 구조체(118)의 상면으로부터 적어도 제 4 전도층(106)까지의 깊이로 간주될 수 있다. 설명의 편의를 위해, 본 발명에서는 계단 구조체에서의 TSG 컷 구조체(112)의 깊이가 4개의 전도층/유전층 쌍의 깊이 이상으로 정의된다. 본 발명의 도면에서, TSG 컷 구조체(112)의 외형은 TSG 컷 구조체(112)의 깊이를 도시하기 위해 복수의 계단을 나타내지만, TSG 컷 구조체(112)의 실제 형상은 제조 프로세스에 따라 임의일 수 있다. xz 평면을 따른 TSG 컷 구조체(112)의 특정 형상 및 깊이는 본 발명의 실시예에 의해 한정되어서는 안 된다.
계단 영역에서, 3D 메모리 소자(100)는 복수의 지지 구조체(114, 126)를 포함한다. xy 평면을 따라 TSG 컷 구조체(112)와 적어도 부분적으로 중첩되는 지지 구조체(114)는 TSG 컷 구조체(112)와 정렬될 수 있다(예컨대, x축을 따름). 일부 실시예에서, 지지 구조체(114)는 TSG 컷 구조체(112)에서 연장된다. TSG 컷 구조체(112)와 정렬되고 중첩되는 지지 구조체(114)의 수는 본 발명의 실시예에 의해 한정되어서는 안 된다. 지지 구조체(114)와 달리, 지지 구조체(126)는 계단 구조체의 임의의 적절한 위치에 있을 수 있고, TSG 컷 구조체(112)와 중첩되지 않을 수 있다. 지지 구조체(114, 126)는 계단의 상면(또는 존재한다면 절연 구조체(118)의 상면)으로부터 계단 구조체의 바닥(또는 기판(102)과의 접촉)까지 연장될 수 있다. 본 발명에서, 설명의 편의를 위해, 다른 구조체(예컨대, 지지 구조체(114, 126), TSG 컷 구조체(112) 및 절연 구조체(118))는 다른 음영/패턴을 사용하여 도시될 수 있다. 실제 제품에서, 이들 구조체는 동일 재료(들)를 포함할 수 있으며 명확한 경계가 없을 수 있다(또는 경계가 병합될 수 있음). 따라서, 구조체의 음영 및 패턴은 구조체의 재료(들)의 차이나 구조체의 실제 형상의 차이를 나타내는 것은 아니다.
도 1c에 도시된 바와 같이, 적어도 하나의 지지 구조체(114)의 xy 평면에 따르면, x축을 따르는 치수는 y축을 따르는 치수보다 클 수 있다. 일부 실시예에서, 각각의 지지 구조체(114)의 x축을 따른 치수는 Y축을 따른 치수보다 크다. xy 평면을 따른 지지 구조체(114)의 단면은 직사각형, 타원형 및/또는 다른 임의의 형상과 같은 임의의 적절한 형상으로 이루어질 수 있다. 다양한 실시예에서, 지지 구조체(114)의 단면은 또한 x축과 y축을 따르는 치수가 명목상으로 동일한 다른 형상일 수 있다. 예를 들어, 지지 구조체(114)의 단면은 원형, 정사각형 및/또는 임의의 다른 형상을 포함할 수 있다. 일부 실시예에서, y축을 따르는 지지 구조체(114)의 치수는 지지 구조체(114)의 치수보다 클 수 있다. 일부 실시예에서, xy 평면을 따르는 지지 구조체(114)의 단면적은 기존 지지 구조체보다 크다. 지지 구조체(114)의 단면은 사다리꼴 형상(예컨대, 기판(102)을 향해 점진적으로 감소하는 x축을 따른 치수임) 및/또는 기둥 형상일 수 있다.
일부 실시예에서, 지지 구조체(126)는 지지 구조체(114)와 동일한 형상 및 치수로 형성된다. 일부 실시예에서, 지지 구조체는 3D 메모리 소자(100)의 설계에 따라 지지 구조체(114)와는 다른 형상 및 치수로 형성된다. 예를 들어, xy 평면을 따른 일부 지지 구조체(126)의 단면은 원형일 수 있고, 일부 다른 지지 구조체(126)의 단면은, 도 1c에 도시된 바와 같이, 타원형일 수 있다. 일부 실시예에서, 지지 구조체(126)의 단면은 기존의 지지 구조체보다 더 크다. 예를 들어, x축과 y축을 따르는 지지 구조체(126)의 치수는 각각 기존의 지지 구조체의 치수보다 클 수 있다. 일부 실시예에서, 지지 구조체(126)의 단면은 기존의 지지 구조체의 단면과 명목상 동일하다. 일부 실시예에서, 지지 구조체(114, 126) 및 TSG 컷 구조체(112)의 각각은 실리콘 산화물 및 실리콘 산질화물 중 적어도 하나를 포함한다.
z축을 따르는 지지 구조체(114)의 치수는 TSG 컷 구조체(112)의 깊이와 같거나 더 클 수 있다. 도 1a에 도시된 바와 같이, z축을 따르는 지지 구조체(114)은, 예컨대, 기판(102)에 도달할 때까지, TSG 컷 구조체(112)을 거쳐 연장될 수 있다. 이전에 설명된 바와 같이, 계단 구조체에서 TSG 컷 구조체(112)의 깊이는 4개의 전도층/유전층 쌍의 깊이 이상일 수 있다. 즉, TSG 컷 구조체(112)의 바닥면은, 예컨대, z축을 따르는 각 계단의 제 4 전도층(106)의 바닥면과 명목상 같거나 더 하부일 수 있다 . 다양한 실시예에서, TSG 컷 구조체(112)의 깊이는 변경될 수 있다. 도 1b는 도 1a에 도시된 깊이와는 다른 깊이로 형성된 TSG 컷 구조체(112)를 도시한다. 도 1b에 도시된 바와 같이, TSG 컷 구조체(112)는 계단의 상면으로부터 계단 구조체의 바닥(예컨대, 기판(102)과 접촉됨)까지 연장될 수 있다. 즉, 계단 구조체에서 TSG 컷 구조체(112)의 깊이는 계단의 상면에서 계단 구조체의 바닥(예컨대, 기판(102)의 상면)까지의 거리와 동일할 수 있다.
계단 영역에서, 3D 메모리 소자(100)는 계단과 접촉하는 복수의 컨택트(130)를 포함할 수 있다. 설명의 편의를 위해, 본 발명의 도면에서는 계단의 경계는 도시되지 않는다. 컨택트(130)는 절연 구조체(118)에서 연장되어 전도층(106)과 접촉하여 전기적으로 연결될 수 있다. 컨택트(130)는 워드선 신호를 전도층(106)으로 전도할 수 있다. 일부 실시예에서, 컨택트(130)는 텅스텐, 코발트, 알루미늄, 구리, 폴리실리콘 및/또는 실리사이드와 같은 적절한 전도성 재료를 포함한다.
도 2a 및 도 2b는 본 발명의 실시예에 따른 다른 3D 메모리 소자(200)를 도시한다. 도 2a는 도 2b에 도시된 바와 같이 B-B' 방향(예컨대, xz 평면)을 따른 3D 메모리 소자(200)의 단면도를 도시한다. 도 2B는 xy 평면을 따른 3D 메모리 소자(200)의 평면도를 도시한다.
3D 메모리 소자(100)와 달리, 3D 메모리 소자(200)는, xy 평면을 따라, 지지 구조체(114)의 단면적보다 단면적이 작은 복수의 지지 구조체(214)를 포함할 수 있다. 지지 구조체(214)는 계단 영역 내의 임의의 적절한 위치에 있을 수 있다. 예를 들어, 지지 구조체(214)는 TSG 컷 구조체(112)의 내부나 이를 거쳐 연장되고, 또한 TSG 컷 구조체(112)의 외부로 연장될 수 있다. 일부 실시예에서, y축을 따른 지지 구조체(214)의 치수는 TSG 컷 구조체(112)의 치수와 같거나 작다. xy 평면을 따른 지지 구조체(214)의 단면은 정사각형, 원형 및/또는 다른 임의의 형상과 같은 임의의 적절한 형상일 수 있다. 지지 구조체(214)의 단면은 사다리꼴 형상(예컨대, 기판(102)을 향해 점진적으로 감소하는 x축을 따른 치수임) 및/또는 기둥 형상일 수 있다. 일부 실시예에서, 지지 구조체(214)의 각각은 실리콘 산화물 및 실리콘 산질화물 중 적어도 하나를 포함한다.
3D 메모리 소자(100, 200)는 각각 모놀리식 3D 메모리 소자의 일부일 수 있다. 용어 "모놀리식"은 3D 메모리 소자의 컴포넌트(예컨대, 주변 장치 및 메모리 어레이 소자)가 단일 기판 상에 형성된다는 것을 의미한다. 모놀리식 3D 메모리 소자의 경우, 주변 장치 프로세스 및 메모리 어레이 소자 프로세스의 컨볼루션으로 인해 제조는 추가적인 제한에 직면한다. 예를 들어, 메모리 어레이 소자(예컨대, NAND 채널 구조체)의 제조는 동일 기판 상에 형성되었거나 형성될 주변 장치와 관련된 열적 버짓(thermal budget)에 의해 제약을 받는다.
대안적으로, 3D 메모리 소자(100, 200)는 각각 비모놀리식 3D 메모리 소자의 일부일 수 있으며, 여기서, 컴포넌트(예컨대, 주변 장치 및 메모리 어레이 소자)는 서로 다른 기판에 개별적으로 형성될 수 있고, 그런 다음, 예를 들어, 대면 방식(a face-to-face manner)으로 본딩될 수 있다. 일부 실시예에서, 메모리 어레이 소자 기판(예컨대, 기판(102))은 본딩된 비모놀리식 3D 메모리 소자의 기판으로 남아 있고, 주변 장치(예컨대, 임의의 적절한 디지털, 아날로그 및/또는 페이지 버퍼(page buffer), 디코더 및 래치와 같은 3D 메모리 소자(100, 200)의 동작을 용이하게 하기 위해 사용되는 혼합 신호 주변 회로를 포함함; 도시하지 않음)는 하이브리드 본딩을 위해 메모리 어레이 소자(예컨대, NAND 메모리 스트링)를 향하여 플립되어 하향된다. 일부 실시예에서, 메모리 어레이 소자 기판(예컨대, 기판(102))은 하이브리드 본딩을 위해 주변 장치(도시하지 않음)를 향해 플립되어 하향되므로, 본딩된 비모놀리식 3D 메모리 소자에서, 메모리 어레이 소자가 주변 장치 위에 존재한다는 것으로 이해된다. 메모리 어레이 소자 기판(예컨대, 기판(102))은 (본딩된 비모놀리식 3D 메모리 소자의 기판이 아닌) 박형 기판일 수 있고, 비모놀리식 3D 메모리 소자의 BEOL(back-end-of-line) 상호 연결(interconnect)은 박형 메모리 어레이 소자 기판의 후면에 형성될 수 있다.
본 발명에서, 도 4a 내지 도 4d, 도 5a 내지 도 5d 및 도 6a 내지 도 6d에 도시된 제조 프로세스는 각각 도 3에 형성된 3D 메모리 소자의 구조에 기초한다. 도 3 및 도 4a 내지 도 4d는 일부 실시예에 따른 제조 프로세스의 다양한 단계에서의 3D 메모리 소자(100)의 단면도를 도시한다. 도 7은 3D 메모리 소자(100)를 형성하기 위한 방법(700)의 흐름도를 도시한다. 설명의 편의를 위해, 3D 메모리 소자(100)는 듀얼 데크 구조체를 구비한다. 다양한 실시예에서, 3D 메모리 소자는 또한 수직 방향(예컨대, z방향)을 따라 2개보다 많은 메모리 스택을 구비할 수 있다. 2개보다 많은 메모리 데크를 구비하는 3D 메모리 소자에서의 구조체의 제조는 3D 메모리 소자(100)의 제조와 마찬가지일 수 있어, 여기에는 설명되지 않는다. 방법(700)에 설명된 동작은 완전하지 않으며 예시된 동작 중 어느 하나 이전, 이후, 또는 그 동안에도 다른 동작이 수행될 수 있는 것으로 이해된다. 또한, 일부 동작은 동시에 수행되거나 도 3 및 도 4a 내지 도 4d에 도시된 것과는 다른 순서로 수행될 수 있다.
도 7에 도시된 바와 같이, 프로세스 시작 시에, 방법(700)은 하부 유전체 스택 및 하부 채널 홀 부분이 기판 위의 코어 영역에 형성되는 동작 702로 시작한다. 도 3은 대응하는 구조를 나타낸다.
도 3에 도시된 바와 같이, 하부 유전체 스택(304-1)은 기판(302) 위에 형성될 수 있고, 하부 채널 홀 부분(311)(또는 제 1 채널 홀 부분)은 하부 유전체 스택(304-1)의 코어 영역에 형성될 수 있다. 하부 유전체 스택(304-1)은 기판(302) 위에 복수의 제 1 유전층(305) 및 복수의 제 2 유전층(308)을 교대로 증착함으로써 기판(302) 위에 형성될 수 있다. 제 1 유전층(305) 및 제 2 유전층(308)은 후속 게이트 교체 프로세스 동안 에칭 선택성이 상이할 수 있다. 일부 실시예에서, 제 1 유전층(305) 및 제 2 유전층(308)은 다른 재료를 포함한다. 일부 실시예에서, 제 1 유전층(305)은 게이트 교체 프로세스에서 희생층으로 기능한다. 일 실시예에서, 제 1 유전층(305)은 실리콘 질화물을 포함하고 제 2 유전층(308)은 실리콘 산화물을 포함한다. 제 1 유전층(305) 및 제 2 유전층(308)의 증착은 각각 CVD(Chemical Vapor Deposition), PVD(Physical Vapor Deposition), ALD(Atomic Layered Deposition) 중 하나 이상을 포함할 수 있다.
복수의 하부 채널 홀 부분(311)은 하부 유전체 스택(304-1)의 코어 영역에서 연장되어 형성될 수 있다. 하부 채널 홀 부분(311)은 각각의 바닥부에서 기판(302)을 각각 노출시킬 수 있다. 하부 채널 홀 부분(311)은 기판(302)을 노출시키기 위해 하부 유전체 스택(304-1)의 부분을 제거하는 적절한 패터닝/에칭 프로세스에 의해 형성될 수 있다. 에칭 프로세스는 습식 에칭 및/또는 건식 에칭을 포함할 수 있다. 일부 실시예에서, 폴리실리콘과 같은 희생 재료가 제 2 유전체 스택의 증착 전에 하부 채널 홀 부분(311)을 충전하도록 증착된다. 희생 재료의 증착은 CVD, PVD 및/또는 ALD와 같은 임의의 적절한 증착 방법을 포함할 수 있다. 일부 실시예에서, 하부 유전체 스택(304-1) 위의 과잉 유전체 재료 및/또는 희생 재료를 제거하기 위해, 적절한 평탄화 프로세스, 예컨대, 리세스 에칭 및/또는 CMP(Chemical Mechanical Planarization)가 수행된다.
다시 도 7을 참조하면, 하부 유전체 스택 및 하부 채널 홀 부분의 형성 후에, 방법(700)은 상부 유전체 스택이 하부 유전체 스택 위에 형성되어 유전체 스택을 형성하는 동작 704로 진행된다. 도 3은 대응하는 구조를 나타낸다.
도 3에 도시된 바와 같이, 상부 유전체 스택(304-2)은 하부 유전체 스택(304-1) 위에 증착될 수 있다. 하부 유전체 스택(304-1)과 마찬가지로, 상부 유전체 스택(304-2)은 또한 하부 유전체 스택(304-1)을 형성하는 동일한 방법에 의해 증착될 수 있는 인터리빙된 제 1 유전층(305) 및 제 2 유전층(308)을 포함할 수 있다. 따라서 상부 유전체 스택(304-2)의 증착에 대한 상세한 설명은 여기에 반복하지 않는다. 상부 유전체 스택(304-2) 및 하부 유전체 스택(304-1)은 유전체 스택(304)을 형성하며, 여기서, 하부 유전체 스택(304-1)은 하부 데크이고 상부 유전체 스택(304-2)은 상부 데크이다.
도 7을 다시 참조하면, 유전체 스택의 형성 후에, 방법(700)은 TSG 컷 구조체가 유전체 스택의 코어 영역에 형성되는 동작 706으로 진행된다. 도 4a 는 대응하는 구조를 나타낸다.
도 4a에 도시된 바와 같이, TSG 컷 구조체(410)는 유전체 스택(304)의 코어 영역에 형성될 수 있다. TSG 컷 구조체(410)를 형성하기 위해, TSG 컷 개구가 유전체 스택(304)의 상부(예컨대, 상부 유전체 스택(304-2))에 형성될 수 있다. TSG 컷 개구는 xz 평면에서 연장되는 원하는 깊이의 트렌치일 수 있다. TSG 컷 개구는 적절한 위치, 예컨대, 형성될 메모리 핑거의 중간에 형성될 수 있다. 일부 실시예에서, xz 평면을 따라, TSG 컷 개구는 형성될 메모리 핑거의 중앙에서 하부 채널 홀 부분(311)과 정렬된다. 일부 실시예에서, z축을 따라, TSG 컷 개구의 깊이는 4개의 제 1/제 2 유전층 쌍과 같거나 그 이상이다. TSG 컷 개구는, 유전체 스택(304)의 일부를 제거하기 위해, 적절한 에칭 프로세스, 예컨대, 건식 에칭 및/또는 습식 에칭에 의해 형성될 수 있다. 적절한 유전체 재료, 예컨대, 실리콘 산화물 및/또는 실리콘 산질화물은, TSG 컷 개구를 충전하기 위해, CVD, PVD 및/또는 ALD 중 하나 이상에 의해 증착될 수 있다. 일부 실시예에서, 유전체 스택(304) 위의 과잉 유전체 재료를 제거하기 위해, 적절한 평탄화 프로세스, 예컨대, 리세스 에칭 및/또는 CMP가 수행된다.
다시 도 7을 참조하면, TSG 컷 구조체의 형성 후에, 방법(700)은 복수의 채널 홀 및 복수의 채널 구조체가 유전체 스택에 형성되는 동작 708로 진행된다. 도 4a 및 도 4b는 대응하는 구조를 나타낸다.
도 4a에 도시된 바와 같이, 복수의 상부 채널 홀 부분(또는 제 2 채널 홀 부분)은 z축을 따라 연장되어 유전체 스택(304)(예컨대, 상부 유전체 스택(304-2))에 형성될 수 있다. 각각의 상부 채널 홀 부분은 Z축을 따라 각각의 하부 채널 홀 부분(311)과 정렬되어, 하부 채널 홀 부분(311)(예컨대, 및/또는 하부 채널 홀 부분(311) 내의 희생 재료)을 완전히 또는 부분적으로 노출시킬 수 있다. 일부 실시예에서, 복수의 상부 채널 홀 부분은 TSG 컷 구조체(410)를 거쳐 연장된다. 상부 채널 홀 부분 및 각각의 하부 채널 홀 부분(311)은 채널 홀(411)을 형성할 수 있다. 상부 채널 홀 부분은 건식 에칭 및/또는 습식 에칭과 같은 적절한 패터닝/에칭 프로세스에 의해 형성될 수 있다. 일부 실시예에서, 하부 채널 홀 부분(311)의 희생 재료는 적절한 에칭 프로세스, 예컨대, 습식 에칭 및/또는 건식 에칭에 의해 제거된다.
도 4b에 도시된 바와 같이, 복수의 채널 구조체(도시하지 않음) 및 복수의 더미 채널 구조체(416)는 각각의 채널 홀(411)에 형성될 수 있다. 전도성 플러그(도시하지 않음)는 채널홀(411)의 바닥에 형성될 수 있다. 반도체 재료를 포함하는 전도성 플러그는 에피택셜 성장 프로세스 및/또는 증착 프로세스에 의해 형성될 수 있다. 일부 실시예에서, 전도성 플러그는 에피택셜 성장(예컨대, 선택적 에피택셜 성장)에 의해 형성되고, 에피택셜 부분으로 지칭된다. 일부 실시예에서, 전도성 플러그는 단결정 실리콘을 포함하고, 기판(302)으로부터 에피택셜 성장함으로써 형성된다. 일부 실시예에서, 전도성 플러그는 증착 프로세스에 의해 형성된 폴리실리콘을 포함한다. 에피택시 성장된 에피택셜 부분의 형성은 VPE(Vapor-Phase Epitaxy), LPE(Liquid-Phase Epitaxy), MPE(Molecular-Beam Epitaxy), 또는 이들의 임의의 조합을 포함할 수 있지만, 이들로 한정되는 것은 아니다. 증착된 에피택셜 부분의 형성은 CVD, PVD, 및/또는 ALD를 포함할 수 있지만, 이들로 한정되는 것은 아니다.
그 다음 복수의 채널 형성 재료는 전도성 플러그 위의 채널 홀(411)에 증착될 수 있다. 일부 실시예에서, 메모리 필름 및 반도체층이 채널 홀(411)에 증착된다. 구체적으로, 메모리 필름은 차단층, 메모리층 및 터널링층을 포함할 수 있다. 선택적으로, 유전체 코어는 공간을 부분적으로 또는 전체적으로 충전하기 위해 채널 홀(411)에 증착된다. 일부 실시예에서, 유전체 코어, 반도체층, 터널링층, 메모리층 및 차단층이 채널 홀(411)의 중심에서 측벽을 향하여 방사상으로 순서대로 배열된다. 일부 실시예에서, 반도체층은 전도성 플러그와 접촉하고, 반도체 채널은 반도체층에 형성된다. 일부 실시예에서, 차단층, 메모리층, 터널링층, 반도체층 및 유전체 코어는 ALD, CVD, PVD, 임의의 다른 적절한 프로세스 또는 이들의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여 이 순서로 순차 증착될 수 있다.
일부 실시예에서, 드레인 구조체는 채널 홀(411)의 상부에 형성된다. 일부 실시예에서, 채널 홀의 상부에 있는 메모리 필름, 반도체층 및 유전체 코어의 일부는 CMP, 그라인딩, 습식 에칭 및/또는 건식 에칭에 의해 제거되어, 반도체 채널의 상면이 채널 홀(411)의 원하는 위치에 위치될 수 있도록 채널 홀의 상부에 리세스를 형성할 수 있다. 그런 다음, 드레인 구조체는 CVD, PVD, ALD, 전기도금, 무전해 도금, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스에 의해 금속 및/또는 실리콘과 같은 전도성 재료를 리세스에 증착함으로써 형성될 수 있다. 그런 다음, 채널 구조체는 TSG 컷 구조체(410)의 외부에 형성될 수 있고, 더미 채널 구조체(416)는 TSG 컷 구조체(410)와 정렬(또는 연장)하여 형성될 수 있다. 선택적으로, 평탄화 프로세스, 예컨대, 건식/습식 에칭 및/또는 CMP가 수행되어, 유전체 스택(304)의 상면 상의 임의의 과잉 재료를 제거한다. 이어지는 제조 프로세스에서, 비트 라인은 채널 구조체에 전기적으로 연결되도록 형성될 수 있다. 일부 실시예에서, 비트 라인은 더미 채널 구조체(416)에 전기적으로 연결되도록 형성되지 않는다.
다시 도 7을 참조하면, 채널 구조체의 형성 후에, 방법(700)은 계단 구조체가 유전체 스택의 계단 영역에 형성되는 동작 710으로 진행된다. 도 4b는 대응하는 구조를 나타낸다.
도 4b에 도시된 바와 같이, x축을 따라 연장되는 복수의 계단을 포함하는 계단 구조체는 유전체 스택(304)의 계단 영역에 형성될 수 있다. 계단 구조체는 에칭 마스크, 예컨대, 유전체 스택(304) 위의 패터닝된 PR 층을 사용하여 복수의 인터리빙된 제 1 유전층(305) 및 제 2 유전층(308)을 반복적으로 에칭함으로써 형성될 수 있다. 각각의 제 1 유전층(305) 및 그 하부의 제 2 유전층(308)은 유전체 쌍으로 지칭될 수 있다. 일부 실시예에서, 하나 이상의 유전체 쌍이 하나의 레벨/계단을 형성할 수 있다. 계단 구조체의 형성 동안, PR 층이 트리밍되고(예컨대, 스택 구조체의 경계로부터 안쪽으로, 종종 모든 방향에서 점진적으로 에칭됨), 유전체 스택(304)의 노출된 부분을 에칭하기 위한 에칭 마스크로서 사용된다. 트리밍된 PR의 양은 계단의 치수와 직접적으로 관련될 수 있다(예컨대, 결정인자). PR 층의 트리밍은 적절한 에칭, 예컨대, 습식 에칭과 같은 등방성 건식 에칭을 사용하여 얻어질 수 있다. 계단 구조체의 형성을 위해 하나 이상의 PR 층을 연속적으로 형성하고 트리밍할 수 있다. 각각의 유전체 쌍은 제 1 유전층(305) 및 그 하부의 제 2 유전층(308)의 양쪽 모두의 일부를 제거하기 위해 적절한 에천트를 사용하여 PR 층의 트리밍 후에 에칭될 수 있다. 에칭된 제 1 유전층(305) 및 제 2 유전층(308)은 계단을 형성할 수 있다. 그런 다음 PR 층을 제거할 수 있다. 일부 실시예에서, 절연 구조체(418)는 유전체 스택(304)을 둘러싸도록 증착하여 유전체 스택(304)이 절연 구조체(418) 내에 있게 한다. 절연 구조체(418)는 실리콘 산화물과 같은 임의의 적절한 절연 재료를 포함할 수 있고, CVD, PVD 및/또는 ALD와 같은 적절한 증착 프로세스에 의해 증착될 수 있다.
다시 도 7을 참조하면, 계단 구조체의 형성 후에, 방법(700)은 제 2 TSG 컷 구조체 및 복수의 지지 구조체가 동일한 프로세스에서 계단 구조체 내에 형성되는 단계 712로 진행된다. 도 4c는 대응하는 구조를 나타낸다.
도 4c에 도시된 바와 같이, 제 2 TSG 컷 구조체(412) 및 복수의 지지 구조체(414, 426)는 동일한 동작으로 유전체 스택(304)의 계단 영역에 형성된다. 제 2 TSG 컷 구조체(412) 및 지지 구조체(414, 426)를 형성하기 위해, 제 2 TSG 컷 개구 및 복수의 지지 개구가 계단 영역에 형성될 수 있다. 일부 실시예에서, 제 2 TSG 컷 개구 및 지지 개구는 동일한 패터닝/에칭 프로세스에 의해 계단 구조체 및 절연 구조체(418)(존재하는 경우)에 형성된다. 일부 실시예에서, 제 2 TSG 컷 개구 및 지지 개구에 대한 패턴을 구비하는 포토마스크는 계단 영역에서 유전체 스택(304) 및 절연 구조체(418)(존재하는 경우)의 일부를 패터닝하는 데 사용된다. 유전체 스택(304) 및 절연 구조체(418)(존재하는 경우)의 일부분을 제거하여 제 2 TSG 컷 개구 및 지지 개구를 동시에 형성하기 위해, 적절한 에칭 프로세스, 예컨대, 건식 에칭 및/또는 습식 에칭이 수행될 수 있다. z축을 따라, 제 2 TSG 컷 개구는 유전체 스택(304)(또는 존재한다면, 절연 구조체(418))의 상면으로부터 각 계단의 상면 아래의 적어도 네 번째 제 1 유전층(305)까지 연장될 수 있다. 일부 실시예에서, 제 2 TSG 컷 개구는 유전체 스택(304)(또는 존재한다면, 절연 구조체(418))의 상면으로부터 계단 구조체(또는 기판(302))의 바닥까지 연장된다.
z축을 따라, 지지 개구는 유전체 스택(304)(또는 존재한다면, 절연 구조체(418))의 상면으로부터 계단 구조체(또는 기판(302))의 바닥까지 연장될 수 있다. 일부 실시예에서, 지지 개구의 제 1 부분은 xz 평면에서 제 2 TSG 컷 개구 내로 연장되고 이와 정렬되며, 지지 개구의 제 2 부분은 제 2 TSG 컷 개구의 외부로 연장된다. 지지 개구의 제 1 부분은 지지 구조체(114)에 대응하는 치수 및 형상으로 형성될 수 있고, 지지 개구의 제 2 부분은 지지 구조체(126)에 대응하는 치수 및 형상으로 형성될 수 있다.
적절한 증착 프로세스, CVD, PVD 및/또는 ALD는 제 2 TSG 컷 개구 및 지지 개구에 유전체 재료를 증착하여 제 2 TSG 컷 구조체(412) 및 지지 구조체(414, 426)를 동시에 형성하도록 수행될 수 있다. 일부 실시예에서, 유전체 재료는 실리콘 산화물을 포함한다. 선택적으로, 평탄화 프로세스, 예컨대, 건식/습식 에칭 및/또는 CMP가 수행되어, 유전체 스택(304)의 상면 상의 임의의 과잉 재료를 제거한다.
다양한 실시예에서, TSG 컷 구조체(410), 더미 채널 구조체(416), 제 2 TSG 컷 구조체(412) 및 지지 구조체(414, 426)를 형성하기 위한 순서 및/또는 프로세스는 변경될 수 있다. 예를 들어, 코어 영역의 TSG 컷 개구는 더미 채널 구조체(416)의 형성 전에 유전체 재료로 충전되지 않을 수 있다. 즉, 채널 홀(411)은, TSG 컷 개구를 충전하는 유전체 재료를 증착하기 전에, 먼저 메모리 필름, 반도체층 및 유전체 코어로 충전될 수 있다. 따라서, 더미 채널 구조체(416)는, 도 4a 내지 도 4c에 도시된 바와 같이, TSG 컷 구조체(410)를 거쳐 연장되는 대신 TSG 컷 구조체(410)의 아래에서만 연장될 수 있다. TSG 컷 구조체(410) 및 더미 채널 구조체(416)(및 채널 구조체)를 형성하는 특정 순서는 본 발명의 실시예에 의해 한정되어서는 안 된다. 다른 예에서, TSG 컷 개구, 제 2 TSG 컷 개구 및 지지 개구는 동일한 유전체 재료로 동일한 증착 프로세스에 의해 충전되어 TSG 컷 구조체(410), 제 2 TSG 컷 구조체(412) 및 지지 구조체(414, 426)를 동시에 형성할 수 있다.
다시 도 7을 참조하면, 제 2 TSG 컷 구조체 및 지지 구조체의 형성 후에, 방법(700)은 메모리 스택, 소스 컨택트 구조체 및 컨택트가 형성되는 동작 714로 진행된다. 도 4d는 대응하는 구조를 나타낸다.
도 4d에 도시된 바와 같이, 복수의 전도층(406) 및 유전층(308)이 인터리빙된 메모리 스택(404)이 형성될 수 있다. 메모리 스택은 스택 구조체라고도 지칭될 수 있다. 소스 컨택트 구조체(도 1c에서 소스 컨택트 구조체(124)를 다시 참조함) 및 복수의 컨택트(도 1c에서 컨택트(130)를 다시 참조함)가 형성될 수도 있다. 메모리 스택(404)을 형성하기 위해, 코어 영역 및 계단 영역에서 x축을 따라 연장되는 복수의 슬릿 개구가 유전체 스택(304)에 형성될 수 있다. 슬릿 개구는 각각 측벽 상의 복수의 제 1 유전층(305) 및 바닥의 기판(302)을 노출시킬 수 있다. 슬릿 개구는 건식 에칭 및/또는 습식 에칭과 같은 적절한 패터닝/에칭 프로세스에 의해 각각 형성될 수 있다.
그런 다음, 각각의 슬릿 개구를 거쳐 제 1 유전층(305)을 제거하기 위해 등방성 에칭 프로세스가 수행될 수 있다. 복수의 횡 방향 리세스가 유전체 스택(304)에 형성될 수 있다. 그런 다음, 전도체 재료를 횡 방향 리세스에 충전하도록 증착되어 복수의 전도층(406)을 형성할 수 있다. 전도층(406) 및 유전층(308)은 기판(302) 위의 z축을 따라 교대로 배열되어, 복수의 전도층/유전층 쌍을 형성할 수 있다. 일부 실시예에서, 전도체 재료는 CVD, PVD 및 ALD 중 적어도 하나에 의해 증착된다. 그런 다음, 메모리 스택(404)이 형성된다.
일부 실시예에서, 도핑 영역은, 예컨대, 이온 주입과 같은 적절한 도핑 프로세스를 사용하여 각각의 슬릿 개구의 바닥 부분에서 기판(302)에 형성된다. 일부 실시예에서, 실리콘 산화물과 같은 절연 재료가 각 슬릿 개구의 측벽 위에 증착되어 절연 스페이서를 형성한다. 선택적으로, 적절한 리세스 에칭 프로세스, 예컨대, 건식 에칭 및/또는 습식 에칭이 수행되어, 절연 재료의 임의의 과잉 부분을 제거하고 기판(302)을 노출시킬 수 있다. 전도성 재료는 각 슬릿 개구를 충전하도록 증착되어 소스 컨택트를 형성할 수 있다. 일부 실시예에서, 소스 컨택트는 텅스텐, 폴리실리콘, 실리사이드, 코발트, 알루미늄, 구리 등과 같은 적절한 전도성 재료를 포함한다. 절연 스페이서는 CVD, PVD, ALD 중 하나 이상에 의해 각각 증착될 수 있고, 소스 컨택트는 CVD, PVD, ALD 및 전기도금 중 하나 이상에 의해 각각 증착될 수 있다. 선택적으로, 평탄화 프로세스, 예컨대, CMP 및/또는 리세스 에칭이 수행되어 메모리 스택(404) 위의 임의의 과잉 재료를 제거한다.
도 3 및 도 5a 내지 도 5d는 일부 실시예에 따른 제조 프로세스의 다양한 단계에서의 3D 메모리 소자(200)의 단면도를 도시한다. 도 8은 3D 메모리 소자(200)를 형성하기 위한 방법(800)의 흐름도를 도시한다. 설명의 편의를 위해, 방법(700)의 설명과 마찬가지로, 듀얼 데크 구조체를 구비하는 3D 메모리 소자(200)의 제조 프로세스가 설명된다. 방법(800)에 설명된 동작은 완전하지 않으며 예시된 동작 중 어느 하나 이전, 이후, 또는 그 동안에도 다른 동작이 수행될 수 있는 것으로 이해된다. 또한, 일부 동작은 동시에 수행되거나, 또는 도 3, 도 4a, 도 4b 및 도 5a 내지 도 5c에 도시된 것과 다른 순서로 수행될 수 있다. 설명의 편의를 위해, 동작 702 내지 동작 714 중 임의의 것과 유사하거나 동일한 동작에 대한 설명은 여기에 반복하지 않는다.
도 8에 도시된 바와 같이, 동작 802 내지 동작 810은 동작 702 내지 동작 710과 동일하거나 유사할 수 있다. 도 3은 동작 802 및 동작 804에 의해 형성된 3D 메모리 소자의 구조를 도시한다. 도 5a는 동작 806 내지 동작 810에 의해 형성된 3D 메모리 소자의 구조를 도시한다. 그러나, 일 예로서, 도 5a 내지 도 5d에서, 코어 영역의 TSG 컷 구조체(510)는 더미 채널 구조체(516)의 형성 후에 형성된다. 도 5a에 도시된 바와 같이, 먼저 TSG 컷 개구(513)는 코어 영역에 형성될 수 있다. 그런 다음, 상부 채널 홀 부분은 각각의 하부 채널 홀(311)과 접촉하도록 형성되어 복수의 채널 홀(515)을 형성할 수 있다. 일부 실시예에서, 더미 채널 구조체(516)는 TSG 컷 개구(513) 아래의 채널 홀(515)에 형성되고, 채널 구조체(도시하지 않음)는 TSG 컷 개구(513) 외부의 채널 홀(515)에 형성된다. 더미 채널 구조체(416)와 동일하거나 유사한 채널 형성 구조체는 더미 채널 구조체(416)를 형성하는 동일하거나 유사한 증착 방법을 사용하여 각 채널 홀(515)에 형성될 수 있다. 그런 다음, 유전체 재료는 TSG 컷 구조체(510)를 형성하기 위해 TSG 컷 개구 내에 증착될 수 있다. 선택적으로, 리세스 에칭 프로세스(예컨대, 습식 에칭 및/또는 건식 에칭)는, TSG 컷 구조체(510)를 형성하는 유전체 재료의 증착 전에, TSG 컷 개구에서 증착된 채널 형성 재료를 제거하기 위해 수행된다. 더미 채널 구조체(516) 및 TSG 컷 구조체(510)를 형성하기 위한 재료 및 증착 방법은 더미 채널 구조체(416) 및 TSG 컷 구조체(410)를 형성하기 위한 것과 유사하거나 동일할 수 있다. 이에 대한 상세한 설명은 여기에 반복하지 않는다. 일부 실시예에서, 채널 구조체(예컨대, 채널 구조체(117)와 마찬가지임)는 더미 채널 구조체(516)를 형성하는 동일한 동작에 의해 형성된다. 일부 실시예에서, 계단 구조체는 3D 메모리 소자(또는 유전체 스택(304))의 계단 영역에 형성된다. 계단 구조체의 형성은 동작 710에서 설명한 것과 유사하거나 동일할 수 있으며, 상세한 설명은 여기에 반복하지 않는다. 선택적으로, 절연 구조체(418)는 유전체 스택(304)이 절연 구조체(418) 내에 있도록 유전체 스택(304) 위에 형성된다.
다시 도 8을 참조하면, 계단 영역에 계단 구조체의 형성 후에, 방법(800)은 제 2 TSG 컷 구조체가 계단 영역에 형성되는 동작 812로 진행된다. 도 5b 및 도 5c는 대응하는 구조를 나타낸다.
도 5b에 도시된 바와 같이, 제 2 TSG 컷 개구(511)는 3D 메모리 소자(또는 유전체 스택(304))의 계단 영역에 형성될 수 있다. z축을 따라, 제 2 TSG 컷 개구(511)는 적어도 계단의 상면(또는 존재한다면, 절연 구조체(418)의 상면)으로부터 적어도 각각의 계단의 네 번째의 제 1 유전층(305)의 바닥면까지 연장될 수 있다. 일부 실시예에서, 계단 구조체의 제 2 TSG 컷 개구(511)의 깊이는 4개의 제 1/제 2 유전층 쌍과 같거나 그 이상이다. 일부 실시예에서, 제 2 TSG 컷 개구(511)의 깊이는 계단의 네 번째 제 1 유전층(305)의 바닥과 각각의 계단의 상면(또는 절연 구조체(418)의 상면) 사이의 거리와 같거나 더 크다. 동작 712에 설명된 에칭 프로세스와 유사하거나 동일한, 적절한 에칭 프로세스가 수행되어, 유전체 스택(304)(또는 존재한다면, 절연 구조체(418))의 일부분을 제거하고 제 2 TSG 컷 개구(511)를 형성할 수 있다. 도 5c에 도시된 바와 같이, 제 2 TSG 컷 개구(511)가 형성된 후에, 적절한 유전체 재료가 증착되어 제 2 TSG 컷 구조체(512)를 형성할 수 있다. 제 2 TSG 컷 구조체(512)을 형성하기 위한 재료 및 증착 방법은 제 2 TSG 컷 구조체(412)을 형성하기 위한 것과 동일하거나 유사할 수 있으며, 상세한 설명은 여기에 반복하지 않는다.
다시 도 8을 참조하면, 계단 영역에 제 2 TSG 컷 구조체를 형성한 후에, 방법(800)은 복수의 지지 구조체가 계단 영역에 형성되는 동작 814로 진행된다. 도 5c는 대응하는 구조를 나타낸다.
도 5c에 도시된 바와 같이, 복수의 지지 구조체(514)가 계단 영역에 형성되어, 적어도 계단의 상면으로부터 계단 구조체의 바닥(또는 기판(302)의 상면)까지 연장된다. 지지 구조체(514)를 형성하기 위해, 적어도 계단의 상면으로부터 계단 구조체의 바닥(또는 기판(302)의 상면)까지 연장되는 복수의 지지 개구가 먼저 계단 영역에 형성될 수 있다. 일부 실시예에서, 지지 개구는 절연 구조체(418)의 상면으로부터 기판(302)까지 연장된다. 지지 개구의 위치 및 치수는 지지 구조체(214)의 설명을 참조할 수 있으며, 상세한 설명은 여기에 반복하지 않는다. 예를 들어, 동작 712의 에칭 프로세스와 유사하거나 동일한, 적절한 에칭 프로세스가 지지 개구를 형성하기 위해 수행되어, 절연 구조체(418), 유전체 스택(304) 및 제 2 TSG 컷 구조체(512)(형성된 경우)의 일부분을 제거할 수 있다. z축을 따라, 지지 개구는 유전체 스택(304)(또는 존재한다면, 절연 구조체(418))의 계단 영역에서 계단의 상면으로부터 계단 구조체(또는 기판(302))의 바닥까지 연장될 수 있다. 지지 개구를 충전하고 지지 구조체(514)를 형성하기 위해 적절한 유전체 재료가 증착될 수 있다. 지지 구조체(514)를 형성하기 위한 재료 및 증착 방법은 지지 구조체(414)를 형성하기 위한 것과 동일하거나 유사할 수 있으며, 상세한 설명은 여기에 반복하지 않는다.
방법(800)에 도시된 바와 같이, 제 2 TSG 컷 개구(511)(제 2 TSG 컷 구조체(512)가 형성됨) 및 지지 개구(지지 구조체(514)가 형성됨)는, 방법(700)과 달리, 다른 패터닝/에칭 프로세스에 의해 형성된다. 즉, 계단 영역 내의 지지 개구 및 제 2 TSG 컷 개구(511)를 형성하기 위해 별도의 포토마스크가 사용될 수 있다. 다양한 실시예에서, 제 2 TSG 컷 개구(511) 및 지지 개구를 형성하는 순서는 다른 제조 프로세스에서 변경될 수 있다. 예를 들어, 일부 실시예에서, 지지 개구는 제 2 TSG 컷 개구(511) 이전에 형성된다. 일부 실시예에서, 동작 812 및 동작 814에서, 별도의 동작에서 유전체 재료로 충전되는 대신, 제 2 TSG 컷 개구(511) 및 지지 개구는 CVD, PVD 및/또는 ALD와 같은 동일한 증착 프로세스에 의해 실리콘 산화물과 같은 동일한 유전체 재료로 충전된다. 제 2 TSG 컷 개구(511) 및 지지 개구를 형성하고 충전하는 특정 순서는 본 발명의 실시예에 의해 한정되는 것은 아니다.
다시 도 8을 참조하면, 제 2 TSG 컷 구조체 및 지지 구조체의 형성 후에, 방법(800)은 메모리 스택, 소스 컨택트 구조체 및 컨택트가 형성되는 동작 816으로 진행된다. 도 5d는 대응하는 구조를 나타낸다.
도 5d에 도시된 바와 같이, 복수의 전도층(406) 및 유전층(308)이 인터리빙된 메모리 스택(504)을 형성할 수 있다. 복수의 소스 컨택트 구조체(도면 부호 124와 유사하거나 동일함) 및 복수의 컨택트(도면 부호 130과 유사하거나 동일함)는 3D 메모리 소자에 형성될 수 있다. 이러한 구조를 형성하기 위한 제조 프로세스 및 재료는 동작 714에서 설명된 것과 유사할 수 있으며, 상세한 설명은 여기에 반복하지 않는다.
도 3 및 도 6a 내지 도 6d는 일부 실시예에 따른 다른 제조 프로세스의 다양한 단계에서 3D 메모리 소자(200)의 단면도를 도시한다. 도 9는 3D 메모리 소자(200)를 형성하기 위한 방법(900)의 흐름도를 도시한다. 설명의 편의를 위해, 방법(800, 700)의 설명과 마찬가지로, 듀얼 데크 구조체를 구비하는 3D 메모리 소자(200)의 제조 프로세스가 설명된다. 방법(900)에 설명된 동작은 완전하지 않으며 예시된 동작 중 어느 하나 이전, 이후, 또는 그 동안에도 다른 동작이 수행될 수 있는 것으로 이해된다. 또한, 일부 동작은 동시에 수행되거나 도 3 및 도 6a 내지 도 6d에 도시된 것과는 다른 순서로 수행될 수 있다. 설명의 편의를 위해, 동작 702 내지 동작 714 중 임의의 것과 유사하거나 동일한 동작에 대한 설명은 여기에 반복하지 않는다. 도 9에 도시된 바와 같이, 동작 902 및 동작 904는 동작 702 및 동작 704와 동일하거나 유사할 수 있다. 도 3은 동작 904에 의해 형성된 3D 메모리 소자의 구조를 도시한다.
다시 도 9를 참조하면, 유전체 스택의 형성 후에, 방법(900)은 코어 영역에 채널 홀이 형성되고 채널 홀에 채널 구조체가 형성되는 동작 906으로 진행된다. 도 6a 및 도 6b는 대응하는 구조를 나타낸다.
도 6a에 도시된 바와 같이, 상부 채널 홀 부분이 상부 유전체 스택에 형성되고, 각각의 하부 채널 홀 부분과 정렬되고 접촉하여 채널 홀(615)을 형성한다. 채널 구조체(예컨대, 도면 부호 117과 유사함) 및 더미 채널 구조체(예컨대, 도면 부호 216과 유사함)가 채널 홀(615)에 후속적으로 형성될 수 있다. 채널 홀(615)을 형성하기 위한 패터닝/에칭 프로세스는 채널 홀(411)을 형성하는 패터닝/에칭 프로세스와 유사하거나 동일하며, 상세한 설명은 여기에 반복하지 않는다. 일부 실시예에서, 정렬 마크(alignment mark)는 각각의 상부 채널 홀 부분이 각각의 하부 채널 홀 부분과 정렬(또는 적어도 부분적으로 중첩)되도록 상부 채널 홀 부분을 패터닝/에칭하는 데 사용된다.
도 6b에 도시된 바와 같이, 채널 구조체(617)는 각각의 채널 홀(615)에 형성된다. 채널 구조체(617)를 형성하는 재료 및 방법은 더미 채널 구조체(416)를 형성하는 것과 유사하거나 동일하며, 상세한 설명은 여기에 반복하지 않는다.
다시 도 9을 참조하면, 채널 구조체의 형성 후에, 방법(900)은 계단 구조체가 유전체 스택의 계단 영역에 형성되는 동작 908로 진행된다. 도 6b는 대응하는 구조를 나타낸다.
도 6b에 도시된 바와 같이, x축을 따라 연장되는 복수의 계단을 포함하는 계단 구조체는 3D 메모리 소자(또는 유전체 스택(304))의 계단 영역에 형성된다. 계단 구조체의 형성은 동작 710에서 설명한 것과 마찬가지일 수 있으며, 상세한 설명은 여기에 반복하지 않는다. 선택적으로, 절연 구조체(418)는 유전체 스택(304)이 절연 구조체(418) 내에 있도록 계단 구조체 위에 형성된다.
다시 도 9를 참조하면, 계단 구조체의 형성 후에, 방법(900)은 코어 영역에 TSG 컷 구조체가 형성되고 유전체 스택의 계단 영역에 제 2 TSG 컷 구조체가 형성되는 동작 910으로 진행된다. 도 6c는 대응하는 구조를 나타낸다.
도 6c에 도시된 바와 같이, 동일한 제조 동작에 의해 코어 영역 및 계단 영역에 TSG 컷 구조체(610) 및 제 2 TSG 컷 구조체(612)가 각각 형성된다. TSG 컷 구조체(610) 및 제 2 TSG 컷 구조체(612)를 형성하기 위해, 일부 실시예에서, TSG 컷 개구(TSG 컷 구조체(610)가 형성됨) 및 제 2 TSG 컷 개구(제 2 TSG 컷 구조체(612)가 형성됨)가 동일한 패터닝/에칭 프로세스에 의해 코어 영역과 계단 영역에 각각 형성된다. 일부 실시예에서, TSG 컷 개구 및 제 2 TSG 컷 개구를 동시에 패터닝하기 위해 단일 포토마스크가 사용된다. 일부 실시예에서, TSG 컷 개구를 형성하기 위해, 채널 구조체(617)의 상부 및 제 1/제 2 유전층 쌍의 일부분을 포함하는, 코어 영역의 유전체 스택(304)의 일부분을 제거하는 적절한 에칭 프로세스가 사용된다. 더미 채널 구조체(616)는 TSG 컷 개구의 형성 후에 형성될 수 있다(예컨대, 상부가 제거된 후에 채널 구조체(617)에 의해 형성됨). 동일한 에칭 프로세스가 계단 영역에서 유전체 스택(304)의 일부를 제거하여 제 2 TSG 컷 개구를 형성하도록 사용될 수 있다. 일부 실시예에서, TSG 컷 개구 및 제 2 TSG 컷 개구의 깊이 및 치수는 도 5a 내지 도 5c에 설명된 것을 참조할 수 있고, 상세한 설명은 여기에 반복하지 않는다. 일부 실시예에서, TSG 컷 개구 및 제 2 TSG 컷 개구를 형성하기 위해 사용되는 에칭 프로세스는 건식 에칭 및/또는 습식 에칭을 포함한다. 그런 다음, 적절한 유전체 재료로 TSG 컷 개구 및 제 2 TSG 컷 개구를 충전하도록 적절한 증착 프로세스가 수행되어 TSG 컷 구조체(610) 및 제 2 TSG 컷 구조체(612)를 형성할 수 있다. 유전체 재료 및 증착 방법은 동작 712에서 설명한 것을 참고할 수 있으며, 상세한 설명은 여기에 반복하지 않는다.
다시 도 9를 참조하면, TSG 컷 구조체 및 제 2 TSG 컷 구조체의 형성 후에, 방법(900)은 복수의 지지 구조체가 유전체 스택의 계단 영역에 형성되는 동작 912로 진행된다. 도 6d는 대응하는 구조를 나타낸다.
도 6d에 도시된 바와 같이, 복수의 지지 구조체(614)는 3D 메모리 소자(또는 유전체 스택(304))의 계단 영역에 형성되어, 계단 구조체, 제 2 TSG 컷 구조체(612) 및 절연 구조체(418)(형성된 경우)에서 z축을 따라 연장된다. 일부 실시예에서, 별도의 포토마스크(예컨대, TSG 컷 개구 및 제 2 TSG 컷 개구를 형성하기 위해 사용된 포토마스크와는 다름)는 지지 구조체(614)가 형성되는 지지 개구를 패터닝/에칭하기 위해 사용된다. 지지 구조체(614)의 형성은 지지 구조체(514)의 형성과 유사하고, 상세한 설명은 여기에 반복하지 않는다.
도 9를 다시 참조하면, 지지 구조체의 형성 후에, 방법(900)은 메모리 스택, 소스 컨택트 구조체 및 컨택트가 형성되는 동작 914로 진행된다. 도 6d는 대응하는 구조를 나타낸다.
도 6d에 도시된 바와 같이, 복수의 전도층(406) 및 유전층(308)이 인터리빙된 메모리 스택(604)이 형성될 수 있다. 복수의 소스 컨택트 구조체(도면 부호 124와 유사하거나 동일함) 및 복수의 컨택트(도면 부호 130과 유사하거나 동일함)는 3D 메모리 소자에 형성될 수 있다. 이러한 구조를 형성하기 위한 제조 프로세스 및 재료는 동작 714의 그것과 유사할 수 있으며, 상세한 설명은 여기에 반복하지 않는다.
본 발명의 실시예는 3D 메모리 소자를 제공한다. 3D 메모리 소자는 코어 영역(core region)과 각각이 횡 방향으로 연장되는 적어도 하나의 전도체/유전체 쌍이 포함되는 복수의 계단을 구비하는 계단 영역(staircase region)을 포함한다. 계단 영역은 횡 방향 및 수직 방향을 따라 연장되는 DSG 컷 구조체와, DSG 구조체에서 수직 방향을 따라 연장되는 복수의 지지 구조체를 포함한다. 지지 구조체 중 적어도 하나의 횡 방향을 따른 치수는 횡 방향과 직각으로 만나는 제 2 횡 방향을 따른 치수보다 크다.
일부 실시예에서, 제 2 횡 방향을 따른 지지 구조체 중 적어도 하나의 치수는 DSG 구조체의 치수보다 크다.
일부 실시예에서, 횡 방향 평면을 따른 지지 구조체 중 적어도 하나는 타원형이나 직사각형이다.
일부 실시예에서, 복수의 지지 구조체 각각은 타원으로 이루어지고 횡 방향을 따라 균등하게 배열된다.
일부 실시예에서, DSG 구조체의 치수는 수직 방향을 따른 전도층/유전체 쌍의 적어도 4쌍과 동일하다.
일부 실시예에서, 수직 방향을 따른 복수의 지지 구조체의 치수는 DSG 구조체의 치수와 같거나 크다.
일부 실시예에서, 복수의 지지 구조체는 계단 영역의 바닥까지 연장된다.
일부 실시예에서, DSG 구조체는 복수의 계단의 표면으로부터 계단 영역의 바닥까지 연장된다.
일부 실시예에서, DSG 컷 구조체 및 복수의 지지 구조체는 실리콘 산화물 또는 실리콘 산질화물 중 적어도 하나를 포함한다.
일부 실시예에서, 3D 메모리 소자는 DSG 구조체 외부에 제 2 지지 구조체를 더 포함한다. 제 2 지지 구조체의 횡 방향을 따른 치수는 제 2 횡 방향을 따른 치수보다 크다.
일부 실시예에서, 제 2 지지 구조체 및 복수의 지지 구조체는 동일한 형상, 동일한 치수 및 동일한 재료로 구성된다.
본 발명의 실시예는 3D 메모리 소자를 형성하는 방법을 제공한다. 방법은 다음의 동작을 포함한다. 먼저, 기판 위에 복수의 제 1/제 2 유전층 쌍을 구비하는 유전체 스택이 형성된다. 유전체 스택의 코어 영역에 DSG 컷 개구가 형성된다. 복수의 계단을 구비하는 계단 구조체는 유전체 스택의 계단 영역에서 횡 방향을 따라 연장하여 형성된다. 제 2 DSG 컷 개구는 DSG 컷 개구와는 다른 프로세스에서 계단 영역에 형성되고 횡 방향을 따라 연장된다. DSG 컷 구조체는 DSG 컷 개구에 형성되고, 제 2 DSG 컷 구조체는 제 2 DSG 컷 개구에 형성된다.
일부 실시예에서, 방법은, 제 2 DSG 컷 개구를 형성하는 동일한 프로세스에서, 계단 영역에서 수직 방향을 따라 연장되고 제 2 DSG 컷 개구와 적어도 부분적으로 중첩되는 복수의 지지 개구를 형성하는 것을 더 포함한다. 일부 실시예에서, 방법은 복수의 지지 개구에 복수의 지지 구조체를 형성하는 것을 더 포함한다.
일부 실시예에서, 방법은, 제 2 DSG 컷 개구를 형성하는 다른 프로세스에서, 계단 영역에서 수직 방향을 따라 연장되는 복수의 지지 개구를 형성하는 것을 더 포함한다. 일부 실시예에서, 방법은 복수의 지지 개구에 복수의 지지 구조체를 형성하는 것을 더 포함한다.
일부 실시예에서, DSG 컷 구조체, 제 2 DSG 컷 구조체 및 복수의 지지 구조체를 형성하는 것은 DSG 컷 개구, 제 2 DSG 컷 개구 및 복수의 지지 개구에 유전체 재료를 각각 증착하는 것을 포함한다.
일부 실시예에서, 유전체 재료는 DSG 컷 구조체, 제 2 DSG 컷 구조체 및 복수의 지지 구조체를 형성하기 위해 동일한 프로세스에서 증착된다.
일부 실시예에서, DSG 컷 개구는 계단 구조체의 형성 전에 형성된다.
일부 실시예에서, 제 2 DSG 컷 개구를 형성하는 것은 적어도 4개의 제 1/제 2 유전층 쌍을 포함하는 유전체 스택의 일부분을 제거하는 것을 포함한다.
일부 실시예에서, 제 2 DSG 컷 개구를 형성하는 것은 기판을 노출시키기 위해 유전체 스택의 일부를 제거하는 것을 포함한다.
일부 실시예에서, 복수의 지지 개구를 형성하는 것은 기판을 노출시키기 위해 유전체 스택의 복수 부분을 제거하는 것을 포함한다.
일부 실시예에서, 유전체 스택을 형성하는 것은 기판 위에 제 1 유전체 스택을 형성하는 것 및 제 1 유전체 스택 위에 제 2 유전체 스택을 형성하는 것을 포함한다.
일부 실시예에서, 방법은, DSG 컷 개구의 형성 전에, 제 1 유전체 스택의 코어 영역에 제 1 채널 홀 부분을 형성하는 것, 및 DSG 컷 개구의 형성 후에, 제 2 유전체 스택에 제 2 채널 홀 부분을 형성하는 것을 더 포함한다. 제 2 채널 홀 부분은 제 1 채널 홀 부분과 접촉하고, 제 1 및 제 2 채널 홀 부분은 채널 홀을 형성한다.
일부 실시예에서, 방법은 채널 홀에 채널 형성 구조체를 증착하는 것을 더 포함한다.
일부 실시예에서, 방법은 유전체 스택에 슬릿 구조를 형성하는 것을 더 포함하고, 이 슬릿 구조는 횡 방향을 따라 연장되고 기판을 노출시킨다. 일부 실시예에서, 방법은 제 1 유전층을 제거하여 복수의 횡 방향 리세스를 형성하는 것 및 복수의 횡 방향 리세스에 전도체 재료를 증착하여 복수의 전도층을 형성하는 것을 더 포함한다.
본 발명의 실시예는 3D 메모리 소자를 형성하는 방법을 제공한다. 방법은 다음의 동작을 포함한다. 먼저, 복수의 제 1/제 2 유전층 쌍을 구비하는 유전체 스택이 기판 위에 형성된다. 유전체 스택의 코어 영역에 채널 구조체가 형성된다. 계단 구조체는 유전체 스택의 계단 영역에서 횡 방향을 따라 연장되는 복수의 계단을 구비하여 형성된다. 동일 프로세스에서, DSG 컷 개구는 유전체 스택의 코어 영역에 형성되고, 제 2 DSG 컷 개구는 유전체 스택의 계단 영역에 형성된다. DSG 컷 구조체는 DSG 컷 개구에 형성되고, 제 2 DSG 컷 구조체는 제 2 DSG 컷 개구에 형성된다.
일부 실시예에서, 방법은, DSG 컷 개구 및 제 2 DSG 컷 개구를 형성하는 다른 프로세스에서, 계단 영역에서 수직 방향을 따라 연장되는 복수의 지지 개구를 형성하는 것을 더 포함한다. 일부 실시예에서, 방법은 복수의 지지 개구에 복수의 지지 구조체를 형성하는 것을 더 포함한다.
일부 실시예에서, DSG 컷 구조체, 제 2 DSG 컷 구조체 및 복수의 지지 구조체를 형성하는 것은 DSG 컷 개구, 제 2 DSG 컷 개구 및 복수의 지지 개구에 유전체 재료를 각각 증착하는 것을 포함한다.
일부 실시예에서, 유전체 재료는 DSG 컷 구조체, 제 2 DSG 컷 구조체 및 복수의 지지 구조체를 형성하기 위해 동일한 프로세스에서 증착된다.
일부 실시예에서, DSG 컷 개구 및 제 2 DSG 컷 개구는 계단 구조체의 형성 후에 형성된다.
일부 실시예에서, 제 2 DSG 컷 개구를 형성하는 것은 적어도 4개의 제 1/제 2 유전층 쌍을 포함하는 유전체 스택의 일부분을 제거하는 것을 포함한다.
일부 실시예에서, 복수의 지지 개구를 형성하는 것은 기판을 노출시키기 위해 유전체 스택의 복수 부분을 제거하는 것을 포함한다.
일부 실시예에서, DSG 컷 개구를 형성하는 것은 채널 구조체의 상부를 제거하는 것을 포함한다.
일부 실시예에서, 유전체 스택을 형성하는 것은 기판 위에 제 1 유전체 스택을 형성하는 것 및 제 1 유전체 스택 위에 제 2 유전체 스택을 형성하는 것을 포함한다.
일부 실시예에서, 방법은 계단 구조체의 형성 전에 추가로 포함한다. 일부 실시예에서, 방법은 제 1 유전체 스택의 코어 영역에 제 1 채널 홀 부분을 형성하는 것을 더 포함한다. 일부 실시예에서, 방법은 제 1 채널 홀 부분과 접촉하는 제 2 유전체 스택에 제 2 채널 홀 부분을 형성하는 것을 더 포함하고, 제 1 및 제 2 채널 홀 부분은 채널 홀을 형성한다. 일부 실시예에서, 방법은 채널 홀에 채널 형성 구조체를 증착하는 것을 더 포함한다.
일부 실시예에서, 방법은 유전체 스택에 슬릿 구조를 형성하는 것 - 슬릿 구조는 횡 방향을 따라 연장되고 기판을 노출시킴 -, 제 1 유전층을 제거하여 복수의 횡 방향 리세스를 형성하는 것, 및 복수의 횡 방향 리세스에서 전도체 재료를 증착하여 복수의 전도층을 형성하는 것을 더 포함한다.
특정 실시예에 대한 전술한 설명은 본 발명의 일반적인 특성을 드러낼 것이며, 따라서 다른 사람들이 본 발명의 기술 범위 내에서 지식을 적용함으로써, 본 발명의 일반적인 개념을 벗어나지 않고, 과도한 실험 없이, 이러한 특정 실시예와 같은 다양한 응용 분야에 대해 용이하게 수정 및/또는 적응할 수 있을 것이다. 따라서, 이러한 적응 및 수정은, 본 명세서에 제시된 교시 및 지침에 기초하여, 개시된 실시예의 등가물의 의미와 범위 내에 있도록 의도된다. 본 명세서의 어구 또는 용어는 제한을 하려는 것이 아니라 설명을 목적으로 하는 것으로 본 명세서의 용어 또는 어구가 교시와 지침에 비추어 당업자에 의해 해석되어야 한다는 것을 이해해야 한다.
본 발명의 실시예는 특정 기능들과 이들의 관계의 구현을 설명하는 기능적 구성 요소의 도움을 받아 위에서 설명되었다. 이러한 기능적 구성 요소의 경계는 설명의 편의를 위해 본 명세서에 임의로 정의되었다. 대체 경계는 특정 기능과 그 관계가 적절하게 수행되는 한 정의될 수 있다.
발명의 내용 및 요약 항목은 본 발명자(들)가 고려한 본 발명의 모든 예시적인 실시예가 아닌 하나 이상을 기술할 수 있으므로 본 발명과 첨부된 청구범위를 어떤 식으로든 제한하려는 것은 아니다.
본 발명의 범위 및 범주는 전술한 예시적인 실시예 중 어느 것에 의해 제한되어서는 안 되며, 이하의 청구범위 및 그 균등물에 따라서만 정의되어야 한다.
Claims (35)
- 3차원(3D) 메모리 소자로서,
코어 영역, 및
횡 방향으로 연장되는 적어도 하나의 전도체/유전체 쌍을 각각 포함하는 복수의 계단(a plurality of stairs)을 포함하는 계단 영역(a staircase region)을 포함하되, 상기 계단 영역은,
상기 횡 방향 및 수직 방향을 따라 연장되는 DSG(Drain-Select-Gate) 컷 구조체, 및
상기 수직 방향을 따라 상기 DSG 구조체에서 연장되는 복수의 지지 구조체를 포함하고, 상기 지지 구조체 중 적어도 하나의 상기 횡 방향을 따른 치수는, 상기 횡 방향과 직각으로 만나는 제 2 횡 방향을 따른 치수보다 큰,
3D 메모리 소자. - 제 1 항에 있어서,
상기 제 2 횡 방향을 따라, 상기 지지 구조체 중 적어도 하나의 치수는, 상기 DSG 구조체의 치수보다 큰, 3D 메모리 소자. - 제 2 항에 있어서,
횡 방향 평면을 따라, 상기 지지 구조체 중 적어도 하나는, 타원형이나 직사각형인, 3D 메모리 소자. - 제 3 항에 있어서,
상기 복수의 지지 구조체는, 각각 타원형으로 이루어지며 상기 횡 방향을 따라 균등하게 배열되는, 3D 메모리 소자. - 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 DSG 구조체의 치수는, 상기 수직 방향을 따른 적어도 4쌍의 전도체/유전체 쌍과 동일한, 3D 메모리 소자. - 제 5 항에 있어서,
상기 수직 방향을 따른 상기 복수의 지지 구조체의 치수는, 상기 DSG 구조체의 치수 이상인, 3D 메모리 소자. - 제 6 항에 있어서,
상기 복수의 지지 구조체는, 상기 계단 영역의 바닥까지 연장되는, 3D 메모리 소자. - 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
상기 DSG 구조체는, 상기 복수의 계단의 표면으로부터 상기 계단 영역의 바닥까지 연장되는, 3D 메모리 소자. - 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
상기 DSG 컷 구조체 및 상기 복수의 지지 구조체는, 실리콘 산화물 또는 실리콘 산질화물 중 적어도 하나를 포함하는, 3D 메모리 소자. - 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
상기 DSG 구조체 외부에 제 2 지지 구조체를 더 포함하고, 상기 제 2 지지 구조체의 상기 횡 방향을 따른 치수는, 상기 제 2 횡 방향을 따른 치수보다 큰, 3D 메모리 소자. - 제 10 항에 있어서,
상기 제 2 지지 구조체 및 상기 복수의 지지 구조체는, 동일한 형상, 동일한 치수 및 동일한 재료로 이루어지는, 3D 메모리 소자. - 3차원(3D) 메모리 소자의 형성 방법으로서,
기판 위에 복수의 제 1/제 2 유전층 쌍을 포함하는 유전체 스택을 형성하는 단계와,
상기 유전체 스택의 코어 영역에 DSG(Drain-Select-Gate) 컷 개구를 형성하는 단계와,
상기 유전체 스택의 계단 영역에서 횡 방향을 따라 연장되는 복수의 계단(a plurality of stairs)을 포함하는 계단 구조체(a staircase structrue)를 형성하는 단계와,
상기 DSG 컷 개구와는 다른 프로세스에서, 상기 계단 영역에 제 2 DSG 컷 개구를 형성하고, 상기 횡 방향을 따라 연장되는 단계, 및
상기 DSG 컷 개구에 DSG 컷 구조체를 형성하고, 상기 제 2 DSG 컷 개구에 제 2 DSG 컷 구조체를 형성하는 단계를 포함하는,
3D 메모리 소자의 형성 방법. - 제 12 항에 있어서,
상기 제 2 DSG 컷 개구를 형성하는 것과 동일한 프로세스에서, 상기 계단 영역에서 수직 방향을 따라 연장되고 상기 제 2 DSG 컷 개구와 적어도 부분적으로 중첩되어 있는 복수의 지지 개구를 형성하는 단계, 및
상기 복수의 지지 개구에 복수의 지지 구조체를 형성하는 단계를 더 포함하는,
3D 메모리 소자의 형성 방법. - 제 12 항에 있어서,
상기 제 2 DSG 컷 개구를 형성하는 것과는 다른 프로세스에서, 상기 계단 영역에서 수직 방향을 따라 연장되는 복수의 지지 개구를 형성하는 단계, 및
상기 복수의 지지 개구에 복수의 지지 구조체를 형성하는 단계를 더 포함하는,
3D 메모리 소자의 형성 방법. - 제 13 항 또는 제 14 항에 있어서,
상기 DSG 컷 구조체, 상기 제 2 DSG 컷 구조체 및 상기 복수의 지지 구조체를 형성하는 상기 단계는, 상기 DSG 컷 개구, 상기 제 2 DSG 컷 개구 및 상기 복수의 지지 개구에 각각 유전체 재료를 증착하는 단계를 포함하는, 3D 메모리 소자의 형성 방법. - 제 15 항에 있어서,
상기 유전체 재료는, 상기 DSG 컷 구조체, 상기 제 2 DSG 컷 구조체 및 상기 복수의 지지 구조체를 형성하기 위해 동일한 프로세스에서 증착되는, 3D 메모리 소자의 형성 방법. - 제 12 항에 있어서,
상기 DSG 컷 개구는, 상기 계단 구조체의 형성 전에 형성되는, 3D 메모리 소자의 형성 방법. - 제 12 항에 있어서,
상기 제 2 DSG 컷 개구를 형성하는 상기 단계는, 적어도 4개의 제 1/제 2 유전층 쌍을 포함하는 상기 유전체 스택의 일부를 제거하는 단계를 포함하는, 3D 메모리 소자의 형성 방법. - 제 18 항에 있어서,
상기 제 2 DSG 컷 개구를 형성하는 상기 단계는, 상기 기판을 노출시키기 위해 상기 유전체 스택의 일부분을 제거하는 단계를 포함하는, 3D 메모리 소자의 형성 방법. - 제 13 항 또는 제 14 항에 있어서,
상기 복수의 지지 개구를 형성하는 상기 단계는, 상기 기판을 노출시키기 위해 상기 유전체 스택의 복수의 부분을 제거하는 단계를 포함하는, 3D 메모리 소자의 형성 방법. - 제 12 항 내지 제 20 항 중 어느 한 항에 있어서,
상기 유전체 스택을 형성하는 상기 단계는,
상기 기판 위에 제 1 유전체 스택을 형성하는 단계, 및
상기 제 1 유전체 스택 위에 제 2 유전체 스택을 형성하는 단계를 포함하는,
3D 메모리 소자의 형성 방법. - 제 21 항에 있어서,
상기 DSG 컷 개구의 형성 전에, 상기 제 1 유전체 스택의 상기 코어 영역에 제 1 채널 홀 부분을 형성하는 단계, 및
상기 DSG 컷 개구의 형성 후에, 상기 제 2 유전체 스택에 제 2 채널 홀 부분을 형성하는 단계를 더 포함하고, 여기서,
상기 제 2 채널 홀 부분은, 상기 제 1 채널 홀 부분과 접촉되고,
상기 제 1 및 제 2 채널 홀 부분은, 채널 홀을 형성하는,
3D 메모리 소자의 형성 방법. - 제 22 항에 있어서,
상기 채널 홀에 채널 형성 구조체를 증착하는 단계를 더 포함하는, 3D 메모리 소자의 형성 방법. - 제 12 항 내지 제 22 항 중 어느 한 항에 있어서,
상기 유전체 스택에 슬릿 구조를 형성하는 단계 - 상기 슬릿 구조는, 횡 방향을 따라 연장되고, 상기 기판을 노출시킴 - 와,
상기 제 1 유전층을 제거하여 복수의 횡 방향 리세스를 형성하는 단계, 및
상기 복수의 횡 방향 리세스에 전도체 재료를 증착하여 복수의 전도층을 형성하는 단계를 더 포함하는,
3D 메모리 소자의 형성 방법. - 3차원(3D) 메모리 소자의 형성 방법으로서,
기판 위에 복수의 제 1/제 2 유전층 쌍을 포함하는 유전체 스택을 형성하는 단계와,
상기 유전체 스택의 코어 영역에 채널 구조체를 형성하는 단계와,
상기 유전체 스택의 계단 영역에서 횡 방향을 따라 연장되는 복수의 계단을 포함하는 계단 구조체를 형성하는 단계와,
동일한 프로세스에서, 상기 유전체 스택의 코어 영역 내의 DSG(Drain-Select-Gate) 컷 개구와 상기 유전체 스택의 계단 영역 내의 제 2 DSG 컷 개구를 형성하는 단계, 및
상기 DSG 컷 개구에 DSG 컷 구조체를 형성하고, 상기 제 2 DSG 컷 개구에 제 2 DSG 컷 구조체를 형성하는 단계를 포함하는,
3D 메모리 소자의 형성 방법. - 제 25 항에 있어서,
상기 DSG 컷 개구 및 상기 제 2 DSG 컷 개구를 형성하는 것과는 다른 프로세스에서, 상기 계단 영역에서 수직 방향을 따라 연장되는 복수의 지지 개구를 형성하는 단계, 및
상기 복수의 지지 개구에 복수의 지지 구조체를 형성하는 단계를 더 포함하는,
3D 메모리 소자의 형성 방법. - 제 26 항에 있어서,
상기 DSG 컷 구조체, 상기 제 2 DSG 컷 구조체 및 상기 복수의 지지 구조체를 형성하는 상기 단계는, 상기 DSG 컷 개구, 상기 제 2 DSG 컷 개구 및 상기 복수의 지지 개구에 각각 유전체 재료를 증착하는 단계를 포함하는,
3D 메모리 소자의 형성 방법. - 제 27 항에 있어서,
상기 유전체 재료는, 상기 DSG 컷 구조체, 상기 제 2 DSG 컷 구조체 및 상기 복수의 지지 구조체를 형성하기 위해 동일한 프로세스에서 증착되는, 3D 메모리 소자의 형성 방법. - 제 25 항에 있어서,
상기 DSG 컷 개구 및 상기 제 2 DSG 컷 개구는, 상기 계단 구조체의 형성 후에 형성되는, 3D 메모리 소자의 형성 방법. - 제 25 항에 있어서,
상기 제 2 DSG 컷 개구를 형성하는 상기 단계는, 적어도 4개의 제 1/제 2 유전층 쌍을 포함하는 상기 유전체 스택의 일부를 제거하는 단계를 포함하는, 3D 메모리 소자의 형성 방법. - 제 26 항에 있어서,
상기 복수의 지지 개구를 형성하는 상기 단계는, 상기 기판을 노출시키기 위해 상기 유전체 스택의 복수의 부분을 제거하는 단계를 포함하는, 3D 메모리 소자의 형성 방법. - 제 25 항에 있어서,
상기 DSG 컷 개구를 형성하는 상기 단계는, 상기 채널 구조체의 상부를 제거하는 단계를 포함하는, 3D 메모리 소자의 형성 방법. - 제 25 항 내지 제 32 항 중 어느 한 항에 있어서,
상기 유전체 스택을 형성하는 상기 단계는,
상기 기판 위에 제 1 유전체 스택을 형성하는 단계, 및
상기 제 1 유전체 스택 위에 제 2 유전체 스택을 형성하는 단계를 포함하는,
3D 메모리 소자의 형성 방법. - 제 33 항에 있어서,
상기 계단 구조체의 형성 전에,
상기 제 1 유전체 스택의 상기 코어 영역에 제 1 채널 홀 부분을 형성하는 단계와,
상기 제 1 채널 홀 부분과 접촉하는 상기 제 2 유전체 스택에 제 2 채널 홀 부분을 형성하는 단계 - 상기 제 1 및 제 2 채널 홀 부분은, 채널 홀을 형성함 - , 및
상기 채널 홀에 채널 형성 구조체를 증착하는 단계를 더 포함하는,
3D 메모리 소자의 형성 방법. - 제 25 항 내지 제 34 항 중 어느 한 항에 있어서,
상기 유전체 스택에 슬릿 구조를 형성하는 단계 - 상기 슬릿 구조는, 횡 방향을 따라 연장되고, 상기 기판을 노출시킴 - 와,
상기 제 1 유전층을 제거하여 복수의 횡 방향 리세스를 형성하는 단계, 및
상기 복수의 횡 방향 리세스에 전도체 재료를 증착하여 복수의 전도층을 형성하는 단계를 더 포함하는,
3D 메모리 소자의 형성 방법.
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