KR20210143895A - 게이트 라인 슬릿에 지지 구조를 갖는 3차원 메모리 디바이스 및 그 형성 방법 - Google Patents
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Abstract
3차원(3D) 메모리 디바이스를 형성하기 위한 구조 및 방법의 실시형태들이 제공된다. 실시예에 있어서, 3D 메모리 디바이스는 메모리 스택에서 측방향으로 연장되는 인터리브된 복수의 도체층 및 복수의 절연층을 갖는 메모리 스택을 포함한다. 3D 메모리 디바이스는 또한 메모리 스택을 통해 기판 내로 수직으로 연장되는 복수의 채널 구조를 포함한다. 3D 메모리 디바이스는 메모리 스택에서 수직으로 및 측방향으로 연장되며 복수의 메모리 셀을 적어도 하나의 메모리 블록으로 분할하는 적어도 하나의 슬릿 구조를 더 포함하고, 적어도 하나의 슬릿 구조는 각각 복수의 슬릿 개구 및 인접한 슬릿 개구들 사이의 지지 구조를 포함한다. 지지 구조는 인접한 메모리 블록들과 접촉해 있으며 기판과 접촉할 수 있다.
Description
[관련 출원에 대한 상호 참조]
본원은 2019년 6월 17일자로 출원된 중국 특허 출원 제201910522007.2호에 대한 우선권의 이익을 주장하며, 그 내용은 전부 본 명세서에 참조로 포함된다.
본 개시물의 실시형태들은 게이트 라인 슬릿(GLS)에 지지 구조를 갖는 3차원(3D) 메모리 디바이스, 및 3D 메모리 디바이스를 형성하기 위한 방법에 관한 것이다.
평면 메모리 셀은 공정 기술, 회로 설계, 프로그래밍 알고리즘, 및 제조 프로세스를 개선함으로써 더 작은 사이즈로 크기가 조정된다. 그러나, 메모리 셀의 피처(feature) 사이즈가 하한에 가까워짐에 따라, 평면 프로세스 및 제조 기술이 과제로 되고 고비용화된다. 결과적으로, 평면 메모리 셀의 메모리 밀도는 상한에 가까워진다.
3D 메모리 아키텍처는 평면 메모리 셀의 밀도 제한에 대처할 수 있다. 3D 메모리 아키텍처는 메모리 어레이 및 메모리 어레이에 대한 신호 제어를 위한 주변 장치를 포함한다.
3D 메모리 디바이스 및 3D 메모리 디바이스를 형성하기 위한 방법의 실시형태들이 제공된다.
일 실시예에 있어서, 3D 메모리 디바이스는 메모리 스택에서 측방향으로 연장되는 인터리브(간삽)된 복수의 도체층 및 복수의 절연층을 갖는 메모리 스택을 포함한다. 3D 메모리 디바이스는 또한 메모리 스택을 통해 기판 내로 수직으로 연장되는 복수의 채널 구조를 포함하고, 복수의 채널 구조 및 복수의 도체층은 서로 교차하고 복수의 메모리 셀을 형성한다. 3D 메모리 디바이스는 메모리 스택에서 수직으로 및 측방향으로 연장되며 복수의 메모리 셀을 적어도 하나의 메모리 블록으로 분할하는 적어도 하나의 슬릿 구조를 더 포함하고, 적어도 하나의 슬릿 구조는 각각 복수의 슬릿 개구 및 인접한 슬릿 개구들 사이의 지지 구조를 포함한다. 지지 구조는 인접한 메모리 블록들과 접촉해 있으며 기판과 접촉할 수 있다. 3D 메모리 디바이스는 복수의 슬릿 개구 각각에 절연 스페이서를 갖고 각각의 절연 스페이서에 소스 콘택트를 갖는 소스 구조를 더 포함한다.
다른 실시예에 있어서, 3D 메모리 디바이스를 형성하기 위한 방법이 제공된다. 방법은 인터리브된 복수의 초기 절연층 및 복수의 초기 희생층을 포함하는 유전체 스택을 기판 위에 형성하는 단계, 및 유전체 스택에서 수직으로 및 측방향으로 연장되며 유전체 스택을 복수의 블록 영역으로 분할하는 적어도 하나의 슬릿 구조를 형성하는 단계를 포함한다. 적어도 하나의 슬릿 구조 각각은 기판을 노출시키는 복수의 슬릿 개구 및 인접한 슬릿 개구들 사이의 초기 지지 구조를 포함한다. 복수의 블록 영역 각각은 인터리브된 복수의 절연층 및 복수의 희생층을 포함할 수 있고, 초기 지지 구조는 인터리브된 복수의 절연 부분 및 희생 부분을 포함할 수 있다. 복수의 절연 부분 및 희생 부분 각각은 인접한 블록 영역들로부터 동일한 레벨의 각각의 절연층 및 희생층과 접촉할 수 있다. 일부 실시형태들에 있어서, 방법은 또한 유전체 스택을 통해 수직으로 연장되는 복수의 채널 구조를 형성하는 단계, 복수의 희생층 및 복수의 희생 부분을 적어도 하나의 슬릿 구조를 통해 복수의 도체층 및 복수의 도체 부분으로 대체하는 단계, 및 각각의 슬릿 구조에 소스 구조를 형성하는 단계를 포함한다. 소스 구조는 복수의 슬릿 개구 각각의 내의 절연 스페이서 및 각각의 절연 스페이서 내의 소스 콘택트를 포함할 수 있다.
다른 실시예에 있어서, 3D 메모리 디바이스를 형성하기 위한 방법이 제공된다. 방법은 인터리브된 복수의 초기 절연층 및 복수의 초기 희생층으로 이루어진 유전체 스택을 기판 위에 형성하는 단계, 유전체 스택에서 측방향을 따라 연장되는 유전체 구조를 형성― 유전체 구조는 제1 초기 절연층 내로 수직으로 연장됨 ―하는 단계, 및 유전체 구조를 에칭 마스크로서 사용해서 유전체 스택을 패터닝하여 유전체 스택에서 수직으로 및 측방향으로 연장되는 슬릿 구조를 형성하고 유전체 스택을 한 쌍의 블록 영역으로 분할하는 단계를 포함한다. 슬릿 구조는 기판을 노출시키는 복수의 슬릿 개구 및 인접한 슬릿 개구들 사이의 복수의 초기 지지 구조를 포함할 수 있다. 복수의 블록 영역 각각은 인터리브된 복수의 절연층 및 희생층을 포함할 수 있고, 복수의 초기 지지 구조 각각은 인터리브된 복수의 절연 부분 및 복수의 희생 부분을 포함할 수 있다. 복수의 절연 부분 및 희생 부분 각각은 인접한 블록 영역들로부터 동일한 레벨의 각각의 절연층 및 희생층과 접촉할 수 있다. 방법은 또한 유전체 스택을 통해 수직으로 연장되는 복수의 채널 구조를 형성하는 단계, 복수의 희생층 및 복수의 희생 부분을 적어도 하나의 슬릿 구조를 통해 복수의 도체층 및 복수의 도체 부분으로 대체하는 단계, 및 각각의 슬릿 구조에 소스 구조를 형성하는 단계를 포함할 수 있다. 소스 구조는 복수의 슬릿 개구 각각의 내의 절연 스페이서 및 각각의 절연 스페이서 내의 소스 콘택트를 포함할 수 있다.
본 명세서에 포함되어 명세서의 일부를 형성하는 첨부 도면은 본 개시물의 실시형태들을 예시하는 한편, 발명의 상세한 설명과 함께, 본 개시물의 원리를 설명하고, 당업자가 본 개시물을 만들고 사용할 수 있게 한다.
도 1a는 본 개시물의 일부 실시형태들에 따른, GLS에 지지 구조를 갖는 예시적인 3D 메모리 디바이스의 평면도를 예시한다.
도 1b는 본 개시물의 일부 실시형태들에 따른, 도 1a에 예시된 3D 메모리 디바이스의 A-B 방향을 따르는 단면도를 예시한다.
도 1c는 본 개시물의 일부 실시형태들에 따른, 도 1a에 예시된 3D 메모리 디바이스의 C-D 방향을 따르는 단면도를 예시한다.
도 2a는 본 개시물의 일부 실시형태들에 따른, 제조 프로세스의 한 단계에서의 예시적인 3D 메모리 디바이스의 평면도를 예시한다.
도 2b는 본 개시물의 일부 실시형태들에 따른, 도 2a에 예시된 3D 메모리 디바이스의 A-B 방향을 따르는 단면도를 예시한다.
도 2c는 본 개시물의 일부 실시형태들에 따른, 도 2a에 예시된 3D 메모리 디바이스의 C-D 방향을 따르는 단면도를 예시한다.
도 2d는 본 개시물의 일부 실시형태들에 따른, 도 2a에 예시된 3D 메모리 디바이스의 J-K 방향을 따르는 단면도를 예시한다.
도 3a는 본 개시물의 일부 실시형태들에 따른, 제조 프로세스의 다른 단계에서의 예시적인 3D 메모리 디바이스의 평면도를 예시한다.
도 3b는 본 개시물의 일부 실시형태들에 따른, 도 3a에 예시된 3D 메모리 디바이스의 A-B 방향을 따르는 단면도를 예시한다.
도 3c는 본 개시물의 일부 실시형태들에 따른, 도 3a에 예시된 3D 메모리 디바이스의 C-D 방향을 따르는 단면도를 예시한다.
도 3d는 본 개시물의 일부 실시형태들에 따른, 도 3a에 예시된 3D 메모리 디바이스의 G-H 방향을 따르는 단면도를 예시한다.
도 4a는 본 개시물의 일부 실시형태들에 따른, 제조 프로세스의 다른 단계에서의 예시적인 3D 메모리 디바이스의 평면도를 예시한다.
도 4b는 본 개시물의 일부 실시형태들에 따른, 도 4a에 예시된 3D 메모리 디바이스의 A-B 방향을 따르는 단면도를 예시한다.
도 4c는 본 개시물의 일부 실시형태들에 따른, 도 4a에 예시된 3D 메모리 디바이스의 C-D 방향을 따르는 단면도를 예시한다.
도 4d는 본 개시물의 일부 실시형태들에 따른, 도 4a에 예시된 3D 메모리 디바이스의 G-H 방향을 따르는 단면도를 예시한다.
도 5a는 본 개시물의 일부 실시형태들에 따른, 제조 프로세스의 다른 단계에서의 예시적인 3D 메모리 디바이스의 평면도를 예시한다.
도 5b는 본 개시물의 일부 실시형태들에 따른, 도 5a에 예시된 3D 메모리 디바이스의 A-B 방향을 따르는 단면도를 예시한다.
도 5c는 본 개시물의 일부 실시형태들에 따른, 도 5a에 예시된 3D 메모리 디바이스의 C-D 방향을 따르는 단면도를 예시한다.
도 6a는 본 개시물의 일부 실시형태들에 따른, 제조 프로세스의 다른 단계에서의 예시적인 3D 메모리 디바이스의 평면도를 예시한다.
도 6b는 본 개시물의 일부 실시형태들에 따른, 도 6a에 예시된 3D 메모리 디바이스의 A-B 방향을 따르는 단면도를 예시한다.
도 6c는 본 개시물의 일부 실시형태들에 따른, 도 6a에 예시된 3D 메모리 디바이스의 C-D 방향을 따르는 단면도를 예시한다.
도 7a는 본 개시물의 일부 실시형태들에 따른, 제조 프로세스의 다른 단계에서의 예시적인 3D 메모리 디바이스의 평면도를 예시한다.
도 7b는 본 개시물의 일부 실시형태들에 따른, 도 7a에 예시된 3D 메모리 디바이스의 A-B 방향을 따르는 단면도를 예시한다.
도 8a는 본 개시물의 일부 실시형태들에 따른, 제조 프로세스의 다른 단계에서의 예시적인 3D 메모리 디바이스의 평면도를 예시한다.
도 8b는 본 개시물의 일부 실시형태들에 따른, 도 8a에 예시된 3D 메모리 디바이스의 A-B 방향을 따르는 단면도를 예시한다.
도 9a는 본 개시물의 일부 실시형태들에 따른, 제조 프로세스의 다른 단계에서의 예시적인 3D 메모리 디바이스의 평면도를 예시한다.
도 9b는 본 개시물의 일부 실시형태들에 따른, 도 9a에 예시된 3D 메모리 디바이스의 A-B 방향을 따르는 단면도를 예시한다.
도 9c는 본 개시물의 일부 실시형태들에 따른, 도 9a에 예시된 3D 메모리 디바이스의 L-M 방향을 따르는 단면도를 예시한다.
도 9d는 본 개시물의 일부 실시형태들에 따른, 도 9a에 예시된 3D 메모리 디바이스의 C-D 방향을 따르는 단면도를 예시한다.
도 9e는 본 개시물의 일부 실시형태들에 따른, 도 9a에 예시된 3D 메모리 디바이스의 E-F 방향을 따르는 단면도를 예시한다.
도 10a는 본 개시물의 일부 실시형태들에 따른, 제조 프로세스의 다른 단계에서의 예시적인 3D 메모리 디바이스의 평면도를 예시한다.
도 10b는 본 개시물의 일부 실시형태들에 따른, 도 10a에 예시된 3D 메모리 디바이스의 A-B 방향을 따르는 단면도를 예시한다.
도 10c는 본 개시물의 일부 실시형태들에 따른, 도 10a에 도시된 3D 메모리 디바이스의 L-M 방향을 따르는 단면도를 예시한다.
도 10d는 본 개시물의 일부 실시형태들에 따른, 도 10a에 예시된 3D 메모리 디바이스의 C-D 방향을 따르는 단면도를 예시한다.
도 10e는 본 개시물의 일부 실시형태들에 따른, 도 10a에 예시된 3D 메모리 디바이스의 E-F 방향을 따르는 단면도를 예시한다.
도 11은 본 개시물의 일부 실시형태들에 따른, 제조 프로세스의 다른 단계에서의 예시적인 3D 메모리 디바이스의 평면도를 예시한다.
도 12는 본 개시물의 일부 실시형태들에 따른, 제조 프로세스의 다른 단계에서의 예시적인 3D 메모리 디바이스의 평면도를 예시한다.
도 13a는 본 개시물의 일부 실시형태들에 따른, 예시적인 초기 지지 구조의 확대도를 예시한다.
도 13b는 본 개시물의 일부 실시형태들에 따른, 예시적인 지지 구조의 확대도를 예시한다.
도 14a는 본 개시물의 일부 실시형태들에 따른, 슬릿 구조에 지지 구조를 갖는 3D 메모리 디바이스를 형성하기 위한 예시적인 제조 프로세스의 흐름도를 예시한다.
도 14b는 본 개시물의 일부 실시형태들에 따른, 슬릿 구조에 지지 구조를 갖는 3D 메모리 디바이스를 형성하기 위한 예시적인 다른 제조 프로세스의 흐름도를 예시한다.
본 개시물의 실시형태들은 첨부 도면을 참조하여 설명된다.
도 1a는 본 개시물의 일부 실시형태들에 따른, GLS에 지지 구조를 갖는 예시적인 3D 메모리 디바이스의 평면도를 예시한다.
도 1b는 본 개시물의 일부 실시형태들에 따른, 도 1a에 예시된 3D 메모리 디바이스의 A-B 방향을 따르는 단면도를 예시한다.
도 1c는 본 개시물의 일부 실시형태들에 따른, 도 1a에 예시된 3D 메모리 디바이스의 C-D 방향을 따르는 단면도를 예시한다.
도 2a는 본 개시물의 일부 실시형태들에 따른, 제조 프로세스의 한 단계에서의 예시적인 3D 메모리 디바이스의 평면도를 예시한다.
도 2b는 본 개시물의 일부 실시형태들에 따른, 도 2a에 예시된 3D 메모리 디바이스의 A-B 방향을 따르는 단면도를 예시한다.
도 2c는 본 개시물의 일부 실시형태들에 따른, 도 2a에 예시된 3D 메모리 디바이스의 C-D 방향을 따르는 단면도를 예시한다.
도 2d는 본 개시물의 일부 실시형태들에 따른, 도 2a에 예시된 3D 메모리 디바이스의 J-K 방향을 따르는 단면도를 예시한다.
도 3a는 본 개시물의 일부 실시형태들에 따른, 제조 프로세스의 다른 단계에서의 예시적인 3D 메모리 디바이스의 평면도를 예시한다.
도 3b는 본 개시물의 일부 실시형태들에 따른, 도 3a에 예시된 3D 메모리 디바이스의 A-B 방향을 따르는 단면도를 예시한다.
도 3c는 본 개시물의 일부 실시형태들에 따른, 도 3a에 예시된 3D 메모리 디바이스의 C-D 방향을 따르는 단면도를 예시한다.
도 3d는 본 개시물의 일부 실시형태들에 따른, 도 3a에 예시된 3D 메모리 디바이스의 G-H 방향을 따르는 단면도를 예시한다.
도 4a는 본 개시물의 일부 실시형태들에 따른, 제조 프로세스의 다른 단계에서의 예시적인 3D 메모리 디바이스의 평면도를 예시한다.
도 4b는 본 개시물의 일부 실시형태들에 따른, 도 4a에 예시된 3D 메모리 디바이스의 A-B 방향을 따르는 단면도를 예시한다.
도 4c는 본 개시물의 일부 실시형태들에 따른, 도 4a에 예시된 3D 메모리 디바이스의 C-D 방향을 따르는 단면도를 예시한다.
도 4d는 본 개시물의 일부 실시형태들에 따른, 도 4a에 예시된 3D 메모리 디바이스의 G-H 방향을 따르는 단면도를 예시한다.
도 5a는 본 개시물의 일부 실시형태들에 따른, 제조 프로세스의 다른 단계에서의 예시적인 3D 메모리 디바이스의 평면도를 예시한다.
도 5b는 본 개시물의 일부 실시형태들에 따른, 도 5a에 예시된 3D 메모리 디바이스의 A-B 방향을 따르는 단면도를 예시한다.
도 5c는 본 개시물의 일부 실시형태들에 따른, 도 5a에 예시된 3D 메모리 디바이스의 C-D 방향을 따르는 단면도를 예시한다.
도 6a는 본 개시물의 일부 실시형태들에 따른, 제조 프로세스의 다른 단계에서의 예시적인 3D 메모리 디바이스의 평면도를 예시한다.
도 6b는 본 개시물의 일부 실시형태들에 따른, 도 6a에 예시된 3D 메모리 디바이스의 A-B 방향을 따르는 단면도를 예시한다.
도 6c는 본 개시물의 일부 실시형태들에 따른, 도 6a에 예시된 3D 메모리 디바이스의 C-D 방향을 따르는 단면도를 예시한다.
도 7a는 본 개시물의 일부 실시형태들에 따른, 제조 프로세스의 다른 단계에서의 예시적인 3D 메모리 디바이스의 평면도를 예시한다.
도 7b는 본 개시물의 일부 실시형태들에 따른, 도 7a에 예시된 3D 메모리 디바이스의 A-B 방향을 따르는 단면도를 예시한다.
도 8a는 본 개시물의 일부 실시형태들에 따른, 제조 프로세스의 다른 단계에서의 예시적인 3D 메모리 디바이스의 평면도를 예시한다.
도 8b는 본 개시물의 일부 실시형태들에 따른, 도 8a에 예시된 3D 메모리 디바이스의 A-B 방향을 따르는 단면도를 예시한다.
도 9a는 본 개시물의 일부 실시형태들에 따른, 제조 프로세스의 다른 단계에서의 예시적인 3D 메모리 디바이스의 평면도를 예시한다.
도 9b는 본 개시물의 일부 실시형태들에 따른, 도 9a에 예시된 3D 메모리 디바이스의 A-B 방향을 따르는 단면도를 예시한다.
도 9c는 본 개시물의 일부 실시형태들에 따른, 도 9a에 예시된 3D 메모리 디바이스의 L-M 방향을 따르는 단면도를 예시한다.
도 9d는 본 개시물의 일부 실시형태들에 따른, 도 9a에 예시된 3D 메모리 디바이스의 C-D 방향을 따르는 단면도를 예시한다.
도 9e는 본 개시물의 일부 실시형태들에 따른, 도 9a에 예시된 3D 메모리 디바이스의 E-F 방향을 따르는 단면도를 예시한다.
도 10a는 본 개시물의 일부 실시형태들에 따른, 제조 프로세스의 다른 단계에서의 예시적인 3D 메모리 디바이스의 평면도를 예시한다.
도 10b는 본 개시물의 일부 실시형태들에 따른, 도 10a에 예시된 3D 메모리 디바이스의 A-B 방향을 따르는 단면도를 예시한다.
도 10c는 본 개시물의 일부 실시형태들에 따른, 도 10a에 도시된 3D 메모리 디바이스의 L-M 방향을 따르는 단면도를 예시한다.
도 10d는 본 개시물의 일부 실시형태들에 따른, 도 10a에 예시된 3D 메모리 디바이스의 C-D 방향을 따르는 단면도를 예시한다.
도 10e는 본 개시물의 일부 실시형태들에 따른, 도 10a에 예시된 3D 메모리 디바이스의 E-F 방향을 따르는 단면도를 예시한다.
도 11은 본 개시물의 일부 실시형태들에 따른, 제조 프로세스의 다른 단계에서의 예시적인 3D 메모리 디바이스의 평면도를 예시한다.
도 12는 본 개시물의 일부 실시형태들에 따른, 제조 프로세스의 다른 단계에서의 예시적인 3D 메모리 디바이스의 평면도를 예시한다.
도 13a는 본 개시물의 일부 실시형태들에 따른, 예시적인 초기 지지 구조의 확대도를 예시한다.
도 13b는 본 개시물의 일부 실시형태들에 따른, 예시적인 지지 구조의 확대도를 예시한다.
도 14a는 본 개시물의 일부 실시형태들에 따른, 슬릿 구조에 지지 구조를 갖는 3D 메모리 디바이스를 형성하기 위한 예시적인 제조 프로세스의 흐름도를 예시한다.
도 14b는 본 개시물의 일부 실시형태들에 따른, 슬릿 구조에 지지 구조를 갖는 3D 메모리 디바이스를 형성하기 위한 예시적인 다른 제조 프로세스의 흐름도를 예시한다.
본 개시물의 실시형태들은 첨부 도면을 참조하여 설명된다.
특정한 구성 및 배치구조가 논의되지만, 이는 설명의 목적으로만 행해진다는 점을 이해해야 한다. 당업자라면, 본 개시물의 정신 및 범위로부터 일탈함이 없이 다른 구성 및 배치구조가 사용될 수 있음을 인식할 것이다. 당업자에게는, 본 개시물이 다양한 다른 용례들에서도 이용될 수 있음이 자명할 것이다.
명세서에서 "일 실시형태(one embodiment)", "실시형태(an embodiment)", "예시적인 실시형태(an example embodiment)", "일부 실시형태들(some embodiments)" 등의 언급은 설명된 실시형태가 특정한 피처, 구조, 또는 특징을 포함할 수 있지만, 모든 실시형태가 반드시 특정한 피처, 구조, 또는 특징을 포함해야 하는 것은 아님을 나타낸다는 점에 유의한다. 또한, 이러한 문구은 반드시 동일한 실시형태를 지칭하는 것은 아니다. 또한, 특정한 피처, 구조 또는 특징이 실시형태와 관련되어 설명될 경우, 다른 실시형태들과 관련하여 그러한 피처, 구조 또는 특징에 영향을 미치는 것은 명시적으로 설명하지 않더라도 당업자의 지식 수준 내일 것이다.
일반적으로, 용어는 적어도 부분적으로 문맥에서의 용도로부터 이해될 수 있다. 예를 들어, 본 명세서에서 사용되는 바와 같은 "하나 이상(one or more)"이라는 용어는, 적어도 부분적으로 문맥에 따라, 임의의 피처, 구조, 또는 특징을 단수형의 의미로 설명하기 위해 사용될 수 있거나, 피처들, 구조들 또는 특징들의 조합을 복수형의 의미로 설명하기 위해 사용될 수 있다. 유사하게, 부정 관사 또는 정관사("a", "an", 또는 "the")와 같은 용어도, 적어도 부분적으로 문맥에 따라, 단수형의 용법을 전달하거나 복수형의 용법을 전달하는 것으로 이해될 수 있다. 또한, "~에 기초하여(based on)"와 같은 용어는 반드시 배타적인 요인들을 전달하려는 것이 아니라고 이해될 수 있으며, 대신, 적어도 부분적으로 문맥에 따라, 반드시 명시적으로 설명된 것은 아닌 추가적인 요인들의 존재도 허용할 수 있다.
본 명세서에서 사용되는 용어 "명목상의(nominal)/명목상으로(nominally)"는 제품 또는 프로세스의 설계 단계 동안 설정되는 컴포넌트 또는 프로세스 동작에 대한 원하는 또는 목표하는 특성 또는 파라미터의 값과 함께, 원하는 값보다 높은 및/또는 낮은 값들의 범위를 의미한다. 값들의 범위는 제조 프로세스에서의 약간의 편차 또는 공차에 기인할 수 있다. 본 명세서에서 사용되는 용어 "약(about)"은 대상 반도체 디바이스와 연관되는 특정 기술 노드에 따라 달라질 수 있는 정해진 수량의 값을 나타낸다. 특정 기술 노드에 기초하면, 용어 "약"은, 예를 들어, 해당 값의 10% 내지 30% 내에서 달라지는 정해진 수량의 값(예컨대, 해당 값의 ±10%, ±20%, 또는 ±30%)을 나타낼 수 있다.
본 명세서에서 사용되는 계단 구조는, 각각의 수평면이 해당 수평면의 제1 에지로부터 상향 연장되는 제1 수직면에 잇닿아 있는 한편, 해당 수평면의 제2 에지로부터 하향 연장되는 제2 수직면에 잇닿아 있도록 (예컨대, x-y 평면을 따르는) 적어도 2 개의 수평면 및 (예컨대, z 축선을 따르는) 적어도 2 개의 (예컨대, 제1 및 제2) 수직면을 포함하는 표면들의 세트를 의미한다. "단차(step)" 또는 "계단(staircase)"은 잇닿아 있는 표면들의 세트의 높이에 있어서의 수직 시프트를 의미한다. 본 개시물에 있어서, "계단"이라는 용어 및 "단차"라는 용어는 계단 구조의 한 단을 의미하며 혼용되어 사용된다. 본 개시물에 있어서, 수평 방향은 기판(예컨대, 그 위에 구조의 형성을 위한 제조 플랫폼을 제공하는 기판)의 상면과 평행한 방향(예컨대, x 축선 또는 y 축선)을 의미할 수 있으며, 수직 방향은 해당 구조의 상면에 수직한 방향(예컨대, z 축선)을 의미할 수 있다.
다양한 전자 제품에 널리 사용되는 NAND 플래시 메모리 디바이스는 비휘발성 경량이며, 전력 소모가 적고 성능이 우수하다. 현재, 평면 NAND 플래시 메모리 디바이스는 그 저장 한계에 도달했다. 저장 용량을 더욱 늘리고 비트당 저장 비용을 줄이기 위해, 3D NAND 메모리 디바이스가 제안되었다. 기존의 3D NAND 메모리 디바이스를 형성하는 프로세스는 종종 다음과 같은 동작들을 포함한다. 먼저, 복수의 인터리브된 희생층 및 절연층으로 이루어진 스택 구조를 기판 위에 형성한다. 스택 구조에서 연장되는 채널 홀을 형성한다. 채널 홀의 저부를 에칭하여 기판에 리세스를 형성한다. 선택적 에피택셜 성장에 의해 채널 홀의 저부에 에피택셜 부분을 형성한다. 에피택셜 부분에 도전적으로 연결되는 반도체 채널을 채널 홀에 형성한다. 희생층을 제거하고 도체층으로 대체할 수 있다. 도체층은 3D NAND 메모리 디바이스에서 워드 라인으로서 기능한다.
기존의 3D NAND 메모리 디바이스는 종종 복수의 메모리 블록을 포함한다. 인접한 메모리 블록들은 종종 어레이 공통 소스(ACS)가 형성되는 GLS에 의해 분리된다. 기존의 3D NAND 메모리 디바이스를 형성하는 제조 방법에 있어서는, GLS의 피처 크기가 변동에 민감하여 잠재적으로 3D NAND 메모리 디바이스의 성능에 영향을 미칠 수 있다.
본 개시물은 슬릿 구조(예컨대, GLS)에 지지 구조를 갖는 3D 메모리 디바이스(예컨대, 3D NAND 메모리 디바이스), 및 3D 메모리 디바이스를 형성하기 위한 방법을 제공한다. 3D 메모리 디바이스는 슬릿 구조를 소스 콘택트가 형성된 복수의 슬릿 개구로 분할하는 하나 이상의 지지 구조를 사용한다. 지지 구조는 인접한 메모리 블록들과 각각 접촉하여, 도체층/도체 부분 및 소스 콘택트의 형성 동안 3D 메모리 디바이스의 전체 구조에 대한 지지를 제공한다. 이후, 3D 메모리 디바이스는 제조 프로세스 동안 변형이나 손상에 덜 민감하다. 지지 구조 각각은 분할 구조 및 분할 구조 아래의 복수의 인터리브된 도체 부분 및 절연 부분을 포함한다. 분할 구조는 메모리 스택의 상부에서 인접한 메모리 블록들을 가로질러 연장되어 이들을 연결할 수 있고, 복수의 인터리브된 도체 부분 및 절연 부분은 제각기 인접한 메모리 블록들의 인터리브된 도체층 및 절연층에 접촉할 수 있다. 일부 실시형태들에 있어서, 지지 구조의 도체 부분들 및 인접한 메모리 블록들의 도체층들은 동일한 증착 프로세스에 의해 형성된다. 본 개시물의 구조 및 방법을 적용함으로써, 인접한 메모리 블록들은 슬릿 구조 및 소스 콘택트의 형성 동안 지지 구조를 통해 연결되고, 그에 따라 3D 메모리 디바이스가 제조 프로세스 동안 변형될 가능성이 적다. 슬릿 구조의 피처 크기는 변동에 덜 민감한다.
도 1a는 일부 실시형태들에 따른, 예시적인 3D 메모리 디바이스(150)의 평면도를 예시한다. 도 1b는 도 1a에 도시된 3D 메모리 디바이스(150)의 A-B 방향을 따르는 단면도를 예시한다. 도 1c는 도 1a에 도시된 3D 메모리 디바이스(150)의 C-D 방향을 따르는 단면도를 예시한다. 도 1a에 도시된 바와 같이, 3D 메모리 디바이스(150)는, 예컨대 y 방향을 따라 코어 영역(31)과 계단 영역(32)으로 분할될 수 있다. 코어 영역(31)에는 채널 구조 및 지지 기둥이 형성될 수 있다. 계단 영역(32)에는 계단 및 도체층과 외부 회로 사이의 전기 연결부(예컨대, 콘택트 플러그)가 형성될 수 있다. 코어 영역(31)은 x 방향을 따라 연장되는 하나 이상의, 예컨대 한 쌍의 제1 소스 영역(23)을 포함할 수 있다. 각각의 제1 소스 영역(23)에는 제1 소스 구조가 형성될 수 있다. 인접한 제1 소스 영역(23)들 사이에는, 복수의 채널 구조 및 메모리 셀이 형성된 채널 영역(41)이 위치될 수 있다. 일부 실시형태들에 있어서, 채널 영역(41)은 x 방향을 따라 연장되는 하나 이상의 제2 소스 영역(22)에 의해 복수의 블록 영역(21)으로 분할될 수 있다. 각각의 블록 영역(21)에는 메모리 블록이 형성되고, 각각의 제2 소스 영역(22)에는 제2 소스 구조가 형성될 수 있다.
도 1a 내지 도 1c에 도시된 바와 같이, 3D 메모리 디바이스(150)는 기판(100), 버퍼 산화물층(101), 및 버퍼 산화물층(101) 위의 스택 구조(11)를 포함할 수 있다. 블록 영역(21)에서, 스택 구조(11)는 버퍼 산화물층(101) 위에 인터리브된 복수의 도체층 및 복수의 절연층(104)을 포함할 수 있다. 일부 실시형태들에 있어서, 복수의 도체층은 복수의 상부 선택 도체층을 갖는 상부 도체층(129), 복수의 저부 선택 도체층을 갖는 저부 도체층(128), 및 상부 도체층(129)과 저부 도체층(128) 사이의 제어 도체층(127)을 포함할 수 있다. 스택 구조(11)는 또한 복수의 도체층(즉, 127 내지 129) 및 절연층(104)을 덮는 유전체 캡층(105)을 포함할 수 있다. 블록 영역(21)에서, 스택 구조(11)는 또한 수직 방향(예컨대, z 방향)을 따라 유전체 캡층(105)의 상면으로부터 기판(100) 내로 연장되는 복수의 채널 구조(140)를 포함할 수 있다. 각각의 채널 구조(140)는 저부 부분에서의 에피택셜 부분(115), 상부 부분에서의 드레인 구조(120), 및 에피택셜 부분(115)과 드레인 구조(120) 사이의 반도체 채널(119)을 포함할 수 있다. 반도체 채널(119)은 메모리 필름(116), 반도체층(117) 및 유전체 코어(118)를 포함할 수 있다. 에피택셜 부분(115)은 기판(100)에 접촉하여 도전적으로 연결될 수 있고, 반도체 채널(119)은 드레인 구조(120) 및 에피택셜 부분(115)에 접촉하여 도전적으로 연결될 수 있다. 복수의 메모리 셀은 반도체 채널(119) 및 제어 도체층(127)에 의해 형성될 수 있다. 계단 영역(32)에서, 스택 구조(11)는 절연체(130)에서 각각의 도체층(예컨대, 127, 128, 또는 129) 및 주변 회로(도시되지 않음)와 각각 접촉하는 복수의 콘택트 플러그(131)를 포함할 수 있다. 콘택트 플러그(131)는 연결된 도체층들에 워드 라인 전압을 인가할 수 있다.
제1 소스 구조는 코어 영역(31) 및 계단 영역(32)에서 x 방향을 따라 연장되도록 제1 소스 영역(23)에 형성될 수 있다. 제1 소스 구조는 절연 구조(137) 내의 소스 콘택트(126)를 포함할 수 있다. 제2 소스 구조는 코어 영역(31) 및 계단 영역(32)에서 x 방향을 따라 연장되도록 제2 소스 영역(22)에 형성될 수 있다. 제2 소스 구조는 각각의 절연 구조(136) 내에 각각 복수의 소스 콘택트(125)를 포함할 수 있다. (예컨대, 동일한 제2 소스 구조의) 하나의 제2 소스 영역(22)에 형성되는 소스 콘택트(125)들 및 각각의 절연 구조(136)는 x 방향을 따라 정렬될 수 있다. 제1 및 제2 소스 구조는 각각 스택 구조(11)를 통해 수직으로 연장되어 기판(100)에 접촉할 수 있으며, 기판(100)을 통해 메모리 셀들에 소스 전압을 인가할 수 있다. 3D 메모리 디바이스(150)는 x 방향을 따라 정렬되고 제2 소스 구조를 각각의 절연 구조(136)에서 각각 복수의 소스 콘택트(125)로 분할하는 하나 이상의 지지 구조(152)를 포함할 수 있다. 일부 실시형태들에 있어서, 지지 구조(152)는 인접한 메모리 블록들(또는 블록 영역(21)들)을 연결하는 분할 구조(112) 및 분할 구조(112) 아래의 인터리브된 복수의 도체 부분(예컨대, 127-0 및 128-0) 및 절연 부분(104-0)을 포함한다. 지지 구조(152)는 제2 소스 구조 및 도체층(예컨대, 127 내지 129)의 형성 동안 3D 메모리 디바이스(150)에 대한 지지를 제공할 수 있다. 일부 실시형태들에 있어서, 채널 영역(41)에는 제1 소스 구조 및 제2 소스 구조와 평행하게 연장되는 하나 이상의 절단 구조(111)가 형성될 수 있다. 절단 구조(111)는 상부 도체층(129)을 상부 선택 게이트 전극으로서 기능하는 복수의 상부 선택 도체층으로 분할할 수 있다.
기판(100)은 실리콘(예컨대, 단결정 실리콘), 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs), 게르마늄(Ge), 실리콘 온 인슐레이터(SOI), 게르마늄 온 인슐레이터(GOI), 또는 임의의 다른 적절한 재료를 포함할 수 있다. 일부 실시형태들에 있어서, 기판(100)은 연삭, 에칭, 화학적 기계적 연마(CMP), 또는 이들의 임의의 조합에 의해 박형화된 박형 기판(예컨대, 반도체층)이다. 일부 실시형태들에 있어서, 기판(100)은 실리콘을 포함한다.
채널 구조(140)들은 어레이를 형성할 수 있으며, 각각의 채널 구조는 기판(100) 위로 수직으로 연장될 수 있다. 채널 구조(140)는 각각 도체층(예컨대, 127, 128, 또는 129) 및 절연층(104)을 포함하는 복수의 쌍(본 명세서에서는 "도체층/절연층 쌍"으로 지칭됨)을 통해 연장될 수 있다. 일부 실시형태들에 있어서, 버퍼 산화물층(101)은 기판(100)과 스택 구조(11) 사이에 형성된다. 수평 방향(예컨대, x 방향 및/또는 y 방향)을 따르는 적어도 하나의 측면에서, 스택 구조(11)는 예컨대, 계단 영역(32)에 계단 구조를 포함할 수 있다. 스택 구조(11)의 도체층/절연층 쌍의 수(예컨대, 32, 64, 96, 또는 128)는 3D 메모리 디바이스(150)의 메모리 셀의 수를 결정한다. 일부 실시형태들에 있어서, 스택 구조(11)의 도체층(예컨대, 127 내지 129) 및 절연층(104)은 블록 영역(21)에서 수직 방향을 따라 교대로 배치된다. 도체층(예컨대, 127 내지 129)은, 제한되는 것은 아니지만, 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 폴리실리콘, 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하는 전도성 재료를 포함할 수 있다. 절연층(104)은, 제한되는 것은 아니지만, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하는 유전체 재료를 포함할 수 있다. 일부 실시형태들에 있어서, 버퍼 산화물층(101) 및 유전체 캡층(105)은 각각 실리콘 산화물과 같은 유전체 재료를 포함한다. 일부 실시형태들에 있어서, 상부 도체층(129)은 상부 선택 게이트 전극으로서 기능하는 복수의 상부 선택 도체층을 포함한다. 제어 도체층(127)은 선택 게이트 전극으로서 기능할 수 있으며, 교차하는 채널 구조(140)를 갖는 메모리 셀을 형성할 수 있다. 일부 실시형태들에 있어서, 저부 도체층(128)은 저부 선택 게이트 전극으로서 기능하는 복수의 저부 선택 도체층을 포함한다. 상부 선택 게이트 전극 및 저부 선택 게이트 전극에는 제각기 원하는 메모리 블록/핑거/페이지를 선택하기 위해 원하는 전압이 인가될 수 있다.
도 1b에 도시된 바와 같이, 채널 구조(140)는 스택 구조(11)를 통해 수직으로 연장되는 반도체 채널(119)을 포함할 수 있다. 반도체 채널(119)은 채널-형성 구조, 예컨대, 반도체 재료(예컨대, 반도체층(117)으로서) 및 유전체 재료(예컨대, 메모리 필름(116)으로서)로 채워진 채널 홀을 포함할 수 있다. 일부 실시형태들에 있어서, 반도체층(117)은 비정질 실리콘, 폴리실리콘, 또는 단결정 실리콘과 같은 실리콘을 포함한다. 일부 실시형태들에 있어서, 메모리 필름(116)은 터널링층, 메모리층("전하 트랩층"이라고도 함), 및 차단층을 포함하는 복합층이다. 반도체 채널(119)의 채널 홀의 나머지 공간은 실리콘 산화물과 같은 유전체 재료를 포함하는 유전체 코어(118)로 부분적으로 또는 완전히 채워질 수 있다. 반도체 채널(119)은 실린더 형상(예컨대, 기둥 형상)을 가질 수 있다. 일부 실시형태들에 따르면, 유전체 코어(118), 반도체층(117), 터널링층, 메모리층 및 차단층은 기둥의 중심에서 외부면을 향해 이 순서로 방사상으로 배치된다. 터널링층은 실리콘 산화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함할 수 있다. 메모리층은 실리콘 질화물, 실리콘 산질화물, 실리콘, 또는 이들의 임의의 조합을 포함할 수 있다. 차단층은 실리콘 산화물, 실리콘 산질화물, 고유전율(high-k) 유전체, 또는 이들의 임의의 조합을 포함할 수 있다. 일 실시예에 있어서, 메모리층은 실리콘 산화물/실리콘 산질화물(또는 실리콘 질화물)/실리콘 산화물(ONO)의 복합층을 포함할 수 있다.
일부 실시형태들에 있어서, 채널 구조(140)는 채널 구조(140)의 하부에(예컨대, 저부의 하단부에) 에피택셜 부분(115)(예컨대, 반도체 플러그)을 더 포함한다. 본 명세서에 사용된 바와 같이, 기판(100)이 3D 메모리 디바이스(150)의 가장 낮은 평면에 위치될 때, 구성요소(예컨대, 채널 구조(140))의 "상단부(upper end)"는 수직 방향으로 기판(100)으로부터 더 멀리 떨어진 단부이고, 구성요소(예컨대, 채널 구조(140))의 "하단부(lower end)"는 수직 방향으로 기판(100)에 더 가까운 단부이다. 에피택셜 부분(115)은 임의의 적절한 방향으로 기판(100)으로부터 에피택셜 성장된 실리콘과 같은 반도체 재료를 포함할 수 있다. 일부 실시형태들에 있어서, 에피택셜 부분(115)은 기판(100)과 동일한 재료인 단결정 실리콘을 포함하는 것으로 이해된다. 다시 말해서, 에피택셜 부분(115)은 기판(100)으로부터 성장된 에피택셜 성장 반도체층을 포함할 수 있다. 에피택셜 부분(115)은 기판(100)과 상이한 재료를 포함할 수도 있다. 일부 실시형태들에 있어서, 에피택셜 부분(115)은 실리콘, 게르마늄, 및 실리콘 게르마늄 중 적어도 하나를 포함한다. 일부 실시형태들에 있어서, 에피택셜 부분(115)의 일부는 기판(100)의 상면보다 위에서 반도체 채널(119)과 접촉한다. 에피택셜 부분(115)은 반도체 채널(119)에 도전적으로 연결될 수 있다. 일부 실시형태들에 있어서, 에피택셜 부분(115)의 상면은 저부 절연층(104)(예컨대, 스택 구조(11)의 저부에 있는 절연층)의 상면과 저면 사이에 위치된다.
일부 실시형태들에 있어서, 채널 구조(140)는 채널 구조(140)의 상부(예컨대, 상단부)에 드레인 구조(120)(예컨대, 채널 플러그)를 더 포함한다. 드레인 구조(120)는 반도체 채널(119)의 상단부와 접촉할 수 있으며 반도체 채널(119)에 도전적으로 연결될 수 있다. 드레인 구조(120)는 반도체 재료(예컨대, 폴리실리콘) 또는 전도성 재료(예컨대, 금속)를 포함할 수 있다. 일부 실시형태들에 있어서, 드레인 구조는 접착층으로서의 Ti/TiN 또는 Ta/TaN 및 도체 재료로서의 텅스텐으로 채워진 개구를 포함한다. 드레인 구조(120)는, 3D 메모리 디바이스(150)의 제조 동안 반도체 채널(119)의 상단부를 덮음으로써, 반도체 채널(119)에 채워진 실리콘 산화물 및 실리콘 질화물과 같은 유전체의 에칭을 방지하기 위한 에칭 정지층으로서 기능할 수 있다.
도 1a에 도시된 바와 같이, 제1 소스 영역(23) 및 제2 소스 영역(22)은 채널 영역(41)을 복수의 블록 영역(21)으로 분할할 수 있으며, 블록 영역은 하나 이상의 절단 구조(111)에 의해 복수의 메모리 핑거를 형성하도록 더 분할될 수 있다. 복수의 채널 구조(140)(예컨대, 메모리 셀)는 각각의 메모리 블록/핑거에 형성될 수 있다. 일부 실시형태들에 있어서, 제1 소스 영역(23), 제2 소스 영역(22), 및 절단 구조(111)는 x 방향을 따라 연장될 수 있다. 일부 실시형태들에 있어서, 절단 구조(111)는 채널 영역(41)에서 x 방향을 따라 연장될 수 있고, 제1 및 제2 소스 영역(23, 22)은 코어 영역(31) 및 계단 영역(32)에서 측방향으로 연장될 수 있다. 블록 영역(21)(즉, 메모리 블록)에서 절단 구조(111)의 수는 0 개 내지 n 개일 수 있으며, n은 적절한 양의 정수이다. n의 수는 3D 메모리 디바이스(150)의 설계 및/또는 제조에 기초하여 결정되어야 하며, 본 개시물의 실시형태들에 의해 제한되지 않아야 한다. 예시의 목적으로, 본 개시물에서는 n이 1이다.
일부 실시형태들에 있어서, 절단 구조(111)는 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 하나 이상과 같은 적절한 유전체 재료를 포함하고, 각각의 블록 영역(21)(또는 메모리 블록)을 한 쌍의 메모리 핑거로 분할한다. 구체적으로, 절단 구조(111)는 상부 절연층(104)(즉, 상부 도체층(129) 아래의 절연층(104)) 내로 수직으로(예컨대, z 방향을 따라) 연장될 수 있다. 일부 실시형태들에 있어서, 절단 구조(111)의 저면은 상부 절연층(104)의 상면과 저면 사이에 있다. 일부 실시형태들에 있어서, 절단 구조(111)는 상부 도체층(129)을 복수의 상부 선택 도체층으로 분할한다. 원하는 메모리 핑거/페이지/블록을 선택하기 위해 하나 이상의 상부 선택 도체층에 전압이 인가될 수 있다.
일부 실시형태들에 있어서, 제1 소스 구조는 x 방향을 따라 연장되는 절연 구조(137) 내의 소스 콘택트(126)를 포함한다. 소스 콘택트(126)는 메모리 셀에 소스 전압을 인가하기 위해 기판(100)과 접촉하여 전도성 연결을 형성할 수 있다. 일부 실시형태들에 있어서, 소스 콘택트(126)는 폴리실리콘, 실리사이드, 게르마늄, 실리콘 게르마늄, 구리, 알루미늄, 코발트, 및 텅스텐 중 하나 이상을 포함한다. 일부 실시형태들에 있어서, 절연 구조(137)는 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 하나 이상을 포함한다. 일부 실시형태들에 있어서, 절연체(130)는 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물과 같은 적절한 유전체 재료를 포함한다. 일부 실시형태들에 있어서, 콘택트 플러그(131)들은 각각 도체층(예컨대, 127, 128, 또는 129)과 접촉하고 이에 도전적으로 연결된다. 콘택트 플러그(131)는 폴리실리콘, 실리사이드, 게르마늄, 실리콘 게르마늄, 구리, 알루미늄, 코발트 및 텅스텐 중 하나 이상을 포함할 수 있다.
일부 실시형태들에 있어서, 제2 소스 구조는 각각의 절연 구조(136) 내의 복수의 소스 콘택트(125)를 각각 포함한다. 소스 콘택트(125) 및 절연 구조(136)의 재료는 소스 콘택트(126) 및 절연 구조(137)와 유사 또는 동일할 수 있으므로, 여기서는 설명을 반복하지 않는다. 적어도 하나의 지지 구조(152)는 한 쌍의 소스 콘택트(125)(및 한 쌍의 절연 구조(136)) 사이에 형성될 수 있으며, 인접한 블록 영역(21)(또는 메모리 블록)과 접촉할 수 있다. 도 1b 및 도 1c에 도시된 바와 같이, 지지 구조(152)는 분할 구조(112)와 분할 구조(112) 아래의 인터리브된 복수의 도체 부분(예컨대, 127-0 및 128-0) 및 절연 부분(104-0)을 포함할 수 있다. 도체 부분(예컨대, 127-0 및 128-0) 및 절연 부분(104-0)은 제각기 y 방향을 따라 인접한 블록 영역(21)들(또는 메모리 블록들)에서 동일한 레벨의 도체층(예컨대, 127 및 128) 및 절연층(104)과 접촉(예컨대, 연결)될 수 있다. 일부 실시형태들에 있어서, 도체 부분(예컨대, 127-0 및 128-0) 및 절연 부분(104-0)은 x 방향을 따라 각각의 제2 소스 영역(22)에서 임의의 블록 영역(21)(또는 메모리 블록)의 도체층(예컨대, 127 및 128) 및 절연층(104)으로부터 분리된다. 일부 실시형태들에 있어서, 3D 메모리 디바이스(150)는 제2 소스 구조를 각각의 절연 구조(136)에서 각각 복수의 소스 콘택트(125)로 분할하기 위해 x 방향을 따라 정렬되는 복수의 지지 구조(152)를 포함한다. 도 1a 내지 도 1c에 도시된 바와 같이, 복수의 지지 구조(152)는 제2 소스 구조를 x 방향을 따라 복수의 분리된 소스 콘택트(125) 및 절연 구조(136)로 분할할 수 있다. 또한, 복수의 지지 구조(152)는 y 방향을 따라 인접한 블록 영역(21)들의 도체층(예컨대, 127 및 128) 및 절연층(104)을 연결할 수 있다. 일부 실시형태들에 있어서, 지지 구조(152)는 채널 영역(41)에 형성될 수 있다.
일부 실시형태들에 있어서, 분할 구조(112)는, 충분한 강성 및 강도를 갖고 제2 소스 구조의 형성 전에 슬릿 구조의 형성을 위한 에칭 마스크로서 사용될 수 있는 적절한 재료를 포함한다. 분할 구조(112)의 재료는 도체층(예컨대, 127 내지 129) 및 도체 부분(예컨대, 127-0 및 128-0)의 형성을 위한 게이트 대체 프로세스를 또한 지속할 수 있다. 일부 실시형태들에 있어서, 분할 구조(112)는 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물 중 하나 이상을 포함한다. 일부 실시형태들에 있어서, 분할 구조(112) 및 절단 구조(111)는 동일한 재료, 예컨대, 실리콘 산화물을 포함할 수 있다. 일부 실시형태들에 있어서, 도체 부분(예컨대, 127-0 및 128-0) 및 절연 부분(104-0)은 인접한 블록 영역(21)들(또는 메모리 블록들)에서 동일한 레벨의 각각의 도체층(예컨대, 127 및 128) 및 절연층(104)과 동일한 재료를 포함할 수 있다. 일부 실시형태들에 있어서, 분할 구조(112)의 저면은 상부 절연층(104)의 상면과 저면 사이에 있다. 일부 실시형태들에 있어서, 분할 구조(112)의 깊이 및 절단 구조(111)의 깊이는 z 축선을 따라, 예컨대 유전체 캡층(145)의 상면으로부터 상부 절연층(104)에서의 동일한 레벨까지, 동일할 수 있다.
y 방향을 따르는 분할 구조(112)의 폭은 y 방향을 따르는 제2 소스 구조의 폭 이상이다. 도 13b는 분할 구조(112), 인접한 소스 콘택트(125)들, 및 인접한 절연 구조(136)들의 확대 평면도(1320)를 예시한다. 도 13b에 도시된 바와 같이, y 방향을 따르는 분할 구조(112)의 폭(d2)은 y 방향을 따르는 제2 소스 구조(또는 절연 구조(136))의 폭(d1) 이상이다. 일부 실시형태들에 있어서는, d2가 d1보다 크다. 일부 실시형태들에 있어서, d2가 d1 이상이면, 지지 구조(152)(또는 인터리브된 도체 부분(예컨대, 127-0 및 128-0) 및 절연 부분(104-0))가 인접한 메모리 블록들로부터 분리되는 것이 방지된다. 세부 내용을 다음과 같이 설명한다.
3D 메모리 디바이스(150)는 모놀리식 3D 메모리 디바이스의 일부일 수 있다. "모놀리식(monolithic)"이라는 용어는 3D 메모리 디바이스의 구성요소들(예컨대, 주변 장치 및 메모리 어레이 장치)이 단일 기판에 형성된다는 것을 의미한다. 모놀리식 3D 메모리 디바이스의 경우, 주변 장치 처리 및 메모리 어레이 장치 처리의 회선(convolution)으로 인해 제조에 추가적인 제한이 발생한다. 예를 들어, 메모리 어레이 장치(예컨대, NAND 채널 구조)의 제조는 동일한 기판 상에 형성되었거나 또는 형성될 주변 장치들과 연관되는 열처리 비용에 의해 제약을 받는다.
대안으로서, 3D 메모리 디바이스(150)는 구성요소들(예컨대, 주변 장치 및 메모리 어레이 장치)이 서로 다른 기판에 별도로 형성되고 나서, 예를 들어, 대면(face-to-face) 방식으로 본딩될 수 있는 비-모놀리식 3D 메모리 디바이스의 일부일 수 있다. 일부 실시형태들에 있어서, 메모리 어레이 장치 기판(예컨대, 기판(100))은 본딩된 비-모놀리식 3D 메모리 디바이스의 기판으로서 유지되고, 주변 장치(예컨대, 페이지 버퍼, 디코더, 및 래치와 같이, 3D 메모리 디바이스(150)의 동작을 용이하게 하는 데 사용되는 임의의 적절한 디지털, 아날로그 및/또는 혼합 신호 주변 회로를 포함하지만, 도시되지는 않음)는 하이브리드 본딩을 위해 메모리 어레이 장치(예컨대, NAND 메모리 스트링)를 향해 플립되어 아래를 향하게 된다. 일부 실시형태들에 있어서, 메모리 어레이 장치 기판(예컨대, 기판(100))은 하이브리드 본딩을 위해 주변 장치(도시되지 않음)를 향해 플립되어 아래를 향하므로, 본딩된 비-모놀리식 3D 메모리 디바이스에서는 메모리 어레이 장치가 주변 장치의 위에 있다. 메모리 어레이 장치 기판(예컨대, 기판(100))은 박형 기판(이는 본딩된 비-모놀리식 3D 메모리 디바이스의 기판은 아님)일 수 있고, 비-모놀리식 3D 메모리 디바이스의 BEOL(back-end-of-line) 상호연결부는 박형 메모리 어레이 장치 기판의 후면에 형성될 수 있다.
일부 실시형태들에 따르면, 도 2 내지 도 4, 도 7, 및 도 9 내지 도 12는 3D 메모리 디바이스(150)를 형성하는 제조 프로세스를 예시하고, 도 14a는 제조 프로세스의 흐름도(1400)를 예시한다.
프로세스 초기에, 인터리브된 복수의 초기 절연층 및 복수의 초기 희생층으로 이루어진 스택 구조를 형성한다(동작 1402). 도 2a 내지 도 2d는 상응하는 구조(200)를 예시한다.
도 2a 내지 도 2d에 도시된 바와 같이, 인터리브된 초기 절연층(104i) 및 초기 희생층(103i)으로 이루어진 유전체 스택을 갖는 스택 구조(11)가 기판(100) 위에 형성된다. 초기 희생층(103i)은 제어 도체층(127)의 후속 형성에 사용될 수 있다. 스택 구조(11)는 또한 제각기 상부 도체층(129) 및 저부 도체층(128)의 후속 형성을 위한 상부 초기 희생층(106i) 및 저부 초기 희생층(105i)을 포함할 수 있다. 일부 실시형태들에 있어서, 스택 구조(11)는 초기 희생층(예컨대, 103i, 105i, 및 106i) 및 초기 절연층(104i) 위에 유전체 캡층(145)을 포함한다. 3D 메모리 디바이스(150)는 채널 구조(140) 및 지지 기둥(도시되지 않음)을 형성하기 위한 코어 영역(31), 및 계단 및 계단 상의 콘택트 플러그(예컨대, 131)를 형성하기 위한 계단 영역(32)을 포함할 수 있다. 코어 영역(31)은 채널 구조(140)를 형성하기 위한 채널 영역(41)을 포함할 수 있다. 일부 실시형태들에 있어서, 채널 영역(41)은 제1 소스 영역(23)들 사이에 있을 수 있다. 하나 이상의 제2 소스 영역(22)이 제1 소스 영역(23)들 사이에 후속 형성될 수 있고, 블록 영역(21)들은 각각 제1 소스 영역(23)과 제2 소스 영역(22) 사이 또는 제2 소스 영역(22)들 사이에 위치될 수 있다.
스택 구조(11)는 도 2d에 도시된 바와 같이, 계단 구조를 가질 수 있다. 계단 구조는 에칭 마스크, 예컨대 재료 스택 위에 패터닝된 PR 층을 사용하여 인터리브된 복수의 희생 재료층 및 절연 재료층을 포함하는 재료 스택을 반복적으로 에칭함으로써 형성될 수 있다. 인터리브된 희생 재료층 및 절연 재료층은 원하는 층 수에 도달할 때까지 버퍼 산화물층(101) 위에 희생 재료로 이루어진 층 및 절연 재료로 이루어진 층을 교대로 증착함으로써 형성될 수 있다. 일부 실시형태들에 있어서, 희생 재료층이 버퍼 산화물층(101) 위에 증착되고, 절연 재료층이 희생 재료층 위에 증착되는 등이다. 희생 재료층 및 절연 재료층은 동일한 또는 상이한 두께를 가질 수 있다. 일부 실시형태들에 있어서, 희생 재료층 및 하위의 절연 재료층은 유전체 쌍(107)으로 지칭된다. 일부 실시형태들에 있어서, 하나 이상의 유전체 쌍(107)은 하나의 층/계단을 형성할 수 있다. 계단 구조의 형성 동안, PR 층이 트리밍되고(예컨대, 재료 스택의 경계로부터, 종종 모든 방향으로부터 내측으로 점진적으로 에칭됨), 재료 스택의 노출된 부분을 에칭하기 위한 에칭 마스크로 사용된다. 트리밍된 PR의 양은 계단의 치수와 직접적으로 관련될 수 있다(예컨대, 결정자). PR 층의 트리밍은 적절한 에칭, 예컨대 습식 에칭과 같은 등방성 건식 에칭을 사용하여 얻어질 수 있다. 계단 구조의 형성을 위해 하나 이상의 PR 층이 연속적으로 형성 및 트리밍될 수 있다. 각각의 유전체 쌍(107)은, PR 층의 트리밍 이후에, 적절한 에칭제를 사용해서 에칭되어 희생 재료층 및 하위의 절연 재료층의 부분을 제거할 수 있다. 에칭된 희생 재료층 및 절연 재료층은 초기 희생층(예컨대, 103i, 105i, 및 106i) 및 초기 절연층(104i)을 형성할 수 있다. 이후, PR 층이 제거될 수 있다.
절연 재료층 및 희생 재료층은 후속 게이트 대체 프로세스 동안 상이한 에칭 선택도를 가질 수 있다. 일부 실시형태들에 있어서, 절연 재료층 및 희생 재료층은 상이한 재료를 포함한다. 일부 실시형태들에 있어서, 절연 재료층은 실리콘 산화물을 포함하고, 절연 재료층의 증착은 화학 기상 증착(CVD), 원자층 증착(ALD), 물리 기상 증착(PVD), 및 스퍼터링 중 하나 이상을 포함한다. 일부 실시형태들에 있어서, 희생 재료층은 실리콘 질화물을 포함하고, 절연 재료층의 증착은 CVD, PVD, ALD, 및 스퍼터링 중 하나 이상을 포함한다. 일부 실시형태들에 있어서, 희생 재료층 및 절연 재료층의 에칭은 하나 이상의 적절한 이방성 에칭 프로세스, 예컨대 건식 에칭을 포함한다.
도 14a를 다시 참조하면, 복수의 지지 개구가 측방향을 따라 정렬되도록 형성되고, 지지 개구의 길이는 소스 구조의 길이보다 짧다(동작 1404). 선택적으로, 측방향을 따라 연장되는 절단 개구가 형성된다. 도 3a 내지 도 3d는 상응하는 구조(300)를 예시한다.
도 3a 내지 도 3d에 도시된 바와 같이, 적어도 하나의 지지 개구(109)가 제2 소스 영역(22)에 형성된다. 일부 실시형태들에 있어서, 복수의 지지 개구(109)가 x 방향을 따라 서로 분리되는 각각의 제2 소스 영역(22)에 형성된다. x 방향을 따르는 지지 개구(109)의 길이는 형성될 제2 소스 구조의 길이(또는 제2 소스 영역(22) 또는 제2 소스 구조가 형성된 슬릿 구조의 길이)보다 짧을 수 있다. 복수의 지지 개구(109)는 동일한 또는 상이한 치수를 가질 수 있다. 일부 실시형태들에 있어서, 복수의 지지 개구(109)는 x-y 평면을 따라 동일한 형상 및 치수를 가질 수 있고, z 방향을 따라 동일한 깊이를 가질 수 있다. y 방향을 따르는 지지 개구(109)의 폭은 제2 소스 영역(22)의 폭 이상일 수 있다. 일부 실시형태들에 있어서, 지지 개구(109)의 저면은 상부 초기 절연층(104i)(예컨대, 상부 초기 희생층(106i) 아래의 초기 절연층(104i))의 상면과 저면 사이에 있을 수 있다. 적절한 패터닝 프로세스, 예컨대 건식 에칭 및/또는 습식 에칭과 같은 에칭 프로세스를 수행하여 지지 개구(109)를 형성할 수 있다.
일부 실시형태들에 있어서, 지지 개구(110)를 형성하는 동일한 패터닝/에칭 프로세스에 의해 x 방향을 따라 연장되는 하나 이상의 절단 개구(108)가 형성될 수 있다. x 방향을 따르는 절단 개구(108)의 길이는 x 방향을 따르는 채널 영역(41)(예컨대, 또는 코어 영역(31))의 길이와 동일할 수 있다. 하나 이상의 절단 개구(108)는, 예컨대 메모리 블록에 형성될 메모리 핑거의 수에 따라, 하나의 블록 영역(21)에 형성될 수 있다. 일부 실시형태들에 있어서, 절단 개구(108)의 저면은 상부 초기 절연층(104i)(예컨대, 상부 초기 희생층(106i) 아래의 초기 절연층(104i))의 상면과 저면 사이에 있을 수 있다. 일부 실시형태들에 있어서, 지지 개구(109)의 깊이는 수직 방향을 따르는 절단 개구(108)의 깊이와 동일하며, 예컨대 지지 개구(109) 및 절단 개구(108)의 저면들은 상부 초기 절연층(104i)과 동일한 레벨에 있다.
도 14a를 다시 참조하면, 지지 개구는 유전체 재료로 채워져 인접한 블록 영역들을 연결하는 분할 구조를 형성한다(동작 1406). 선택적으로, 임의의 절단 개구는 유전체 재료로 채워져 각각의 블록 영역에 절단 구조를 형성한다. 도 4a 내지 도 4d는 상응하는 구조(400)를 예시한다.
도 4a 내지 도 4d에 도시된 바와 같이, 지지 개구(109)는 분할 구조(112)를 형성하기 위해 적절한 재료로 채워질 수 있다. 분할 구조(112)는 제2 소스 구조의 형성 전에 슬릿 구조의 형성을 위한 에칭 마스크로서 기능하기에 충분한 강성 및 강도를 가질 수 있다. 또한, 분할 구조(112)는 도체층(예컨대, 127 내지 129) 및 도체 부분(예컨대, 127-0 및 128-0)의 형성을 위한 게이트 대체 프로세스를 지속할 수 있다. 일부 실시형태들에 있어서, 분할 구조(112)는 희생층과 상이한 재료를 포함할 수 있으므로, 분할 구조(112)는 희생층이 에칭 제거되는 게이트 대체 프로세스 동안 거의 또는 전혀 손상되지 않는다. 일부 실시형태들에 있어서, 분할 구조(112)는 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물 중 하나 이상을 포함한다. 분할 구조(112)는 CVD, ALD, PVD, 스퍼터링, 또는 이들의 조합과 같은 적절한 증착 프로세스에 의해 증착될 수 있다. 선택적으로, 절단 개구(108)들은 동일한 증착 프로세스를 사용하여 지지 개구(109)를 채우는 동일한 재료로 채워질 수 있다. x 방향을 따라 연장되는 절단 구조(111)가 형성될 수 있다.
도 14a를 다시 참조하면, 복수의 채널 구조가 형성된다(동작 1408). 도 7a 및 도 7b는 상응하는 구조(700)를 예시한다.
도 7a 및 도 7b에 도시된 바와 같이, 채널 영역(41), 예컨대 각각의 블록 영역(21)에 복수의 채널 구조(140)가 형성될 수 있다. 스택 구조(11)를 통해 수직으로 연장되는 복수의 채널 홀이 형성될 수 있다. 일부 실시형태들에 있어서, 인터리브된 초기 희생층(103i, 105i, 및 106i) 및 초기 절연층(104i)을 통해 복수의 채널 홀이 형성된다. 복수의 채널 홀은 스택 구조(11)의 부분을 제거하여 기판(100)을 노출시키기 위해, 패터닝된 PR 층과 같은 에칭 마스크를 사용하여 이방성 에칭 프로세스를 수행함으로써 형성될 수 있다. 일부 실시형태들에 있어서, 적어도 하나의 채널 홀은 y 방향을 따라 분할 구조(112)의 각 측면에 형성된다. 일부 실시형태들에 있어서, 각각의 블록 영역(21)에 복수의 채널 홀이 형성된다. 기판(100) 위로 채널 홀을 형성하는 것과 동일한 에칭 프로세스 및/또는 별도의 리세스 에칭 프로세스에 의해 각각의 채널 홀의 저부에 리세스 영역을 형성하여 기판(100)의 상부를 노출시킬 수 있다. 일부 실시형태들에 있어서, 반도체 플러그는 각각의 채널 홀의 저부에, 예컨대 리세스 영역 위에 형성된다. 반도체 플러그는 에피택셜 성장 프로세스 및/또는 증착 프로세스에 의해 형성될 수 있다. 일부 실시형태들에 있어서, 반도체 플러그는 에피택셜 성장에 의해 형성되고 에피택셜 부분(115)으로 지칭된다. 선택적으로, 리세스 에칭(예컨대, 건식 에칭 및/또는 습식 에칭)은 채널 홀의 측벽 상의 과잉 반도체 재료를 제거하거나 및/또는 원하는 위치에서 에피택셜 부분(115)의 상면을 제어하기 위해 수행될 수 있다. 일부 실시형태들에 있어서, 에피택셜 부분(115)의 상면은 저부 초기 절연층(104i)의 상면과 저면 사이에 위치된다.
일부 실시형태들에 있어서, 채널 홀은 적절한 에칭 프로세스, 예컨대 이방성 에칭 프로세스(예컨대, 건식 에칭) 및/또는 등방성 에칭 프로세스(습식 에칭)를 수행함으로써 형성된다. 일부 실시형태들에 있어서, 에피택셜 부분(115)은 기판(100)으로부터 에피택셜 성장함으로써 형성된 단결정 실리콘을 포함한다. 일부 실시형태들에 있어서, 에피택셜 부분(115)은 증착 프로세스에 의해 형성되는 폴리실리콘을 포함한다. 에피택셜 성장된 에피택셜 부분(115)의 형성은 기상 에피택시(VPE), 액상 에피택시(LPE), 분자빔 에피택시(MPE), 또는 이들의 임의의 조합을 포함할 수 있지만, 이들로 제한되는 것은 아니다. 증착된 에피택셜 부분(115)의 형성은 CVD, PVD, 및/또는 ALD를 포함할 수 있지만, 이들로 제한되는 것은 아니다.
일부 실시형태들에 있어서, 반도체 채널(119)은 채널 홀에서 에피택셜 부분(115) 위에 형성되고 접촉한다. 반도체 채널은 메모리 필름(116)(예컨대, 차단층, 메모리층, 및 터널링층을 포함함), 에피택셜 부분(115) 위에 형성되고 이에 연결되는 반도체층(117), 및 채널 홀의 나머지 부분을 채우는 유전체 코어(118)를 갖는 채널-형성 구조를 포함할 수 있다. 일부 실시형태들에 있어서, 메모리 필름(116)이 먼저 채널 홀의 측벽 및 에피택셜 부분(115)의 상면을 덮도록 증착되고, 이어서 반도체층(117)이 메모리 필름(116) 위에 그리고 에피택셜 부분(115) 위로 증착된다. 차단층, 메모리층, 및 터널링층은 ALD, CVD, PVD, 임의의 다른 적절한 프로세스, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여 이 순서로 후속 증착되어 메모리 필름(116)을 형성할 수 있다. 이후, 반도체층(117)이 ALD, CVD, PVD, 임의의 다른 적절한 프로세스, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여 터널링층에 증착될 수 있다. 일부 실시형태들에 있어서, 유전체 코어(118)는 반도체층(117)의 증착 후에 실리콘 산화물과 같은 유전체 재료를 증착함으로써 채널 홀의 나머지 공간에 채워진다.
일부 실시형태들에 있어서, 드레인 구조(120)는 각각의 채널 홀의 상부에 형성된다. 일부 실시형태들에 있어서, 스택 구조(11)의 상면 및 각 채널 홀의 상부에 있는 메모리 필름(116), 반도체층(117), 및 유전체 코어(118)의 부분은 CMP, 연삭, 습식 에칭, 및/또는 건식 에칭에 의해 제거되어, 반도체 채널의 상면이 유전체 캡층(105)의 상면과 저면 사이에 있을 수 있도록 채널 홀의 상부에 리세스를 형성할 수 있다. 이어서, CVD, PVD, ALD, 전기도금, 무전해 도금, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스에 의해 금속과 같은 전도성 재료를 리세스 내로 증착함으로써 드레인 구조(120)가 형성될 수 있다. 이로써, 채널 구조(140)가 형성된다. 후속하여 반도체 채널(119)과 제어 도체층(127)의 교차에 의해 복수의 메모리 셀이 형성될 수 있다. 선택적으로, 평탄화 프로세스, 예컨대 건식/습식 에칭 및/또는 CMP를 수행하여 스택 구조(11)의 상면에서 임의의 과잉 재료를 제거한다.
도 14a를 다시 참조하면, 복수의 분할 구조를 에칭 마스크로서 사용하여 복수의 분할 구조에 의해 분할되는 복수의 슬릿 개구를 갖는 슬릿 구조를 형성할 수 있다(동작 1410). 도 9a 내지 도 9e는 상응하는 구조(900)를 예시한다.
도 9a 내지 도 9e에 도시된 바와 같이, x 방향을 따라 연장되는 제2 소스 영역(22)에 복수의 슬릿 개구를 갖는 슬릿 구조(123)가 형성될 수 있다. x 방향을 따르는 인접한 슬릿 개구들은 분할 구조(112) 및 분할 구조(112)에 의해 덮인 그 아래의 스택 구조(11)의 나머지 부분에 의해 분리될 수 있다. 슬릿 개구는 스택 구조(11)를 통해 수직으로 연장되어 기판(100)을 노출시킬 수 있다. 패터닝된/에칭된 초기 희생층은 블록 영역(21)에 복수의 희생층 및 분할 구조(112)에 의해 덮인 그 아래의 복수의 희생 부분을 형성한다. 각각의 희생 부분은 y 방향을 따라 인접한 블록 영역(21)들에서 동일한 레벨의 희생층들과 접촉, 예컨대 연결될 수 있다. 패터닝된/에칭된 초기 절연층은 블록 영역(21)에 복수의 절연층(104) 및 분할 구조(112)에 의해 덮인 그 아래의 복수의 절연 부분(104-0)을 형성한다. 각각의 절연 부분(104-0)은 y 방향을 따라 인접한 블록 영역(21)들에서 동일한 레벨의 절연층(104)들과 접촉, 예컨대 연결될 수 있다. 각각의 분할 구조(112) 아래에서 기판(100)까지 연장되는 복수의 절연 부분(104-0) 및 복수의 희생 부분은 서로 인터리브될 수 있다.
y 방향을 따르는 분할 구조(112)의 폭은 y 방향을 따르는 각각의 슬릿 구조(123)(예컨대, 인접한 슬릿 개구들)의 폭 이상일 수 있다. 도 13a는 분할 구조(112) 및 인접한 슬릿 개구들의 확대 평면도(1310)를 예시한다. 도 13a에 도시된 바와 같이, y 방향을 따르는 분할 구조(112)의 폭(d2)은 y 방향을 따르는 슬릿 구조(123)의 폭(d1) 이상이다. 일부 실시형태들에 있어서는, d2가 d1보다 크다. 일부 실시형태들에 있어서, d2가 d1 이상이면, 슬릿 구조(123)의 형성 동안 인터리브된 희생 부분 및 절연 부분(104-0)이 인접한 블록 영역(21)들로부터 분리되는 것이 방지된다. 즉, 분할 구조(112)는 슬릿 구조(123)의 형성 동안 인접한 메모리 블록들이 인터리브된 희생 부분 및 절연 부분(104-0)을 통해 연결되는 것을 유지할 수 있다. 일부 실시형태들에 있어서, 분할 구조(112)가 에칭 마스크로서 사용되고, 슬릿 구조(123)를 형성하기 위해 제2 소스 영역(22)에서 이방성 에칭 프로세스, 예컨대 건식 에칭을 수행하여 스택 구조(11)의 부분을 제거한다. 제2 소스 영역(22) 내의 스택 구조(11)의 나머지 부분은 인터리브된 희생 부분 및 절연 부분을 형성할 수 있다. 분할 구조(112) 및 하위의 인터리브된 희생 부분 및 절연 부분(104-0)은 초기 지지 구조를 형성할 수 있다.
도 9a 내지 도 9e를 다시 참조하면, 일부 실시형태들에 있어서, 하나 이상의 다른 슬릿 구조(124)가 슬릿 구조(123)의 슬릿 개구를 형성하는 동일한 패터닝/에칭 프로세스에 의해 제1 소스 영역(23)에 형성될 수 있다. 예컨대, 단일의 슬릿 개구를 갖는 각각의 다른 슬릿 구조(124)는 x 방향을 따라 스택 구조(11)를 통해 연장되어 기판(100)을 노출시킬 수 있다. 일부 실시형태들에 있어서, 다른 슬릿 구조(124)는 코어 영역(31) 및 계단 영역(32)에서 연장될 수 있다.
도 14a를 다시 참조하면, 복수의 도체층, 복수의 메모리 블록, 및 인접한 메모리 블록들을 연결하는 복수의 지지 구조가 형성된다(동작 1412). 도 9a 내지 도 9e는 상응하는 구조를 예시한다.
도 9a 내지 도 9e에 도시된 바와 같이, 블록 영역(21)의 희생층 및 제2 소스 영역(22)에 유지된 희생 부분을 제거하여 복수의 측방향 리세스를 형성할 수 있고, 적절한 도체 재료가 측방향 리세스를 채우도록 증착될 수 있어, 블록 영역(21)에 복수의 도체층(예를 들어, 127 내지 129)이, 그리고 제2 소스 영역(22)에 복수의 도체 부분(예컨대, 127-0 및 128-0)이 형성된다. 분할 구조(112)와 하위의 인터리브된 도체 부분(예컨대, 127-0 및 128-0) 및 절연 부분(104-0)을 갖는 지지 구조(152)가 형성될 수 있다. 제어 도체층(127)은 반도체 채널(119)과 교차하고 메모리 블록을 형성하는 각각의 블록 영역(21)에 복수의 메모리 셀을 형성할 수 있다. 일부 실시형태들에 있어서, 블록 영역(21)의 상부 희생층은 상부 도체층(129)을 형성할 수 있고, 블록 영역(21)의 저부 희생층은 저부 도체층(128)을 형성할 수 있다. 일부 실시형태들에 있어서, 초기 지지 구조는 지지 구조(152)를 형성할 수 있다.
도체 재료는 텅스텐, 알루미늄, 구리, 코발트, 실리사이드, 및 폴리실리콘 중 하나 이상을 포함할 수 있다. 적절한 등방성 에칭 프로세스, 예컨대 습식 에칭을 수행하여 희생층 및 희생 부분을 제거하고 복수의 측방향 리세스를 형성할 수 있다. CVD, PVD, ALD, 및/또는 스퍼터링과 같은 적절한 증착 프로세스를 수행하여 도체 재료를 측방향 리세스 내로 증착해서 도체층(예컨대, 127 내지 129) 및 도체 부분(예컨대, 127-0 및 128-0)을 형성할 수 있다.
도 14a를 다시 참조하면, 각각의 슬릿 구조에 소스 구조를 형성한다(동작 1414). 도 10a 내지 도 10e는 상응하는 구조(1000)를 예시한다.
도 10a 내지 도 10e에 도시된 바와 같이, 절연 구조(136)는 슬릿 구조(123)의 각각의 슬릿 개구에 형성될 수 있고, 소스 콘택트(125)는 각각의 절연 구조(136)에 형성될 수 있다. 각각의 제2 소스 영역(22) 내의 절연 구조(136) 및 소스 콘택트(125)는 제2 소스 구조를 형성할 수 있다. 각각의 다른 슬릿 구조(124)에는 절연 구조(137)가 형성될 수 있고, 각각의 다른 슬릿 구조(124)에는 소스 콘택트(126)가 형성될 수 있다. 절연 구조(137) 및 각각의 소스 콘택트(126)는 제1 소스 구조를 형성할 수 있다. 지지 구조(152)는 x 방향을 따라 인접한 소스 콘택트(125) 및 절연 구조물(136)을 분리할 수 있고, y 방향을 따라 인접한 메모리 블록들을 연결할 수 있다. 일부 실시형태들에 있어서, 절연 구조(136 및 137)는 실리콘 산화물을 포함하고, CVD, PVD, ALD 및 스퍼터링 중 하나 이상에 의해 증착된다. 리세스 에칭을 수행하여 각각의 슬릿 구조의 저부에서 절연 구조(136 및 137)의 부분을 제거해서 기판(100)을 노출시킬 수 있다. 일부 실시형태들에 있어서, 소스 콘택트(125 및 126)는 각각 텅스텐, 알루미늄, 구리, 코발트, 실리사이드, 및 폴리실리콘 중 하나 이상을 포함하고, 적절한 증착 프로세스, 예컨대 CVD, PVD, ALD 및 스퍼터링 중 하나 이상이 수행되어 소스 콘택트(125 및 126)를 각각의 슬릿 구조 내로 증착한다.
도 14a를 다시 참조하면, 계단 영역에 절연체를 형성하고 절연체에 하나 이상의 콘택트 플러그를 형성하여 도체층과 접촉시킨다(동작 1416). 도 11 및 도 12는 상응하는 구조(1100 및 1200)를 예시한다.
도 11 및 도 12에 도시된 바와 같이, 절연체(130)가 계단 영역(32)에 형성되어 계단(예컨대, 도체층(127 내지 129))을 덮고 콘택트 플러그(131)들을 서로 절연시킬 수 있다. 하나 이상의 콘택트 플러그(131)가 절연체(130)에 형성되어 도체층(127 내지 129)과 접촉하고 전도성 연결을 형성한다. 일부 실시형태들에 있어서, 절연체(130)는 실리콘 산화물을 포함하고 CVD, PVD, ALD 및 스퍼터링 중 하나 이상에 의해 증착된다. 적절한 이방성 에칭 프로세스, 예컨대 건식 에칭을 수행하여 절연체(130)를 통해 하나 이상의 플러그 개구를 형성하고 하나 이상의 도체층(예컨대, 127, 128, 및/또는 129)을 노출시킬 수 있다. 텅스텐과 같은 적절한 전도성 재료를 증착하여 플러그 개구를 채운다. 일부 실시형태들에 있어서, 적어도 하나의 콘택트 플러그가 하나의 도체층(예컨대, 127, 128, 및/또는 129) 상에 형성된다. 선택적으로, 평탄화 프로세스, 예컨대 CMP 및/또는 리세스 에칭을 수행하여 스택 구조(11) 위의 임의의 과잉 재료를, 예컨대 다양한 구조의 형성으로부터 제거한다.
일부 실시형태들에 따르면, 도 2, 도 5, 도 6, 및 도 8 내지 도 12는 3D 메모리 디바이스(150)를 형성하는 다른 제조 프로세스를 예시하고, 도 14b는 제조 프로세스의 흐름도(1450)를 예시한다. 도 2 내지 도 4, 도 7, 및 도 9 내지 도 12에 예시된 제조 프로세스와 달리, 하나 이상의 초기 분할 구조를 형성 및 에칭하여 하나 이상의 분할 구조를 형성한다. 설명의 편의상, 도 2 내지 도 4, 도 7, 및 도 9 내지 도 12에 예시된 동일 또는 유사한 동작들은 반복해서 설명되지 않는다.
프로세스 초기에, 인터리브된 복수의 초기 절연층 및 복수의 초기 희생층으로 이루어진 스택 구조를 형성한다(동작 1452). 도 2a 내지 도 2d는 상응하는 구조(200)를 예시한다. 제조 프로세스 및 구조(200)의 설명은 동작(1402)의 설명을 참조할 수 있고, 여기서는 반복되지 않는다.
도 14b를 다시 참조하면, 측방향을 따라 연장되는 지지 개구가 형성될 수 있으며, 지지 개구의 길이는 소스 구조의 길이와 동일하다(동작 1454). 선택적으로, 측방향을 따라 연장되는 절단 개구가 형성된다. 도 5a 내지 도 5c는 상응하는 구조(500)를 예시한다.
도 5a 내지 도 5d에 도시된 바와 같이, 지지 개구(110)가 제2 소스 영역(22)에 형성된다. x 방향을 따르는 지지 개구(110)의 길이는 형성될 제2 소스 구조의 길이(또는 제2 소스 영역(22) 또는 제2 소스 구조가 형성된 슬릿 구조의 길이)와 동일할 수 있다. y 방향을 따르는 지지 개구(109)의 폭은 제2 소스 영역(22)의 폭 이상일 수 있다. 일부 실시형태들에 있어서, 지지 개구(110)의 저면은 상부 초기 희생층(106i) 아래의 제1 초기 절연층(104i)(예컨대, 초기 절연층(104i))의 상면과 저면 사이에 있을 수 있다. 선택적으로, 하나 이상의 절단 개구(108)가 블록 영역(21)에 형성된다. 지지 개구(110) 및 임의의 절단 개구(108)의 제조는 도 3a 내지 도 3d에서 설명된 지지 개구(109) 및 절단 개구(108)의 제조를 참조할 수 있으며, 여기서는 반복되지 않는다. 일부 실시형태들에 있어서, 지지 개구(110)의 깊이는 수직 방향을 따라 절단 개구(108)의 깊이와 동일하며, 예컨대 지지 개구(110) 및 절단 개구(108)의 저면들은 상부 초기 절연층(104i)과 동일한 레벨에 있다.
도 14b를 다시 참조하면, 지지 개구는 유전체 재료로 채워져 인접한 블록 영역들을 연결하는 초기 분할 구조를 형성한다(동작 1456). 선택적으로, 임의의 절단 개구는 유전체 재료로 채워져 블록 영역에 절단 구조를 형성한다. 도 6a 내지 도 6c는 상응하는 구조(600)를 예시한다.
도 6a 내지 도 6c에 도시된 바와 같이, 유전체 재료는 지지 개구(110)를 채우고 초기 분할 구조(113)를 형성하도록 증착될 수 있다. 일부 실시형태들에 있어서, 초기 분할 구조(113)는 인접한 블록 영역(21)들 사이에 위치된다. 일부 실시형태들에 있어서, 초기 분할 구조(113)의 길이는 형성될 제2 소스 구조 또는 슬릿 구조의 길이와 동일하다. 임의의 절단 개구는 유전체 재료로 채워져 각각의 블록 영역에 절단 구조(111)를 형성할 수 있다. 초기 분할 구조(113) 및 임의의 절단 구조(111)를 형성하기 위한 유전체 재료의 증착은 도 4a 내지 도 4c에 설명된 분할 구조(112) 및 절단 구조(111)의 형성을 참조할 수 있으며 여기서는 반복되지 않는다.
도 14b를 다시 참조하면, 복수의 채널 구조가 형성될 수 있다(동작 1458). 도 8a 및 도 8b는 상응하는 구조(800)를 예시한다.
도 8a 및 도 8b에 도시된 바와 같이, 복수의 채널 구조(140)가 채널 영역(41)에 형성될 수 있다. 일부 실시형태들에 있어서, 적어도 하나의 채널 구조(140)는 y 방향을 따라 초기 분할 구조(113)의 각 측면에 형성된다. 일부 실시형태들에 있어서, 복수의 채널 구조(140)가 각각의 블록 영역(21)에 형성된다. 채널 구조(140)의 형성은 도 7a 및 도 7b에서 설명된 채널 구조(140)의 형성을 참조할 수 있으며 여기서는 반복되지 않는다.
도 14b를 다시 참조하면, 분할 구조를 갖는 초기 지지 구조가 형성된다(공정 1460). 초기 분할 구조의 부분을 제거하여 분할 구조를 형성할 수 있고, 분할 구조는 에칭 마스크로서 사용되어 스택 구조의 부분을 제거하고 초기 지지 구조를 형성할 수 있다. 도 9a 내지 도 9e는 상응하는 구조(900)를 예시한다.
도 9a 내지 도 9e에 도시된 바와 같이, 초기 분할 구조(113)의 부분을 제거하여 x 방향을 따라 배치되는 하나 이상의 분할 구조(112)를 형성하고 스택 구조(11)의 부분을 노출시킬 수 있다. 일부 실시형태들에 있어서, 상부 초기 절연층(104i)이 노출된다. 제2 소스 영역(22)에서 노출되는 스택 구조(11)의 부분을 제거하기 위해 분할 구조(112)를 에칭 마스크로서 사용하여 기판(100)을 노출시키는 복수의 분리된 슬릿 개구를 갖는 슬릿 구조(123)를 형성할 수 있다. 초기 분할 구조(113) 및 스택 구조(11)는 동일한 패터닝/에칭 프로세스 또는 별도의 패터닝/에칭 프로세스를 사용하여 패터닝/에칭될 수 있다. 예를 들어, 초기 분할 구조(113)가 분할 구조(112)를 형성하기 위해 먼저 패터닝될 수 있고, 상이한 에칭 프로세스를 수행하여 스택 구조(11)의 노출된 부분을 제거하고 슬릿 구조(123)의 슬릿 개구 및 하나 이상의 초기 지지 구조를 형성할 수 있다. 대안으로서, 초기 분할 구조(113) 및 초기 분할 구조(113) 아래의 스택 구조(11)의 부분을 동일한 에칭 프로세스를 사용해서 패터닝하여 슬릿 구조(123)의 슬릿 개구 및 하나 이상의 초기 지지 구조를 형성할 수 있다. 일부 실시형태들에 있어서, 초기 분할 구조(113) 및 스택 구조(11)는 패터닝 동작의 단계 및 시간을 줄이기 위해 동일한 에칭 프로세스를 사용하여 패터닝된다. 초기 분할 구조(113) 및 스택 구조(11)는 하나 이상의 적절한 에칭 프로세스, 예컨대 건식 에칭 및/또는 습식 에칭을 사용하여 패터닝/에칭될 수 있다. 초기 지지 구조의 세부 내용은 흐름도(1400)의 도 9a 내지 도 9e에서 설명된 초기 지지 구조의 설명을 참조할 수 있으며 여기서는 반복되지 않는다.
도 14b를 다시 참조하면, 복수의 도체층, 복수의 메모리 블록 및 지지 구조가 형성되고(동작 1462), 각각의 슬릿 구조에 소스 구조가 형성된다(동작 1464). 계단 영역에 절연체 및 콘택트 플러그가 형성된다(동작 1466). 도 9 내지 도 12는 상응하는 구조(900 내지 1200)를 예시한다. 동작 1462 내지 동작 1466의 상세한 설명은 동작 1412 내지 동작 1416의 설명을 참조할 수 있으며 여기서는 반복되지 않는다.
일부 실시형태들에 있어서, 3D 메모리 디바이스는 메모리 스택에서 측방향으로 연장되는 인터리브된 복수의 도체층 및 복수의 절연층을 갖는 메모리 스택을 포함한다. 3D 메모리 디바이스는 또한 메모리 스택을 통해 기판 내로 수직으로 연장되는 복수의 채널 구조를 포함하고, 복수의 채널 구조 및 복수의 도체층은 서로 교차하고 복수의 메모리 셀을 형성한다. 3D 메모리 디바이스는 메모리 스택에서 수직으로 및 측방향으로 연장되며 복수의 메모리 셀을 적어도 하나의 메모리 블록으로 분할하는 적어도 하나의 슬릿 구조를 더 포함하고, 적어도 하나의 슬릿 구조는 각각 복수의 슬릿 개구 및 인접한 슬릿 개구들 사이의 지지 구조를 포함한다. 지지 구조는 인접한 메모리 블록들과 접촉해 있으며 기판과 접촉할 수 있다. 3D 메모리 디바이스는 복수의 슬릿 개구 각각에 절연 스페이서를 갖고 각각의 절연 스페이서에 소스 콘택트를 갖는 소스 구조를 더 포함한다.
일부 실시형태들에 있어서, 지지 구조는 메모리 스택을 통해 기판까지 수직으로 연장되고 인접한 소스 콘택트들의 각각의 절연 스페이서에 의해 인접한 소스 콘택트들로부터 절연된다.
일부 실시형태들에 있어서, 지지 구조는 인터리브된 복수의 도체 부분 및 복수의 절연 부분 위에 분할 구조를 포함한다. 분할 구조는 인접한 메모리 블록들을 연결하기 위해 측방향으로 연장될 수 있고 메모리 스택의 제1 절연층 내로 수직으로 연장된다. 인터리브된 복수의 도체 부분 및 복수의 절연 부분은 인접한 메모리 블록들로부터 동일한 레벨의 상응하는 도체층 및 상응하는 절연층과 각각 접촉한다.
일부 실시형태들에 있어서, 적어도 하나의 슬릿 구조가 연장되는 측방향에 수직인 다른 측방향을 따라, 분할 구조의 폭은 인접한 슬릿 개구들 각각의 폭 이상이다.
일부 실시형태들에 있어서, 분할 구조는 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물 중 적어도 하나를 포함한다.
일부 실시형태들에 있어서, 복수의 도체 부분은 텅스텐, 알루미늄, 구리, 코발트, 실리사이드, 또는 폴리실리콘 중 적어도 하나를 포함한다. 일부 실시형태들에 있어서, 복수의 절연 부분은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물 중 적어도 하나를 포함한다.
일부 실시형태들에 있어서, 복수의 도체 부분 및 인접한 메모리 블록들의 도체층은 동일한 재료로 제조되고, 복수의 절연 부분 및 인접한 메모리 블록들의 절연층은 동일한 재료로 제조된다.
일부 실시형태들에 있어서, 소스 콘택트는 각각 텅스텐, 알루미늄, 구리, 코발트, 실리사이드, 또는 폴리실리콘 중 적어도 하나를 포함한다.
일부 실시형태들에 있어서, 3D 메모리 디바이스는 적어도 하나의 메모리 블록에서 슬릿 구조와 평행하게 측방향으로 및 수직으로 연장되고 적어도 하나의 메모리 블록을 복수의 메모리 핑거로 분할하는 절단 구조를 더 포함한다.
일부 실시형태들에 있어서, 절단 구조는 메모리 스택의 제1 절연층 내로 수직으로 연장되고 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물 중 적어도 하나를 포함한다. 절단 구조의 깊이는 분할 구조의 깊이와 동일할 수 있다.
일부 실시형태들에 있어서, 복수의 채널 구조 각각은 에피택셜 부분, 반도체 채널, 및 드레인 구조를 포함하고, 에피택셜 부분은 기판에 도전적으로 연결되고, 반도체 채널은 에피택셜 부분 및 유전체 캡층에 도전적으로 연결되고, 및 드레인 구조는 반도체 채널에 도전적으로 연결된다.
일부 실시형태들에 있어서, 반도체 채널의 상면은 인터리브된 복수의 도체층 및 복수의 절연층 위의 유전체 캡층의 상면과 저면 사이에 있고, 에피택셜 부분의 상면은 저부 절연층의 상면과 저면 사이에 있으며, 반도체 채널은 반도체 채널의 측벽으로부터 중심까지 내측으로 배치되는 차단층, 메모리층, 터널링층, 반도체층, 및 유전체 코어를 포함한다.
일부 실시형태들에 있어서, 3D 메모리 디바이스를 형성하기 위한 방법은 인터리브된 복수의 초기 절연층 및 복수의 초기 희생층을 포함하는 유전체 스택을 기판 위에 형성하는 단계, 및 유전체 스택에서 수직으로 및 측방향으로 연장되며 유전체 스택을 복수의 블록 영역으로 분할하는 적어도 하나의 슬릿 구조를 형성하는 단계를 포함한다. 적어도 하나의 슬릿 구조 각각은 기판을 노출시키는 복수의 슬릿 개구 및 인접한 슬릿 개구들 사이의 초기 지지 구조를 포함한다. 복수의 블록 영역 각각은 인터리브된 복수의 절연층 및 복수의 희생층을 포함할 수 있고, 초기 지지 구조는 인터리브된 복수의 절연 부분 및 희생 부분을 포함할 수 있다. 복수의 절연 부분 및 희생 부분 각각은 인접한 블록 영역들로부터 동일한 레벨의 각각의 절연층 및 희생층과 접촉할 수 있다. 일부 실시형태들에 있어서, 방법은 또한 유전체 스택을 통해 수직으로 연장되는 복수의 채널 구조를 형성하는 단계, 복수의 희생층 및 복수의 희생 부분을 적어도 하나의 슬릿 구조를 통해 복수의 도체층 및 복수의 도체 부분으로 대체하는 단계, 및 각각의 슬릿 구조에 소스 구조를 형성하는 단계를 포함한다. 소스 구조는 복수의 슬릿 개구 각각의 내의 절연 스페이서 및 각각의 절연 스페이서 내의 소스 콘택트를 포함할 수 있다.
일부 실시형태들에 있어서, 적어도 하나의 슬릿 구조를 형성하는 단계는 유전체 스택을 패터닝하여 각각의 슬릿 구조가 연장되는 측방향을 따라 지지 개구를 형성하는 단계를 포함한다. 지지 개구의 길이는 측방향을 따르는 슬릿 구조의 길이보다 짧을 수 있다. 지지 개구의 저부는 유전체 스택의 제1 초기 절연층의 상면과 저면 사이에 있을 수 있다. 적어도 하나의 슬릿 구조를 형성하는 단계는 또한 유전체 재료를 증착하여 지지 개구를 채우고 분할 구조를 형성하는 단계를 포함한다.
일부 실시형태들에 있어서, 적어도 하나의 슬릿 구조를 형성하는 단계는 측방향을 따라 분할 구조에 인접한 유전체 스택의 부분을 제거하여 기판을 노출시키는 한 쌍의 슬릿 개구를 형성하는 단계를 포함한다. 한 쌍의 슬릿 개구 각각의 폭은 측방향에 수직인 다른 측방향을 따르는 분할 구조의 폭 이하일 수 있다. 일부 실시형태들에 있어서, 분할 구조 및 분할 구조 아래의 나머지 인터리브된 희생 부분 및 절연 부분은 초기 지지 구조를 형성한다.
일부 실시형태들에 있어서, 유전체 스택의 부분을 제거하는 것은 분할 구조를 에칭 마스크로서 사용하여 분할 구조에 인접한 유전체 스택의 부분을 에칭하고 분할 구조 아래의 인터리브된 희생 부분 및 절연 부분을 유지하는 것을 포함한다.
일부 실시형태들에 있어서, 복수의 채널 구조를 형성하는 단계는 다른 측방향을 따라 분할 구조의 양측에 적어도 하나의 채널 구조를 형성하는 단계를 포함한다.
일부 실시형태들에 있어서, 적어도 하나의 슬릿 구조를 형성하는 단계는 유전체 스택을 패터닝하여 각각의 슬릿 구조가 연장되는 측방향을 따라 지지 개구를 형성하는 단계를 포함한다. 지지 개구의 길이는 측방향을 따르는 슬릿 구조의 길이와 동일할 수 있다. 지지 개구의 저부는 유전체 스택의 제1 초기 절연층의 상면과 저면 사이에 있을 수 있다. 일부 실시형태들에 있어서, 적어도 하나의 슬릿 구조를 형성하는 단계는 또한 유전체 재료를 증착하여 지지 개구를 채우고 초기 분할 구조를 형성하는 단계를 포함한다.
일부 실시형태들에 있어서, 적어도 하나의 슬릿 구조를 형성하는 단계는 초기 분할 구조의 측방향을 따라 제1 부분에 인접한 한 쌍의 제2 부분을 제거하여 제2 부분 아래의 유전체 스택의 부분을 노출시키는 단계를 더 포함한다. 일부 실시형태들에 있어서, 적어도 하나의 슬릿 구조를 형성하는 단계는 또한 유전체 스택의 노출된 부분을 제거하여 기판을 노출시키고 한 쌍의 슬릿 개구를 형성하는 단계를 포함한다. 한 쌍의 슬릿 개구 각각의 폭은 측방향에 수직인 다른 측방향을 따르는 초기 분할 구조의 폭 이하일 수 있다. 초기 분할 구조의 나머지 제1 부분은 분할 구조를 형성할 수 있다. 분할 구조 및 분할 구조 아래의 나머지 인터리브된 희생 부분 및 절연 부분은 초기 지지 구조를 형성할 수 있다.
일부 실시형태들에 있어서, 유전체 스택의 노출된 부분을 제거하는 것은 분할 구조를 에칭 마스크로서 사용하여 분할 구조에 인접한 유전체 스택의 부분을 에칭하고 분할 구조 아래의 인터리브된 도체 부분 및 절연 부분을 유지하는 것을 포함한다.
일부 실시형태들에 있어서, 복수의 채널 구조를 형성하는 단계는 다른 측방향을 따라 초기 분할 구조의 양측에 적어도 하나의 채널 구조를 형성하는 단계를 포함한다.
일부 실시형태들에 있어서, 복수의 희생층 및 복수의 희생 부분을 적어도 하나의 슬릿 구조를 통해 복수의 도체층 및 복수의 도체 부분으로 대체하는 단계는 동일한 에칭 프로세스에서 초기 지지 구조의 복수의 희생 부분 및 복수의 블록 영역의 복수의 희생층을 제거하여 복수의 측방향 리세스를 형성하는 단계를 포함한다. 복수의 희생층 및 복수의 희생 부분을 대체하는 것은 또한 동일한 증착 프로세스에서 도체 재료를 복수의 측방향 리세스 내로 증착하는 것을 포함할 수 있다. 복수의 도체층과 복수의 채널 구조는 복수의 메모리 셀을 형성할 수 있다. 복수의 블록 영역은 복수의 메모리 블록을 형성할 수 있다. 분할 구조 및 하위의 인터리브된 도체 부분 및 절연 부분은 지지 구조를 형성할 수 있다.
일부 실시형태들에 있어서, 방법은 복수의 블록 영역 중 적어도 하나에 절단 구조를 형성하는 단계를 더 포함하고, 절단 구조는 적어도 하나의 슬릿 구조와 평행하게 연장되고 복수의 메모리 블록 중 적어도 하나를 복수의 메모리 핑거로 분할한다.
일부 실시형태들에 있어서, 절단 구조를 형성하는 단계는 지지 개구를 형성하는 동일한 패터닝 동작에서 복수의 블록 영역 중 적어도 하나에 절단 개구를 형성하는 단계를 포함한다. 절단 개구는 적어도 하나의 슬릿 구조와 평행하게 연장될 수 있다. 절단 개구의 저면은 제1 초기 절연층의 상면과 저면 사이에 있을 수 있다. 일부 실시형태들에 있어서, 절단 구조를 형성하는 단계는 또한 지지 개구를 채우는 동일한 증착 동작에서 유전체 재료를 증착하여 절단 개구를 채워서 절단 구조를 형성하는 단계를 포함한다.
일부 실시형태들에 있어서, 복수의 채널 구조를 형성하는 단계는 유전체 스택 위의 유전체 캡층으로부터 기판 내로 수직으로 연장되는 복수의 채널 홀을 형성하는 단계 및 복수의 채널 홀 각각에 에피택셜 부분을 형성하는 단계를 포함한다. 에피택셜 부분은 기판에 도전적으로 연결될 수 있다. 일부 실시형태들에 있어서, 복수의 채널 구조를 형성하는 단계는 또한 에피택셜 부분 위에 반도체 채널을 형성하는 단계 및 반도체 채널 위에 드레인 구조를 형성하는 단계를 포함한다. 드레인 구조는 반도체 채널에 도전적으로 연결될 수 있다. 반도체는 에피택셜 부분에 도전적으로 연결될 수 있다.
일부 실시형태들에 있어서, 3D 메모리 디바이스를 형성하기 위한 방법은 인터리브된 복수의 초기 절연층 및 복수의 초기 희생층으로 이루어진 유전체 스택을 기판 위에 형성하는 단계, 유전체 스택에서 측방향을 따라 연장되는 유전체 구조를 형성― 유전체 구조는 제1 초기 절연층 내로 수직으로 연장됨 ―하는 단계, 및 유전체 구조를 에칭 마스크로서 사용해서 유전체 스택을 패터닝하여 유전체 스택에서 수직으로 및 측방향으로 연장되는 슬릿 구조를 형성하고 유전체 스택을 한 쌍의 블록 영역으로 분할하는 단계를 포함한다. 슬릿 구조는 기판을 노출시키는 복수의 슬릿 개구 및 인접한 슬릿 개구들 사이의 복수의 초기 지지 구조를 포함할 수 있다. 복수의 블록 영역 각각은 인터리브된 복수의 절연층 및 희생층을 포함할 수 있고, 복수의 초기 지지 구조 각각은 인터리브된 복수의 절연 부분 및 복수의 희생 부분을 포함할 수 있다. 복수의 절연 부분 및 희생 부분 각각은 인접한 블록 영역들로부터 동일한 레벨의 각각의 절연층 및 희생층과 접촉할 수 있다. 방법은 또한 유전체 스택을 통해 수직으로 연장되는 복수의 채널 구조를 형성하는 단계, 복수의 희생층 및 복수의 희생 부분을 적어도 하나의 슬릿 구조를 통해 복수의 도체층 및 복수의 도체 부분으로 대체하는 단계, 및 각각의 슬릿 구조에 소스 구조를 형성하는 단계를 포함할 수 있다. 소스 구조는 복수의 슬릿 개구 각각의 내의 절연 스페이서 및 각각의 절연 스페이서 내의 소스 콘택트를 포함할 수 있다.
일부 실시형태들에 있어서, 유전체 구조는 서로 분리된 복수의 분할 구조를 포함하고, 유전체 구조를 형성하는 단계는 유전체 스택을 패터닝하여 측방향을 따라 복수의 지지 개구를 형성하는 단계를 포함한다. 복수의 지지 개구 각각의 길이는 측방향을 따르는 슬릿 구조의 길이보다 짧을 수 있다. 복수의 지지 개구는 각각 서로 분리될 수 있으며 제1 초기 절연층의 상면과 저면 사이에 저면을 가질 수 있다. 일부 실시형태들에 있어서, 유전체 구조를 형성하는 단계는 또한 유전체 재료를 증착하여 복수의 지지 개구를 채우고 복수의 분할 구조를 형성하는 단계를 포함한다.
일부 실시형태들에 있어서, 적어도 하나의 슬릿 구조를 형성하는 것은 측방향을 따라 복수의 분할 구조 각각에 인접한 유전체 스택의 부분을 제거하여 복수의 슬릿 개구를 형성하는 것을 포함한다. 복수의 슬릿 개구 각각의 폭은 측방향에 수직인 다른 측방향을 따르는 분할 구조의 폭 이하일 수 있다. 일부 실시형태들에 있어서, 적어도 하나의 슬릿 구조를 형성하는 것은 또한 분할 구조 및 분할 구조 아래의 나머지 인터리브된 희생 부분 및 절연 부분이 초기 지지 구조를 형성하는 것을 포함한다.
일부 실시형태들에 있어서, 유전체 스택의 부분을 제거하는 것은 분할 구조를 에칭 마스크로서 사용하여 분할 구조에 인접한 유전체 스택의 부분을 에칭하고 분할 구조 아래의 인터리브된 희생 부분 및 절연 부분을 유지하는 것을 포함한다.
일부 실시형태들에 있어서, 복수의 채널 구조를 형성하는 단계는 다른 측방향을 따라 유전체 구조의 양측에 적어도 하나의 채널 구조를 형성하는 단계를 포함한다.
일부 실시형태들에 있어서, 유전체 구조는 하나의 초기 분할 구조를 포함하고, 유전체 구조를 형성하는 단계는 유전체 스택을 패터닝하여 측방향을 따라 연장되는 지지 개구를 형성하는 단계를 포함한다. 지지 개구의 길이는 측방향을 따르는 슬릿 구조의 길이와 동일할 수 있고, 지지 개구의 저부는 유전체 스택의 제1 초기 절연층의 상면과 저면 사이에 있을 수 있다. 일부 실시형태들에 있어서, 유전체 구조를 형성하는 단계는 또한 유전체 재료를 증착하여 지지 개구를 채우고 초기 분할 구조를 형성하는 단계를 포함한다.
일부 실시형태들에 있어서, 적어도 하나의 슬릿 구조를 형성하는 단계는 초기 분할 구조의 측방향을 따라 제1 부분에 인접한 한 쌍의 제2 부분을 제거하여 제2 부분 아래의 유전체 스택의 부분을 노출시키는 단계를 더 포함한다. 일부 실시형태들에 있어서, 적어도 하나의 슬릿 구조를 형성하는 단계는 또한 유전체 스택의 노출된 부분을 제거하여 기판을 노출시키고 한 쌍의 슬릿 개구를 형성하는 단계를 포함한다. 한 쌍의 슬릿 개구 각각의 폭은 측방향에 수직인 다른 측방향을 따르는 초기 분할 구조의 폭 이하일 수 있다. 초기 분할 구조의 나머지 제1 부분은 분할 구조를 형성할 수 있다. 분할 구조 및 분할 구조 아래의 나머지 인터리브된 희생 부분 및 절연 부분은 초기 지지 구조를 형성할 수 있다.
일부 실시형태들에 있어서, 유전체 스택의 노출된 부분을 제거하는 것은 분할 구조를 에칭 마스크로서 사용하여 분할 구조에 인접한 유전체 스택의 부분을 에칭하고 분할 구조 아래의 인터리브된 도체 부분 및 절연 부분을 유지하는 것을 포함한다.
일부 실시형태들에 있어서, 복수의 채널 구조를 형성하는 단계는 다른 측방향을 따라 초기 분할 구조의 양측에 적어도 하나의 채널 구조를 형성하는 단계를 포함한다.
일부 실시형태들에 있어서, 복수의 희생층 및 복수의 희생 부분을 복수의 도체층 및 복수의 도체 부분으로 대체하는 단계는 동일한 에칭 프로세스에서 초기 지지 구조의 복수의 희생 부분 및 복수의 블록 영역의 복수의 희생층을 제거하여 복수의 측방향 리세스를 형성하는 단계를 포함한다. 일부 실시형태들에 있어서, 복수의 희생층 및 복수의 희생 부분을 복수의 도체층 및 복수의 도체 부분으로 대체하는 단계는 또한 동일한 증착 프로세스에서 도체 재료를 복수의 측방향 리세스 내로 증착하는 단계를 포함한다. 복수의 도체층과 복수의 채널 구조는 복수의 메모리 셀을 형성할 수 있다. 복수의 블록 영역은 복수의 메모리 블록을 형성할 수 있다. 분할 구조 및 하위의 인터리브된 도체 부분 및 절연 부분은 지지 구조를 형성할 수 있다.
일부 실시형태들에 있어서, 방법은 복수의 블록 영역 중 적어도 하나에 절단 구조를 형성하는 단계를 더 포함한다. 절단 구조는 적어도 하나의 슬릿 구조와 평행하게 연장되어 복수의 메모리 블록 중 적어도 하나를 복수의 메모리 핑거로 분할할 수 있다.
일부 실시형태들에 있어서, 절단 구조를 형성하는 단계는 지지 개구를 형성하는 동일한 패터닝 동작에서 복수의 블록 영역 중 적어도 하나에 절단 개구를 형성하는 단계를 포함한다. 절단 개구는 적어도 하나의 슬릿 구조와 평행하게 연장될 수 있고, 절단 개구의 저면은 제1 초기 절연층의 상면과 저면 사이에 있을 수 있다. 일부 실시형태들에 있어서, 절단 구조를 형성하는 단계는 또한 지지 개구를 채우는 동일한 증착 동작에서 유전체 재료를 증착하여 절단 개구를 채워서 절단 구조를 형성하는 단계를 포함한다.
일부 실시형태들에 있어서, 복수의 채널 구조를 형성하는 단계는 유전체 스택 위의 유전체 캡층으로부터 기판 내로 수직으로 연장되는 복수의 채널 홀을 형성하는 단계, 복수의 채널 홀 각각에 에피택셜 부분을 형성― 에피택셜 부분은 기판에 도전적으로 연결됨 ―하는 단계, 에피택셜 부분 위에 반도체 채널을 형성― 반도체는 에피택셜 부분에 도전적으로 연결됨 ―하는 단계, 및 반도체 채널 위에 드레인 구조를 형성― 드레인 구조는 반도체 채널에 도전적으로 연결됨 ―하는 단계를 포함한다.
특정 실시형태들의 전술한 설명은, 다른 사람들이 본 기술분야의 지식을 적용함으로써, 본 개시물의 일반적인 개념으로부터 일탈함이 없이, 과도한 실험 없이 다양한 용례에 대하여 이러한 특정 실시형태들을 손쉽게 수정 및/또는 적응할 수 있는 본 개시물의 일반적인 특징을 드러낼 것이다. 따라서, 이러한 적응 및 수정은 본 명세서에서 제시되는 교시 및 지침에 기초하여, 개시된 실시형태들의 등가물의 의미 및 범위 내로 되게 하려는 것이다. 본 명세서에서의 어법 또는 용어는 설명을 위한 것이지 제한을 위한 것이 아니므로, 본 명세서의 용어 또는 어법은 교시 및 지침의 관점에서 당업자에 의해 해석되어야 한다는 점을 이해해야 한다.
본 개시물의 실시형태들은 지정된 기능들 및 그 관계들의 구현을 예시하는 기능적 구축 블록들의 도움으로 위에서 설명되었다. 이러한 기능적 구축 블록들의 경계는 설명의 편의상 본 명세서에서는 임의로 정의되었다. 지정된 기능들과 그 관계들이 적절히 수행되는 한 대안적인 경계들이 정의될 수 있다.
발명의 내용 단락 및 요약서 단락은 발명자(들)에 의해 고려된 바와 같이 본 개시물의 전부가 아닌 하나 이상의 예시적인 실시형태를 제시할 수 있으며, 따라서, 본 개시물 및 첨부된 청구항들을 어떤 식으로든 제한하려는 것이 아니다.
본 개시물의 폭 및 범위는 전술한 예시적인 실시형태들 중 어느 것에 의해서도 제한되지 않아야 하고, 하기의 청구항들 및 그 등가물에 따라서만 정의되어야 한다.
Claims (38)
- 3차원(3D) 메모리 디바이스로서,
메모리 스택에서 측방향으로 연장되는 인터리브된 복수의 도체층 및 복수의 절연층을 포함하는 상기 메모리 스택,
상기 메모리 스택을 통해 상기 기판 내로 수직으로 연장되는 복수의 채널 구조― 상기 복수의 채널 구조 및 상기 복수의 도체층은 서로 교차하고 복수의 메모리 셀을 형성함 ―,
상기 메모리 스택에서 수직으로 및 측방향으로 연장되며 상기 복수의 메모리 셀을 적어도 하나의 메모리 블록으로 분할하는 적어도 하나의 슬릿 구조― 상기 적어도 하나의 슬릿 구조 각각은 복수의 슬릿 개구 및 인접한 슬릿 개구들 사이의 지지 구조를 포함하고, 상기 지지 구조는 인접한 메모리 블록들과 접촉해 있으며 상기 기판과 접촉함 ―, 및
상기 복수의 슬릿 개구 각각의 내의 절연 스페이서 및 각각의 절연 스페이서 내의 소스 콘택트를 포함하는 소스 구조를 포함하는,
3D 메모리 디바이스.
- 제1항에 있어서,
상기 지지 구조는 상기 메모리 스택을 통해 상기 기판까지 수직으로 연장되고 인접한 소스 콘택트들의 각각의 절연 스페이서에 의해 상기 인접한 소스 콘택트들로부터 절연되는,
3D 메모리 디바이스.
- 제2항에 있어서,
상기 지지 구조는 인터리브된 복수의 도체 부분 및 복수의 절연 부분 위에 분할 구조를 포함하고,
상기 분할 구조는 상기 인접한 메모리 블록들을 연결하기 위해 측방향으로 연장되며 상기 메모리 스택의 제1 절연층 내로 수직으로 연장되고,
상기 인터리브된 복수의 도체 부분 및 복수의 절연 부분은 인접한 메모리 블록들로부터 동일한 레벨의 상응하는 도체층 및 상응하는 절연층과 각각 접촉하는,
3D 메모리 디바이스.
- 제3항에 있어서,
상기 적어도 하나의 슬릿 구조가 연장되는 측방향에 수직인 다른 측방향을 따라, 상기 분할 구조의 폭은 상기 인접한 슬릿 개구들 각각의 폭 이상인,
3D 메모리 디바이스.
- 제1항 내지 제4항 중 어느 한 항에 있어서,
상기 분할 구조는 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물 중 적어도 하나를 포함하는,
3D 메모리 디바이스.
- 제5항에 있어서,
상기 복수의 도체 부분은 텅스텐, 알루미늄, 구리, 코발트, 실리사이드, 또는 폴리실리콘 중 적어도 하나를 포함하고,
상기 복수의 절연 부분은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물 중 적어도 하나를 포함하는,
3D 메모리 디바이스.
- 제6항에 있어서,
상기 복수의 도체 부분 및 인접한 메모리 블록들의 상기 도체층은 동일한 재료로 제조되고,
상기 복수의 절연 부분 및 인접한 메모리 블록들의 상기 절연층은 동일한 재료로 제조되는,
3D 메모리 디바이스.
- 제1항 내지 제7항 중 어느 한 항에 있어서,
상기 소스 콘택트는 각각 텅스텐, 알루미늄, 구리, 코발트, 실리사이드, 또는 폴리실리콘 중 적어도 하나를 포함하는,
3D 메모리 디바이스.
- 제5항에 있어서,
상기 적어도 하나의 메모리 블록에서 상기 슬릿 구조와 평행하게 측방향으로 및 수직으로 연장되고 상기 적어도 하나의 메모리 블록을 복수의 메모리 핑거로 분할하는 절단 구조를 더 포함하는,
3D 메모리 디바이스.
- 제9항에 있어서,
상기 절단 구조는 상기 메모리 스택의 제1 절연층 내로 수직으로 연장되며 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물 중 적어도 하나를 포함하고, 상기 절단 구조의 깊이는 상기 분할 구조의 깊이와 동일한,
3D 메모리 디바이스.
- 제1항 내지 제10항 중 어느 한 항에 있어서,
상기 복수의 채널 구조는 각각 에피택셜 부분, 반도체 채널, 및 드레인 구조를 포함하고, 상기 에피택셜 부분은 상기 기판에 도전적으로 연결되고, 상기 반도체 채널은 상기 에피택셜 부분 및 유전체 캡층에 도전적으로 연결되고, 상기 드레인 구조는 상기 반도체 채널에 도전적으로 연결되는,
3D 메모리 디바이스.
- 제11항에 있어서,
상기 반도체 채널의 상면은 상기 인터리브된 복수의 도체층 및 복수의 절연층 위의 유전체 캡층의 상면과 저면 사이에 있고,
상기 에피택셜 부분의 상면은 저부 절연층의 상면과 저면 사이에 있으며,
상기 반도체 채널은 상기 반도체 채널의 측벽으로부터 중심까지 내측으로 배치되는 차단층, 메모리층, 터널링층, 반도체층, 및 유전체 코어를 포함하는,
3D 메모리 디바이스.
- 3차원(3D) 메모리 디바이스를 형성하기 위한 방법으로서,
인터리브된 복수의 초기 절연층 및 복수의 초기 희생층을 포함하는 유전체 스택을 기판 위에 형성하는 단계,
상기 유전체 스택에서 수직으로 및 측방향으로 연장되며 상기 유전체 스택을 복수의 블록 영역으로 분할하는 적어도 하나의 슬릿 구조를 형성― 상기 적어도 하나의 슬릿 구조는 각각 상기 기판을 노출시키는 복수의 슬릿 개구 및 인접한 슬릿 개구들 사이의 초기 지지 구조를 포함함 ―하는 단계,
상기 복수의 블록 영역 각각은 인터리브된 복수의 절연층 및 복수의 희생층을 포함하고,
상기 초기 지지 구조는 인터리브된 복수의 절연 부분 및 희생 부분을 포함하고, 상기 복수의 절연 부분 및 희생 부분 각각은 인접한 블록 영역들로부터 동일한 레벨의 각각의 절연층 및 희생층과 접촉하고,
상기 유전체 스택을 통해 수직으로 연장되는 복수의 채널 구조를 형성하는 단계,
상기 복수의 희생층 및 상기 복수의 희생 부분을 상기 적어도 하나의 슬릿 구조를 통해 복수의 도체층 및 복수의 도체 부분으로 대체하는 단계, 및
각각의 슬릿 구조에 소스 구조를 형성― 상기 소스 구조는 상기 복수의 슬릿 개구 각각의 내의 절연 스페이서 및 각각의 절연 스페이서 내의 소스 콘택트를 포함함 ―하는 단계를 포함하는,
방법.
- 제13항에 있어서,
상기 적어도 하나의 슬릿 구조를 형성하는 단계는,
상기 유전체 스택을 패터닝하여 상기 각각의 슬릿 구조가 연장되는 측방향을 따라 지지 개구를 형성― 상기 지지 개구의 길이는 상기 측방향을 따르는 상기 슬릿 구조의 길이보다 짧고, 상기 지지 개구의 저부는 상기 유전체 스택의 제1 초기 절연층의 상면과 저면 사이에 있음 ―하는 단계, 및
유전체 재료를 증착하여 상기 지지 개구를 채우고 분할 구조를 형성하는 단계를 포함하는,
방법.
- 제14항에 있어서,
상기 적어도 하나의 슬릿 구조를 형성하는 단계는 상기 측방향을 따라 상기 분할 구조에 인접한 상기 유전체 스택의 부분을 제거하여 상기 기판을 노출시키는 한 쌍의 슬릿 개구를 형성― 상기 한 쌍의 슬릿 개구 각각의 폭은 상기 측방향에 수직인 다른 측방향을 따르는 상기 분할 구조의 폭 이하임 ―하는 단계를 포함하고,
상기 분할 구조 및 상기 분할 구조 아래의 나머지 인터리브된 희생 부분 및 절연 부분은 상기 초기 지지 구조를 형성하는,
방법.
- 제15항에 있어서,
상기 유전체 스택의 부분을 제거하는 것은 상기 분할 구조를 에칭 마스크로서 사용하여 상기 분할 구조에 인접한 상기 유전체 스택의 부분을 에칭하고 상기 분할 구조 아래의 상기 인터리브된 희생 부분 및 절연 부분을 유지하는 것을 포함하는,
방법.
- 제14항 내지 제16항 중 어느 한 항에 있어서,
상기 복수의 채널 구조를 형성하는 단계는 상기 다른 측방향을 따라 상기 분할 구조의 양측에 적어도 하나의 채널 구조를 형성하는 단계를 포함하는,
방법.
- 제13항에 있어서,
상기 적어도 하나의 슬릿 구조를 형성하는 단계는,
상기 유전체 스택을 패터닝하여 상기 각각의 슬릿 구조가 연장되는 측방향을 따라 지지 개구를 형성― 상기 지지 개구의 길이는 상기 측방향을 따르는 상기 슬릿 구조의 길이와 같고, 상기 지지 개구의 저부는 상기 유전체 스택의 제1 초기 절연층의 상면과 저면 사이에 있음 ―하는 단계, 및
유전체 재료를 증착하여 상기 지지 개구를 채우고 초기 분할 구조를 형성하는 단계를 포함하는,
방법.
- 제18항에 있어서,
상기 적어도 하나의 슬릿 구조를 형성하는 단계는,
상기 초기 분할 구조의 측방향을 따라, 제1 부분에 인접한 한 쌍의 제2 부분을 제거하여 상기 제2 부분 아래의 상기 유전체 스택의 부분을 노출시키는 단계, 및
상기 유전체 스택의 상기 노출된 부분을 제거하여 상기 기판을 노출시키고 한 쌍의 슬릿 개구를 형성― 상기 한 쌍의 슬릿 개구 각각의 폭은 상기 측방향에 수직인 다른 측방향을 따르는 상기 초기 분할 구조의 폭 이하이고, 상기 초기 분할 구조의 나머지 제1 부분은 분할 구조를 형성하고, 상기 분할 구조 및 상기 분할 구조 아래의 나머지 인터리브된 희생 부분 및 절연 부분은 상기 초기 지지 구조를 형성함 ―하는 단계를 더 포함하는,
방법.
- 제19항에 있어서,
상기 유전체 스택의 상기 노출된 부분을 제거하는 것은 상기 분할 구조를 에칭 마스크로서 사용하여 상기 분할 구조에 인접한 상기 유전체 스택의 부분을 에칭하고 상기 분할 구조 아래의 상기 인터리브된 도체 부분 및 절연 부분을 유지하는 것을 포함하는,
방법.
- 제18항 내지 제20항 중 어느 한 항에 있어서,
상기 복수의 채널 구조를 형성하는 단계는 상기 다른 측방향을 따라 상기 초기 분할 구조의 양측에 적어도 하나의 채널 구조를 형성하는 단계를 포함하는,
방법.
- 제13항 내지 제21항 중 어느 한 항에 있어서,
상기 복수의 희생층 및 상기 복수의 희생 부분을 상기 적어도 하나의 슬릿 구조를 통해 복수의 도체층 및 복수의 도체 부분으로 대체하는 단계는,
동일한 에칭 프로세스에서, 상기 초기 지지 구조의 복수의 희생 부분 및 상기 복수의 블록 영역의 복수의 희생층을 제거하여 복수의 측방향 리세스를 형성하는 단계, 및
동일한 증착 프로세스에서, 도체 재료를 상기 복수의 측방향 리세스 내로 증착하는 단계를 포함하고,
상기 복수의 도체층 및 상기 복수의 채널 구조는 복수의 메모리 셀을 형성하고,
상기 복수의 블록 영역은 복수의 메모리 블록을 형성하고,
상기 분할 구조 및 상기 하위의 인터리브된 도체 부분 및 절연 부분은 지지 구조를 형성하는,
방법.
- 제13항 내지 제15항 및 제18항 내지 제19항 중 어느 한 항에 있어서,
상기 복수의 블록 영역 중 적어도 하나에 절단 구조를 형성하는 단계를 더 포함하고, 상기 절단 구조는 상기 적어도 하나의 슬릿 구조와 평행하게 연장되고 상기 복수의 메모리 블록 중 적어도 하나를 복수의 메모리 핑거로 분할하는,
방법.
- 제23항에 있어서,
상기 절단 구조를 형성하는 단계는,
상기 지지 개구를 형성하는 동일한 패터닝 동작에서 상기 복수의 블록 영역 중 적어도 하나에 절단 개구를 형성― 상기 절단 개구는 상기 적어도 하나의 슬릿 구조와 평행하게 연장되고, 상기 절단 개구의 저면은 상기 제1 초기 절연층의 상면과 저면 사이에 있음 ―하는 단계, 및
상기 지지 개구를 채우는 동일한 증착 동작에서 유전체 재료를 증착하여 상기 절단 개구를 채워서 상기 절단 구조를 형성하는 단계를 포함하는,
방법.
- 제17항 또는 제21항에 있어서,
상기 복수의 채널 구조를 형성하는 단계는,
상기 유전체 스택 위의 유전체 캡층으로부터 상기 기판 내로 수직으로 연장되는 복수의 채널 홀을 형성하는 단계,
상기 복수의 채널 홀 각각에 에피택셜 부분을 형성― 상기 에피택셜 부분은 상기 기판에 도전적으로 연결됨 ―하는 단계,
상기 에피택셜 부분 위에 반도체 채널을 형성― 상기 반도체는 상기 에피택셜 부분에 도전적으로 연결됨 ―하는 단계, 및
상기 반도체 채널 위에 드레인 구조를 형성― 상기 드레인 구조는 상기 반도체 채널에 도전적으로 연결됨 ―하는 단계를 포함하는,
방법.
- 3차원(3D) 메모리 디바이스를 형성하기 위한 방법으로서,
인터리브된 복수의 초기 절연층 및 복수의 초기 희생층으로 이루어진 유전체 스택을 기판 위에 형성하는 단계,
상기 유전체 스택에서 측방향을 따라 연장되는 유전체 구조를 형성― 상기 유전체 구조는 제1 초기 절연층 내로 수직으로 연장됨 ―하는 단계,
상기 유전체 구조를 에칭 마스크로서 사용해서 상기 유전체 스택을 패터닝하여 상기 유전체 스택에서 수직으로 및 측방향으로 연장되며 상기 유전체 스택을 한 쌍의 블록 영역으로 분할하는 슬릿 구조를 형성― 상기 슬릿 구조는 상기 기판을 노출시키는 복수의 슬릿 개구 및 인접한 슬릿 개구들 사이의 복수의 초기 지지 구조를 포함함 ―하는 단계,
상기 복수의 블록 영역 각각은 인터리브된 복수의 절연층 및 희생층을 포함하고,
상기 복수의 초기 지지 구조 각각은 인터리브된 복수의 절연 부분 및 복수의 희생 부분을 포함하고, 상기 복수의 절연 부분 및 희생 부분 각각은 인접한 블록 영역들로부터 동일한 레벨의 각각의 절연층 및 희생층과 접촉하고,
상기 유전체 스택을 통해 수직으로 연장되는 복수의 채널 구조를 형성하는 단계,
상기 복수의 희생층 및 상기 복수의 희생 부분을 상기 적어도 하나의 슬릿 구조를 통해 복수의 도체층 및 복수의 도체 부분으로 대체하는 단계, 및
각각의 슬릿 구조에 소스 구조를 형성― 상기 소스 구조는 상기 복수의 슬릿 개구 각각의 내의 절연 스페이서 및 각각의 절연 스페이서 내의 소스 콘택트를 포함함 ―하는 단계를 포함하는,
방법.
- 제26항에 있어서,
상기 유전체 구조는 서로 분리된 복수의 분할 구조를 포함하고, 상기 유전체 구조를 형성하는 단계는,
상기 유전체 스택을 패터닝하여 상기 측방향을 따라 복수의 지지 개구를 형성― 상기 복수의 지지 개구 각각의 길이는 상기 측방향을 따르는 상기 슬릿 구조의 길이보다 짧고, 상기 복수의 지지 개구 각각은 서로 분리되고 상기 제1 초기 절연층의 상면과 저면 사이에 저면을 가짐 ―하는 단계, 및
유전체 재료를 증착하여 상기 복수의 지지 개구를 채우고 상기 복수의 분할 구조를 형성하는 단계를 포함하는,
방법.
- 제27항에 있어서,
상기 적어도 하나의 슬릿 구조를 형성하는 단계는 상기 측방향을 따라 상기 복수의 분할 구조 각각에 인접한 상기 유전체 스택의 부분을 제거하여 상기 복수의 슬릿 개구를 형성― 상기 복수의 슬릿 개구 각각의 폭은 상기 측방향에 수직인 다른 측방향을 따르는 상기 분할 구조의 폭 이하임 ―하는 단계를 포함하고,
상기 분할 구조 및 상기 분할 구조 아래의 나머지 인터리브된 희생 부분 및 절연 부분은 상기 초기 지지 구조를 형성하는,
방법.
- 제28항에 있어서,
상기 유전체 스택의 부분을 제거하는 것은 상기 분할 구조를 에칭 마스크로서 사용하여 상기 분할 구조에 인접한 상기 유전체 스택의 부분을 에칭하고 상기 분할 구조 아래의 상기 인터리브된 희생 부분 및 절연 부분을 유지하는 것을 포함하는,
방법.
- 제27항 내지 제29항 중 어느 한 항에 있어서,
상기 복수의 채널 구조를 형성하는 단계는 상기 다른 측방향을 따라 상기 유전체 구조의 양측에 적어도 하나의 채널 구조를 형성하는 단계를 포함하는,
방법.
- 제26항에 있어서,
상기 유전체 구조는 하나의 초기 분할 구조를 포함하고, 상기 유전체 구조를 형성하는 단계는,
상기 유전체 스택을 패터닝하여 상기 측방향을 따라 연장되는 지지 개구를 형성― 상기 지지 개구의 길이는 상기 측방향을 따르는 상기 슬릿 구조의 길이와 같고, 상기 지지 개구의 저부는 상기 유전체 스택의 제1 초기 절연층의 상면과 저면 사이에 있음 ―하는 단계, 및
유전체 재료를 증착하여 상기 지지 개구를 채우고 상기 초기 분할 구조를 형성하는 단계를 포함하는,
방법.
- 제31항에 있어서,
상기 적어도 하나의 슬릿 구조를 형성하는 단계는,
상기 초기 분할 구조의 측방향을 따라, 제1 부분에 인접한 한 쌍의 제2 부분을 제거하여 상기 제2 부분 아래의 상기 유전체 스택의 부분을 노출시키는 단계, 및
상기 유전체 스택의 상기 노출된 부분을 제거하여 상기 기판을 노출시키고 한 쌍의 슬릿 개구를 형성― 상기 한 쌍의 슬릿 개구 각각의 폭은 상기 측방향에 수직인 다른 측방향을 따르는 상기 초기 분할 구조의 폭 이하이고, 상기 초기 분할 구조의 나머지 제1 부분은 분할 구조를 형성하고, 상기 분할 구조 및 상기 분할 구조 아래의 나머지 인터리브된 희생 부분 및 절연 부분은 상기 초기 지지 구조를 형성함 ―하는 단계를 더 포함하는,
방법.
- 제32항에 있어서,
상기 유전체 스택의 상기 노출된 부분을 제거하는 것은 상기 분할 구조를 에칭 마스크로서 사용하여 상기 분할 구조에 인접한 상기 유전체 스택의 부분을 에칭하고 상기 분할 구조 아래의 상기 인터리브된 도체 부분 및 절연 부분을 유지하는 것을 포함하는,
방법.
- 제31항 내지 제33항 중 어느 한 항에 있어서,
상기 복수의 채널 구조를 형성하는 단계는 상기 다른 측방향을 따라 상기 초기 분할 구조의 양측에 적어도 하나의 채널 구조를 형성하는 단계를 포함하는,
방법.
- 제26항 내지 제34항 중 어느 한 항에 있어서,
상기 복수의 희생층 및 상기 복수의 희생 부분을 상기 복수의 도체층 및 상기 복수의 도체 부분으로 대체하는 단계는,
동일한 에칭 프로세스에서, 상기 초기 지지 구조의 복수의 희생 부분 및 상기 복수의 블록 영역의 복수의 희생층을 제거하여 복수의 측방향 리세스를 형성하는 단계, 및
동일한 증착 프로세스에서, 도체 재료를 상기 복수의 측방향 리세스 내로 증착하는 단계를 포함하고,
상기 복수의 도체층 및 상기 복수의 채널 구조는 복수의 메모리 셀을 형성하고,
상기 복수의 블록 영역은 복수의 메모리 블록을 형성하고,
상기 분할 구조 및 상기 하위의 인터리브된 도체 부분 및 절연 부분은 지지 구조를 형성하는,
방법.
- 제27항 또는 제31항에 있어서,
상기 복수의 블록 영역 중 적어도 하나에 절단 구조를 형성하는 단계를 더 포함하고, 상기 절단 구조는 상기 적어도 하나의 슬릿 구조와 평행하게 연장되며 상기 복수의 메모리 블록 중 적어도 하나를 복수의 메모리 핑거로 분할하는,
방법.
- 제36항에 있어서,
상기 절단 구조를 형성하는 단계는,
상기 지지 개구를 형성하는 동일한 패터닝 동작에서 상기 복수의 블록 영역 중 적어도 하나에 절단 개구를 형성― 상기 절단 개구는 상기 적어도 하나의 슬릿 구조와 평행하게 연장되고, 상기 절단 개구의 저면은 상기 제1 초기 절연층의 상면과 저면 사이에 있음 ―하는 단계, 및
상기 지지 개구를 채우는 동일한 증착 동작에서 유전체 재료를 증착하여 상기 절단 개구를 채워서 상기 절단 구조를 형성하는 단계를 포함하는,
방법.
- 제30항 또는 제34항에 있어서,
상기 복수의 채널 구조를 형성하는 단계는,
상기 유전체 스택 위의 유전체 캡층으로부터 상기 기판 내로 수직으로 연장되는 복수의 채널 홀을 형성하는 단계,
상기 복수의 채널 홀 각각에 에피택셜 부분을 형성― 상기 에피택셜 부분은 상기 기판에 도전적으로 연결됨 ―하는 단계,
상기 에피택셜 부분 위에 반도체 채널을 형성― 상기 반도체는 상기 에피택셜 부분에 도전적으로 연결됨 ―하는 단계, 및
상기 반도체 채널 위에 드레인 구조를 형성― 상기 드레인 구조는 상기 반도체 채널에 도전적으로 연결됨 ―하는 단계를 포함하는,
방법.
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