KR20170043978A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20170043978A
KR20170043978A KR1020150158365A KR20150158365A KR20170043978A KR 20170043978 A KR20170043978 A KR 20170043978A KR 1020150158365 A KR1020150158365 A KR 1020150158365A KR 20150158365 A KR20150158365 A KR 20150158365A KR 20170043978 A KR20170043978 A KR 20170043978A
Authority
KR
South Korea
Prior art keywords
channel
layer
pads
substrate
layers
Prior art date
Application number
KR1020150158365A
Other languages
English (en)
Other versions
KR102427647B1 (ko
Inventor
견동민
이웅섭
신진현
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to US14/979,122 priority Critical patent/US9525065B1/en
Publication of KR20170043978A publication Critical patent/KR20170043978A/ko
Application granted granted Critical
Publication of KR102427647B1 publication Critical patent/KR102427647B1/ko

Links

Images

Classifications

    • H01L27/11556—
    • H01L27/11521—
    • H01L27/11551—
    • H01L27/11578—
    • H01L27/11582—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1438—Flash memory

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명의 실시예에 따른 반도체 장치는, 기판 상에 수직하게 적층되는 게이트 전극들, 게이트 전극들을 관통하여 기판에 수직하게 연장되며, 채널 영역이 배치되는 채널홀들, 및 채널홀들 각각의 상단에서 채널 영역과 연결되도록 배치되며, 볼록한 상면을 갖는 채널 패드들을 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICES AND MANUFACTURING METHODS OF THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치는 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 장치를 구성하는 반도체 소자의 집적도를 높일 필요가 있다. 이에 따라, 반도체 장치의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에 수직하게 적층되는 게이트 전극들, 상기 게이트 전극들을 관통하여 상기 기판에 수직하게 연장되며, 채널 영역이 배치되는 채널홀들, 및 상기 채널홀들 각각의 상단에서 상기 채널 영역과 연결되도록 배치되며, 볼록한 상면을 갖는 채널 패드들을 포함할 수 있다.
일 예로, 상기 채널 패드들은 상부를 향하여 볼록한 상면을 가질 수 있다.
일 예로, 상기 채널 패드들은 상기 상면과 반대 방향을 향하여 볼록한 하면을 가질 수 있다.
일 예로, 상기 채널 패드들의 상기 상면 주위에서 경계면을 갖도록 배치되는 제1 및 제2 절연층들을 더 포함할 수 있다.
일 예로, 상기 채널 패드들은 하부에 배치되는 상기 제1 절연층으로부터 돌출되어 배치될 수 있다.
일 예로, 상기 채널 패드들은 p형 또는 n형 불순물을 포함할 수 있다.
일 예로, 상기 게이트 전극들과 상기 채널 영역의 사이에 배치되는 게이트 유전층을 더 포함하고, 상기 게이트 유전층은 상기 채널홀 내에서 상기 채널 패드의 측면으로 연장될 수 있다.
일 예로, 상기 채널 영역은 상기 채널홀 내에서 상기 채널 패드의 측면으로 연장될 수 있다.
일 예로, 상기 채널 패드들은 상기 상면보다 하면의 폭이 작을 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에 수직하게 적층되는 게이트 전극들, 상기 게이트 전극들을 관통하여 상기 기판에 수직하게 연장되며, 채널 영역이 배치되는 채널홀들, 및 상기 채널홀들 각각의 상단에 배치되며, 서로 다른 방향으로 굴곡을 갖는 상면 및 하면을 갖는 채널 패드들을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치의 제조 방법은, 기판 상에 희생층들 및 층간 절연층들을 교대로 적층하여 적층 구조물을 형성하는 단계, 상기 적층 구조물 상에 제1 절연층 및 마스크층을 형성하는 단계, 상기 마스크층을 이용하여, 상기 적층 구조물 및 상기 제1 절연층을 관통하는 채널홀들을 형성하는 단계, 상기 채널홀들의 측벽에 게이트 유전층들 및 채널 영역들을 형성하는 단계, 상기 채널홀들의 하부를 매립하는 채널 절연층들을 형성하는 단계, 상기 채널 절연층들 상에 상기 채널홀들의 상부를 매립하며 상기 마스크층 상으로 연장되는 도전층을 형성하는 단계, 및 상기 채널홀들 내에만 잔존하도록 상기 마스크층의 상부에서 상기 도전층을 제거하여, 볼록한 상면을 갖는 채널 패드들을 형성하는 단계를 포함할 수 있다.
일 예로, 상기 채널 패드들을 형성하는 단계에서, 상기 도전층은 평탄화 공정을 이용하여 제거되며, 상기 평탄화 공정 중에 상기 제1 절연층을 정지층으로 이용할 수 있다.
일 예로, 상기 평탄화 공정 중에, 상기 마스크층이 전부 제거되고 상기 제1 절연층은 제거되지 않을 수 있다.
일 예로, 상기 채널 패드들의 상면은 적어도 일부가 상기 제1 절연층으로부터 돌출될 수 있다.
일 예로, 상기 마스크층은 하부에 형성되는 제1 마스크층 및 상기 제1 마스크층 상에 형성되는 제2 마스크층을 포함하고, 상기 채널 패드들을 형성하는 단계는, 상기 제2 마스크층을 정지층으로 이용하여 상기 도전층의 일부를 제거하는 단계, 및 상기 제1 절연층을 정지층으로 이용하여 상기 제1 마스크층 및 상기 도전층의 일부를 제거하는 단계를 포함할 수 있다.
일 예로, 상기 채널 절연층들을 형성하는 단계 이후에, 상기 제1 마스크층을 정지층으로 이용하여, 평탄화 공정에 의해 상기 제2 마스크층을 제거하는 단계를 더 포함할 수 있다.
일 예로, 상기 제1 마스크층 및 상기 제2 마스크층은 서로 다른 물질로 이루어질 수 있다.
일 예로, 상기 채널 절연층들을 형성하는 단계는, 상기 채널홀들을 매립하도록 절연 물질을 증착하는 단계, 및 상기 채널홀들의 상단에서 상기 절연 물질이 제거되도록 에치-백 공정을 수행하는 단계를 포함할 수 있다.
일 예로, 상기 에치-백 공정에 의해 상기 채널 절연층들은 상기 기판을 향하여 볼록한 상면을 갖게 될 수 있다.
일 예로, 상기 채널 패드들은 상기 기판을 향하여 볼록한 하면 및 상기 기판을 향하는 방향의 반대 방향을 향하여 볼록한 상면을 가질 수 있다.
일 예로, 상기 제1 절연층의 두께는 상기 채널 패드의 두께의 1.5 배 내지 2.5 배의 범위일 수 있다.
일 예로, 상기 제1 절연층의 두께는 약 1000 Å 내지 2200 Å의 범위일 수 있다.
일 예로, 상기 채널 패드들을 덮는 제2 절연층을 형성하는 단계를 더 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치의 제조 방법은, 기판 상에 희생층들 및 층간 절연층들을 교대로 적층하여 적층 구조물을 형성하는 단계, 상기 적층 구조물 상에 절연층을 형성하는 단계, 상기 적층 구조물 및 상기 절연층을 관통하는 채널홀들을 형성하는 단계, 상기 채널홀들 내에 게이트 유전층들, 채널 영역들 및 채널 절연층들을 형성하는 단계, 및 상기 채널홀들의 상단에 볼록한 상면을 가지며, 상기 절연층으로부터 적어도 일부가 돌출되는 채널 패드들을 형성하는 단계를 포함할 수 있다.
일 예로, 상기 절연층의 두께는 상기 채널 패드의 두께의 1.5 배 내지 2.5 배의 범위일 수 있다.
채널 패드 주위의 절연층의 두께를 제어하여 상면이 볼록한 채널 패드를 형성함으로써, 신뢰성이 향상된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 블록 다이어그램이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 등가회로도이다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 개략적인 사시도이다.
도 4a 내지 도 4c는 예시적인 실시예들에 따른 게이트 유전층을 설명하기 위한 단면도들이다.
도 5a 내지 도 5c는 예시적인 실시예들에 따른 채널 패드를 설명하기 위한 단면도들이다.
도 6은 예시적인 실시예들에 따른 채널 패드를 설명하기 위한 전자 현미경 사진이다.
도 7a 내지 도 7j는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 8 및 도 9는 예시적인 실시예들에 따른 반도체 장치의 개략적인 사시도들이다.
도 10은 예시적인 실시예들에 따른 반도체 장치의 개략적인 사시도이다.
도 11은 예시적인 실시예들에 따른 반도체 장치를 포함하는 저장 장치를 나타낸 블록도이다.
도 12는 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 13은 예시적인 실시예들에 따른 반도체 장치를 포함하는 시스템을 보여주는 개략도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
본 발명의 실시예는 여러 가지 다른 형태로 변형되거나 여러 가지 실시예가 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 실시예로 한정되는 것은 아니다. 또한, 본 발명의 실시예는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위해 사용된 것이며, 본 발명을 한정하기 위한 것이 아니다. 단수의 표현은 문맥상 명백하게 다르게 지적하는 것이 아니라면, 복수의 표현을 포함한다. 본 명세서에서 사용되는 경우 "포함하다", "구비하다", 또는 "가지다" 등과 같은 용어는 명세서에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들의 조합이 존재함을 특정하려는 것이며, 하나 이상의 다른 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들의 조합의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 해석되어야 한다. 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다.　 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다.　 따라서, 이하 상술할 제1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
본 명세서에서, '더미(dummy)'의 용어는, 다른 구성 요소와 동일하거나 유사한 구조 및 형상을 가지지만, 내에서 실질적인 기능을 하지 않고, 단지 패턴으로 존재하는 구성을 지칭하는 용도로 사용된다. 따라서, '더미' 구성 요소에는 전기적 신호가 인가되지 않거나 전기적으로 특정 기능을 수행하지 않는다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 블록 다이어그램이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(10)는 메모리 셀 어레이(20), 구동 회로(30), 읽기/쓰기(read/write) 회로(40) 및 제어 회로(50)를 포함할 수 있다.
메모리 셀 어레이(20)는 복수의 메모리 셀들을 포함할 수 있으며, 복수의 메모리 셀들은 복수의 행들과 열들을 따라 배열될 수 있다. 메모리 셀 어레이(20)에 포함되는 복수의 메모리 셀들은, 워드 라인(Word Line, WL), 공통 소스 라인(Common Source Line, CSL), 스트링 선택 라인(String Select Line, SSL), 접지 선택 라인(Ground Select Line, GSL) 등을 통해 구동 회로(30)와 연결될 수 있으며, 비트 라인(Bit Line, BL)을 통해 읽기/쓰기 회로(40)와 연결될 수 있다. 일부 실시예들에서, 동일한 행을 따라 배열되는 복수의 메모리 셀들은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 복수의 메모리 셀들은 동일한 비트 라인(BL)에 연결될 수 있다.
메모리 셀 어레이(20)에 포함되는 복수의 메모리 셀들은 복수의 메모리 블록들로 구분될 수 있다. 각 메모리 블록은 복수의 워드 라인들(WL), 복수의 스트링 선택 라인들(SSL), 복수의 접지 선택 라인들(GSL), 복수의 비트 라인들(BL)과 적어도 하나의 공통 소스 라인(CSL)을 포함할 수 있다.
구동 회로(30)와 읽기/쓰기 회로(40)는 제어 회로(50)에 의해 동작될 수 있다. 일 실시예로, 구동 회로(30)는 외부로부터 어드레스(address) 정보(ADDR)를 수신하고, 수신한 어드레스 정보(ADDR)를 디코딩하여 메모리 셀 어레이에 연결된 워드 라인(WL), 공통 소스 라인(CSL), 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL) 중 적어도 일부를 선택할 수 있다. 구동 회로(30)는 워드 라인(WL), 스트링 선택 라인(SSL), 공통 소스 라인(CSL) 각각에 대한 구동 회로를 포함할 수 있다.
읽기/쓰기 회로(40)는 제어 회로(50)로부터 수신하는 명령에 따라 메모리 셀 어레이(20)에 연결되는 비트 라인(BL) 중 적어도 일부를 선택할 수 있다. 읽기/쓰기 회로(40)는 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 저장된 데이터를 읽어오거나, 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 데이터를 기입할 수 있다. 읽기/쓰기 회로(40)는 상기와 같은 동작을 수행하기 위해, 페이지 버퍼, 입/출력 버퍼, 데이터 래치 등과 같은 회로를 포함할 수 있다.
제어 회로(50)는 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 구동 회로(30) 및 읽기/쓰기 회로(40)의 동작을 제어할 수 있다. 메모리 셀 어레이(20)에 저장된 데이터를 읽어오는 경우, 제어 회로(50)는 읽어오고자 하는 데이터가 저장된 워드 라인(WL)에 읽기 동작을 위한 전압을 공급하도록 구동 회로(30)의 동작을 제어할 수 있다. 읽기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(50)는 읽기/쓰기 회로(40)가 읽기 동작을 위한 전압이 공급된 워드 라인(WL)과 연결된 메모리 셀에 저장된 데이터를 읽어오도록 제어할 수 있다.
한편, 메모리 셀 어레이(20)에 데이터를 쓰는 경우, 제어 회로(50)는 데이터를 쓰고자 하는 워드 라인(WL)에 쓰기 동작을 위한 전압을 공급하도록 구동 회로(30)의 동작을 제어할 수 있다. 쓰기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(50)는 쓰기 동작을 위한 전압이 공급된 워드 라인(WL)에 연결된 메모리 셀에 데이터를 기록하도록 읽기/쓰기 회로(40)를 제어할 수 있다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 등가회로도이다.
도 2는 수직 구조의 반도체 장치(100A)에 포함되는 메모리 셀 어레이의 3차원 구조를 나타낸 등가회로도이다. 도 2를 참조하면, 본 실시예에 따른 메모리 셀 어레이는, 서로 직렬로 연결되는 n 개의 메모리 셀 소자(MC1~MCn), 메모리 셀 소자(MC1~MCn)의 양단에 직렬로 연결되는 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)를 포함하는 복수의 메모리 셀 스트링들(S)을 포함할 수 있다.
서로 직렬로 연결되는 n 개의 메모리 셀 소자(MC1~MCn)는 메모리 셀 소자(MC1~MCn) 중 적어도 일부를 선택하기 위한 워드 라인(WL1~WLn)에 각각 연결될 수 있다.
접지 선택 트랜지스터(GST)의 게이트 단자는 접지 선택 라인(GSL)과 연결되고, 소스 단자는 공통 소스 라인(CSL)에 연결될 수 있다. 한편, 스트링 선택 트랜지스터(SST)의 게이트 단자는 스트링 선택 라인(SSL)에 연결되고, 소스 단자는 메모리 셀 소자(MCn)의 드레인 단자에 연결될 수 있다. 도 2에서는 서로 직렬로 연결되는 n 개의 메모리 셀 소자(MC1~MCn)에 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)가 하나씩 연결되는 구조를 도시하였으나, 이와 달리 복수의 접지 선택 트랜지스터들(GST) 또는 복수의 스트링 선택 트랜지스터들(SST)이 연결될 수도 있다.
스트링 선택 트랜지스터(SST)의 드레인 단자는 비트 라인(BL1~BLm)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)의 게이트 단자에 스트링 선택 라인(SSL)을 통해 신호가 인가되면, 비트 라인(BL1~BLm)을 통해 인가되는 신호가 서로 직렬로 연결된 n 개의 메모리 셀 소자(MC1~MCn)에 전달됨으로써 데이터 읽기 또는 쓰기 동작이 실행될 수 있다. 또한, 소스 단자가 공통 소스 라인(CSL)에 연결된 게이트 선택 트랜지스터(GST)의 게이트 단자에 게이트 선택 라인(GSL)을 통해 신호를 인가함으로써, n 개의 메모리 셀 소자(MC1~MCn)에 저장된 전하를 모두 제거하는 소거(erase) 동작이 실행될 수 있다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 스트링들의 구조를 나타내는 개략적인 사시도이다.
도 3을 참조하면, 반도체 장치(100)는, 기판(101), 기판(101) 상면에 수직한 방향으로 연장되며 채널 영역(140)이 내부에 배치되는 채널홀들(CH) 및 채널홀들(CH)의 외측벽을 따라 적층된 복수의 층간 절연층들(120) 및 복수의 게이트 전극들(130)을 포함할 수 있다. 또한, 반도체 장치(100)는 채널 영역(140)과 게이트 전극들(130)의 사이에 배치되는 게이트 유전층(150), 채널 영역들(140)의 하부에 배치되는 에피택셜층들(107), 채널홀들(CH)의 상단의 채널 패드들(160), 게이트 전극들(130) 사이의 기판(101) 내의 불순물 영역(105), 및 불순물 영역(105) 상의 도전층(170)을 더 포함할 수 있다. 도 3에서는 상부의 배선 구조, 예를 들어 비트 라인(BL1~BLm)(도 2 참조)과 같은 일부 구성 요소들은 생략하고 도시되었다.
반도체 장치(100)에서, 각각의 채널 영역(140)을 중심으로 하나의 메모리 셀 스트링이 구성될 수 있으며, 복수의 메모리 셀 스트링이 x 방향과 y 방향으로 열과 행을 이루며 배열될 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
채널홀들(CH)은 기판(101) 상에 행과 열을 이루면서 서로 이격되어 배치되고, y 방향에서 서로 쉬프트되도록 배치될 수 있다. 즉, 채널홀들(CH)은 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 채널홀들(CH)은 종횡비에 따라 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다. 다만, 채널홀들(CH)의 배치는 실시예에 따라 다양할 수 있으며, 도시된 형태에 한정되지 않는다.
기둥 형상의 채널 영역(140)이 기판(101)의 상면에 수직한 방향으로 연장되는 채널홀(CH) 내에 배치될 수 있다. 채널홀(CH) 내에서 채널 영역(140)은 내부의 채널 절연층(162)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 채널 절연층(162)이 없는 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널 영역(140) 중 일부는 더미 채널 영역일 수 있다. 채널 영역(140)은 하단에서 에피택셜층(107)을 통해 기판(101)과 연결될 수 있다. 채널 영역(140)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p형 또는 n형 불순물을 포함하는 물질일 수 있다.
복수의 게이트 전극(131-138: 130)이 채널홀들(CH) 각각의 측면을 따라 기판(101)으로부터 수직한 방향에서 이격되어 배치될 수 있다. 도 2를 함께 참조하면, 게이트 전극들(130) 각각은 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC1~MCn) 및 스트링 선택 트랜지스터(SST)의 게이트를 이룰 수 있다. 게이트 전극(130)은 워드 라인들(WL1~ WLn)을 이루며 연장될 수 있고, x 방향 및 y 방향으로 배열된 소정 단위의 인접한 메모리 셀 스트링들에서 공통으로 연결될 수 있다. 예시적인 실시예들에서, 메모리 셀들(MC1~MCn)의 게이트 전극들(132-136)은 5개가 배열될 수 있으나, 이에 한정되지 않으며, 반도체 장치(100)의 용량에 따라서 메모리 셀들(MC1~MCn)을 이루는 게이트 전극들(130)의 개수가 결정될 수 있다. 예컨대, 메모리 셀들(MC1~MCn)을 이루는 게이트 전극들(130)의 개수는 2n개(n은 자연수)일 수 있다.
접지 선택 트랜지스터(GST)의 게이트 전극(131)은 y 방향으로 연장되어 접지 선택 라인(GSL)을 형성할 수 있다. 접지 선택 트랜지스터(GST)의 기능을 위하여, 게이트 전극(131) 하부의 기판(101) 내에도 소정의 불순물이 도핑될 수 있다.
스트링 선택 트랜지스터(SST)의 게이트 전극들(137, 138)은 y 방향으로 연장되어 스트링 선택 라인(SSL)을 형성할 수 있다. x 방향으로 일직선 상에 배치되는 스트링 선택 트랜지스터(SST)의 게이트 전극들(137, 138)은 별도의 배선 구조에 의해, 인접한 메모리 셀 스트링들이 서로 다른 비트 라인(BL1~BLm)(도 2 참조)에 각각 연결될 수 있다. 예시적인 실시예들에서, 스트링 선택 트랜지스터(SST)의 게이트 전극들(137, 138)은 x 방향으로 인접한 메모리 셀 스트링들 사이에서 서로 분리되어 서로 다른 스트링 선택 라인(SSL)을 이루도록 형성될 수도 있다. 실시예에 따라, 스트링 선택 트랜지스터(SST)의 게이트 전극들(137, 138) 및 접지 선택 트랜지스터(GST)의 게이트 전극(131)은 각각 1개 또는 2개 이상일 수 있으며, 메모리 셀들(MC1~MCn)의 게이트 전극들(132-136)과 동일하거나 상이한 구조를 가질 수도 있다.
또한, 일부 게이트 전극들(130), 예를 들어, 접지 선택 트랜지스터(GST)의 게이트 전극(131) 또는 스트링 선택 트랜지스터(SST)의 게이트 전극들(137, 138)에 인접한 게이트 전극들(130)은 더미 게이트 전극일 수 있다. 예를 들어, 접지 선택 트랜지스터(GST)의 게이트 전극(131)과 인접한 게이트 전극(132)은 더미 게이트 전극일 수 있다.
게이트 전극들(130)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 상기 금속 실리사이드 물질은, 예컨대, Co, Ni, Hf, Pt, W 및 Ti 중에서 선택되는 금속의 실리사이드 물질 또는 이들의 조합일 수 있다. 실시예에 따라, 게이트 전극들(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수도 있다. 또한, 별도로 도시되지는 않았지만, 게이트 전극들(130)은 확산 방지막(diffusion barrier)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다.
복수의 층간 절연층들(121-128: 120)이 게이트 전극들(130)의 사이에 배열될 수 있다. 층간 절연층들(120)도 게이트 전극들(130)과 마찬가지로 z 방향으로 서로 이격되고 y 방향으로 연장되도록 배열될 수 있다. 층간 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
제1 절연층(180)은 게이트 전극들(130)의 최상부에 배치될 수 있다. 제1 절연층(180)은 층간 절연층들(120)과 같이 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
채널 패드들(160)은, 메모리 셀 스트링들의 상단에서, 채널 절연층들(162)의 상면을 덮고 채널 영역들(140)과 전기적으로 연결되도록 배치될 수 있다. 채널 패드들(160)은 스트링 선택 트랜지스터(SST)(도 2 참조)의 드레인 영역으로 작용할 수 있다. 채널 패드들(160)은 콘택 플러그와 같은 연결 구조물에 의해 비트 라인들(BL1~BLm)(도 2 참조)과 전기적으로 연결될 수 있다.
채널 패드들(160)은 서로 다른 방향으로 굴곡을 갖는 상면(160U) 및 하면(160L)을 가질 수 있다. 채널 패드들(160)은 볼록한 상면(160U)을 가질 수 있다. 특히, 채널 패드(160)의 상면(160U)은 기판(101)으로부터 멀어지는 방향인 상부를 향하여 볼록한 형상을 가질 수 있다. 채널 패드(160)의 상면(160U)은 제1 절연층(180)으로부터 적어도 일부가 돌출될 수 있다. 이러한 형상에 의해, 채널 패드(160)는 상부의 배선 구조와 안정적으로 연결될 수 있다.
이와 달리, 채널 패드들(160)의 하면(160L)은 기판(101)을 향하여 볼록할 수 있다. 따라서, 채널 패드들(160)은 중심부에서의 최대 높이인 제1 높이(H1)를 가지며, 가장자리로 갈수록 두께가 얇아질 수 있다. 제1 높이(H1)는 약 600 Å 내지 1200 Å의 범위일 수 있다. 채널 패드들(160)은 중심부에서 제2 높이(H2)만큼 제1 절연층(180)으로부터 돌출될 수 있다. 제2 높이(H2)는 수 Å 내지 수십 Å일 수 있다. 채널 패드들(160)은 최상부의 게이트 전극(138)으로부터 제3 높이(H3)만큼 이격되어 위치할 수 있다. 제3 높이(H3)는 약 600 Å 내지 1200 Å의 범위일 수 있으며, 제1 높이(H1)보다 클 수 있으나, 이에 한정되지는 않는다.
채널 패드들(160)의 측면은 채널 영역(140)과 접촉될 수 있다. 본 실시예에서, 채널 패드들(160)의 측면을 채널 영역(140) 및 게이트 유전층(150)이 둘러싸는 것으로 도시하였으나, 실시예들은 이에 한정되지는 않는다. 예를 들어, 일부 실시예들에서, 채널 패드들(160)의 측면에는 채널 영역(140)만 배치되거나, 채널 영역(140)과 게이트 유전층(150)이 모두 배치되지 않을 수 있다. 이 경우, 채널 패드(160)는 채널홀(CH)의 측벽으로 연장되며 제1 절연층(180)과 접촉될 수도 있다.
채널 패드들(160)은 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다. 채널 패드들(160)은 p형 또는 n형 불순물을 포함할 수 있다.
게이트 유전층(150)은 채널홀(CH) 내에서 게이트 전극들(130)과 채널 영역(140)의 사이에 배치될 수 있다. 게이트 유전층(150)은 채널 영역(140)을 따라 기판(101) 상으로 수직하게 연장될 수 있다. 게이트 유전층(150)은 채널 영역(140)으로부터 순차적으로 적층된 터널링층, 전하 저장층 및 블록킹층을 포함할 수 있다. 이에 대해서는, 하기에 도 4a 내지 도 4c를 참조하여 더욱 상세히 설명한다.
에피택셜층(107)은 채널홀들(CH)의 하단에서 기판(101) 상에 배치되며, 적어도 하나의 게이트 전극(130)의 측면에 배치될 수 있다. 에피택셜층(107)은 기판(101)의 리세스된 영역에 배치될 수 있다. 에피택셜층(107)의 상부면의 높이는 최하부의 게이트 전극(131)의 상부면보다 높을 수 있으며, 그 상부의 게이트 전극(132)의 하부면보다 낮을 수 있다. 에피택셜층(107)에 의해 채널 영역(140)의 종횡비가 증가하여도 채널 영역(140)이 기판(101)과 안정적으로 전기적으로 연결될 수 있으며, 메모리 셀 스트링들 사이의 접지 선택 트랜지스터(GST)의 특성이 균일해질 수 있다. 다만, 예시적인 실시예들에서, 에피택셜층(107)은 생략될 수도 있으며, 이 경우, 채널 영역(140)은 기판(101)과 직접 연결될 수 있다.
에피택셜층(107)은 선택적 에피택시 공정(Selective Epitaxial Growth, SEG)을 이용하여 형성된 층일 수 있다. 에피택셜층(107)은 단일층 또는 복수의 층으로 이루어질 수 있다. 에피택셜층(107)은 불순물이 도핑되거나 또는 도핑되지 않은 다결정 실리콘, 단결정 실리콘, 다결정 게르마늄 혹은 단결정 게르마늄을 포함할 수 있다. 예를 들어, 기판(101)이 단결정 실리콘(Si)인 경우, 에피택셜층(107)도 단결정 실리콘일 수 있다. 예시적인 실시예들에서, 기판(101)이 단결정 실리콘(Si)인 경우라도 에피택셜층(107)의 적어도 일부는 복수의 결정립들(grain)을 포함하는 다결정 실리콘 구조를 가질 수도 있다.
도전층(170)은 채널 영역들(140)의 사이에서 게이트 전극들(130) 및 층간 절연층들(120)을 관통하여 기판(101)과 연결될 수 있으며, 매립 절연층(164)에 의해 게이트 전극들(130)과 전기적으로 절연될 수 있다. 따라서, 게이트 전극들(130)은 도전층(170)을 사이에 두고 x 방향에서 서로 분리될 수 있다. 도전층(170)은 y 방향으로 연장되는 라인 형상으로 배치될 수 있다. 도전층(170)은, x 방향으로 소정 간격으로, 예를 들어, 채널 영역(140) 2열 내지 4열마다 하나씩 배열될 수 있으나, 이에 한정되지 않는다. 도전층(170)은 높은 종횡비로 인하여, 기판(101)을 향하면서 폭이 감소되는 형상을 가질 수 있으나, 이에 한정되지는 않는다.
불순물 영역(105)은 도전층(170)의 하부에서 기판(101) 내에 배치될 수 있다. 불순물 영역(105)은 기판(101)의 상면에 인접하여 y 방향으로 연장될 수 있다. 불순물 영역(105)은 기판(101)과 동일하거나 반대되는 도전형의 불순물을 포함할 수 있으며, 동일한 도전형의 불순물을 포함하는 경우, 기판(101)보다 높은 농도로 포함할 수 있다. 도전층(170)은 불순물 영역(105)을 통해 기판(101)에 전압을 인가할 수 있다.
도 4a 내지 도 4c는 예시적인 실시예들에 따른 게이트 유전층을 설명하기 위한 단면도들로서 도 3의 'A' 영역에 대응되는 영역이 도시된다.
도 4a를 참조하면, 메모리 셀 스트링들의 게이트 전극(132), 게이트 유전층(150) 및 채널 영역(140)이 도시된다. 게이트 유전층(150)은 채널 영역(140)으로부터 순차적으로 적층된 터널링층(152), 전하 저장층(154) 및 블록킹층(156)을 포함할 수 있다.
터널링층(152)은 F-N 터널링 방식으로 전하를 전하 저장층(154)으로 터널링시킬 수 있다. 터널링층(152)은 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다.
전하 저장층(154)은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 예컨대, 전하 저장층(154)은 유전 물질, 양자 도트(quantum dots) 또는 나노 크리스탈(nanocrystals)을 포함할 수 있다. 여기서, 상기 양자 도트 또는 나노 크리스탈은 도전체, 예를 들면 금속 또는 반도체의 미세 입자들로 구성될 수 있다. 예시적인 실시예들에서, 전하 저장층(154)이 전하 트랩층인 경우, 전하 저장층(154)은 실리콘 질화물로 이루어질 수 있다.
블록킹층(156)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다. 상기 고유전율 유전 물질은, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다.
도 4b를 참조하면, 메모리 셀 스트링들의 게이트 전극(132), 게이트 유전층(150a) 및 채널 영역(140)이 도시된다. 게이트 유전층(150a)은 채널 영역(140)으로부터 순차적으로 터널링층(152), 전하 저장층(154) 및 블록킹층(156a)이 적층된 구조를 가질 수 있다. 게이트 유전층(150a)을 이루는 상기 층들의 상대적인 두께는 도면에 도시된 것에 한정되지 않으며 다양하게 변화될 수 있다.
특히, 본 실시예의 게이트 유전층(150a)은 도 4a의 실시예에서와 달리, 터널링층(152) 및 전하 저장층(154)은 채널 영역(140)을 따라 수직하게 연장되도록 배치되지만, 블록킹층(156a)은 게이트 전극층(132)을 둘러싸도록 배치될 수 있다.
도 4c를 참조하면, 메모리 셀 스트링들의 게이트 전극(132), 게이트 유전층(150b) 및 채널 영역(140)이 도시된다. 게이트 유전층(150b)은 채널 영역(140)으로부터 순차적으로 터널링층(152b), 전하 저장층(154b) 및 블록킹층(156b)이 적층된 구조를 가질 수 있다.
특히, 본 실시예의 게이트 유전층(150b)은 도 4a 및 도 4b의 실시예들에서와 달리, 터널링층(152b), 전하 저장층(154b) 및 블록킹층(156b)이 모두 게이트 전극층(132)을 둘러싸도록 배치될 수 있다. 일부 실시예들에서, 블록킹층(156b)의 일부는 채널 영역(140)을 따라 수직하게 연장되도록 배치되고, 일부는 게이트 전극층(132)을 둘러싸도록 배치될 수도 있다.
도 5a 내지 도 5c는 예시적인 실시예들에 따른 채널 패드들을 설명하기 위한 단면도들로서 도 3의 'B' 영역에 대응되는 영역이 도시된다.
도 5a를 참조하면, 채널홀(CH) 내의 채널 영역(140), 게이트 유전층(150) 및 채널 패드(160a)가 도시된다. 채널 패드(160a)는 상부로 볼록한 상면(160aU)을 가질 수 있다.
특히, 본 실시예의 채널 패드(160a)는 도 3의 실시예에서와 달리, 편평한 하면(160aL)을 가질 수 있다. 이와 같은 채널 패드(160a)의 하면(160aL)의 형상은 제조 방법에 따라 변경될 수 있다.
도 5b를 참조하면, 채널홀(CH) 내의 채널 영역(140), 게이트 유전층(150) 및 채널 패드(160b)가 도시된다. 채널 패드(160b)는 상부로 볼록한 상면(160bU) 및 하부로 볼록한 하면(160bL)을 가질 수 있다.
특히, 본 실시예의 채널 패드(160b)는 도 3의 실시예에서와 달리, 채널홀(CH) 전체가 제1 절연층(180)으로부터 상부로 돌출될 수 있다. 즉, 채널 패드(160b)의 측면을 둘러싸는 채널 영역(140) 및 게이트 유전층(150)이 채널 패드(160b)와 함께 제1 절연층(180)으로부터 돌출될 수 있다. 게이트 유전층(150)은 제1 절연층(180)으로부터 제4 높이(H4)로 돌출될 수 있으며, 제4 높이(H4)는 예를 들어, 수 Å 내지 수십 Å의 범위일 수 있다.
도 5c는 채널홀(CH) 내의 채널 영역(140), 게이트 유전층(150) 및 채널 패드(160c)가 도시된다. 채널 패드(160c)는 상부로 볼록한 상면(160cU) 및 하부로 볼록한 하면(160cL)을 가질 수 있다.
특히, 본 실시예의 채널 패드(160c)는 도 3의 실시예에서와 달리, 상면(160cU)의 폭(W1)보다 하면(160cL)의 폭(W2)이 작을 수 있다. 이는, 채널홀(CH)이 기판(101)을 향하는 하부로 갈수록 폭이 감소하는 형태를 가지기 때문일 수 있다. 채널홀(CH)이 높은 종횡비를 갖는 경우, 형성 공정에 따라 하부로 갈수록 폭이 감소하는 형태로 형성될 수 있으며, 이에 따라, 채널홀(CH)의 상단을 채우는 채널 패드(160c)도 상면(160cU)과 하면(160cL)의 폭이 다르게 형성될 수 있다.
도 6은 예시적인 실시예들에 따른 채널 패드들을 설명하기 위한 전자 현미경 사진이다.
도 6을 참조하면, 주사 전자현미경(Scanning Electron Microscopy, SEM)에 의해 분석된 채널 패드(160)가 나타난다. 채널홀(CH) 내에 측벽으로부터 게이트 유전층(150) 및 채널 영역(140)이 순차적으로 배치될 수 있다. 채널홀(CH)의 하부에는 채널 절연층(162)이 채널홀(CH)을 매립하고, 상단에는 채널 절연층(162) 상에 채널 패드(160)가 배치될 수 있다.
채널 패드(160)는 상부를 향하여 볼록한 상면(160U)을 가질 수 있으며, 볼록한 정도는 실시예들에서 다양하게 변경될 수 있다. 또한, 채널 패드(160)는 하부를 향하여 볼록한 하면(160L)을 가질 수 있다. 채널 영역(140)과 채널 패드(160)는 동일한 물질로 이루어질 수 있으며, 이 경우, 도 6에 나타난 것과 같이 경계가 사진 상에서 구별되지 어려울 수 있다.
또한, 본 실시예에서는, 도 4b의 실시예와 유사하게, 게이트 전극(138)과 채널홀(CH) 사이에 게이트 유전층(150)의 일부가 배치될 수 있다.
도 7a 내지 도 7j는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다. 도 7a 내지 도 7j에서는, 도 3의 반도체 장치(100)의 제조 방법이 설명된다.
도 7a를 참조하면, 기판(101) 상에 희생층들(111-117: 110) 및 층간 절연층들(121-128: 120)을 교대로 적층한 후, 제1 절연층(180)을 최상부에 형성할 수 있다. 후속 공정을 통해, 희생층들(110)은 게이트 전극(130)으로 교체될 수 있다.
먼저, 층간 절연층(121)을 형성하고, 희생층들(110) 및 층간 절연층들(120)을 도시된 것과 같이 기판(101) 상에 서로 교대로 적층하여 적층 구조물을 형성할 수 있다. 희생층들(110)은 층간 절연층들(120)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 즉, 희생층들(110)은, 희생층들(110)을 식각하는 공정 중에 층간 절연층들(120)의 식각을 최소화하면서 식각될 수 있는 물질로 형성될 수 있다. 이러한 식각 선택성 또는 식각 선택비는 층간 절연층(120)의 식각 속도에 대한 희생층들(110)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 예를 들면, 층간 절연층(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 희생층들(110)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 층간 절연층(120)과 다른 물질로 이루어질 수 있다.
일부 실시예들에서, 층간 절연층들(120)의 두께는 모두 동일하지 않을 수 있다. 예를 들어, 최하부의 층간 절연층(121)은 상대적으로 얇게 형성될 수 있다. 또한, 일부 실시예들에서, 도 2의 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn)의 사이에 배치되는 층간 절연층들(122, 126)은 메모리 셀들(MC1~MCn) 사이에 배치되는 층간 절연층들(123-125)보다 상대적으로 두껍게 형성될 수 있다. 층간 절연층들(120) 및 희생층들(110)의 두께는 도시된 것으로부터 다양하게 변형될 수 있으며, 층간 절연층들(120) 및 희생층들(110)을 구성하는 막들의 개수 역시 다양하게 변경될 수 있다.
최상부에 형성되는 제1 절연층(180)은 후속에서 채널 패드(160)(도 3 참조)가 형성되는 영역을 포함할 수 있으며, 층간 절연층들(120)에 비하여 상대적으로 두꺼운 두께(T1)로 형성될 수 있다. 상기 두께(T1)는 채널 패드(160)의 두께의 1.5 배 내지 2.5 배의 범위일 수 있다. 예를 들어, 상기 두께(T1)는 약 1000 Å 내지 2200 Å의 범위, 예를 들어, 약 1500 Å 내지 2000 Å의 범위일 수 있다. 제1 절연층(180)이 상기 범위보다 두꺼운 경우, 후속에서 평탄화 공정 중에 제거되어야 하는 양이 많아져, 채널 패드(160)에 디싱(dishing)이 발생할 수 있다. 제1 절연층(180)이 상기 범위보다 얇은 경우, 후속에서 형성되는 최상부의 게이트 전극(138)과의 거리가 가까워져 불량이 발생될 수 있다.
제1 절연층(180)은, 예를 들어, TEOS(Tetra-Ethly-Ortho-Silicate) 산화막일 수 있다.
도 7b를 참조하면, 적층된 층간 절연층들(120), 희생층들(110) 및 제1 절연층(180) 상에 제1 내지 제3 마스크층들(182, 184, 186)을 형성할 수 있다.
제1 및 제2 마스크층들(182, 184)은 서로 다른 물질로 이루어질 수 있으며, 이에 의해 서로 식각 선택성을 가질 수 있다. 제2 마스크층(184)은 층간 절연층(120)들과 동일한 물질로 이루어질 수 있다. 예를 들어, 제1 마스크층(182)은 실리콘 질화물일 수 있으며, 제2 마스크층(184)는 TEOS와 같은 실리콘 질화물일 수 있다.
제3 마스크층(186)은 예를 들어, 포토레지스트층일 수 있으며, 채널홀들(CH)(도 3 참조)에 대응되는 영역을 오픈시키도록 패터닝될 수 있다.
도 7c를 참조하면, 제3 마스크층(186)을 이용하여 채널홀들(CH)을 형성할 수 있다.
채널홀들(CH)은 제1 및 제2 마스크층들(182, 184), 제1 절연층(180), 희생층들(110) 및 층간 절연층들(120)을 이방성 식각하여 형성할 수 있다. 상기 식각 시에, 제2 마스크층(184)은 하드 마스크층으로서 기능할 수 있다. 채널홀들(CH)에 의해 기판(101)의 일부가 리세스될 수 있으나, 이에 한정되지는 않는다.
서로 다른 종류의 막들을 포함한 적층 구조물을 식각하기 때문에, 일부 실시예들에서, 채널홀들(CH)의 측벽은 기판(101)의 상부면에 수직하지 않을 수 있다. 예를 들어, 일부 실시예들에서, 채널홀들(CH)의 폭은 기판(101)의 상부면에 가까울수록 감소될 수 있다.
도 7d를 참조하면, 채널홀들(CH) 내에, 에피택셜층(107), 게이트 유전층(150), 채널 영역(140) 및 예비 채널 절연층(162P)을 형성할 수 있다.
먼저, 기판(101)의 리세스된 영역 상에 에피택셜층(107)을 형성할 수 있다. 에피택셜층(107)은 기판(101)으로부터 SEG를 이용하여 성장시킬 수 있으며, 단일층 또는 복수의 층으로 이루어질 수 있다. 에피택셜층(107)은 불순물이 도핑되거나 또는 도핑되지 않은 다결정 실리콘, 단결정 실리콘, 다결정 게르마늄 혹은 단결정 게르마늄을 포함할 수 있다. 에피택셜층(107)은 상부면이 접지 선택 트랜지스터(GST)(도 2 참조)의 게이트 전극(131)으로 대체되는 희생층(111)의 상부면보다 높게 형성될 수 있다.
다음으로, 게이트 유전층(150)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 사용하여 균일한 두께를 가지도록 형성될 수 있다. 본 단계에서 게이트 유전층(150)은 전부 또는 일부 형성될 수 있으며, 채널홀(CH)을 따라 기판(101)에 수직하게 연장되는 부분이 본 단계에서 형성될 수 있다. 채널 영역(140)은 채널홀들(CH) 내에서 게이트 유전층(150) 상에 형성될 수 있다.
예비 채널 절연층(162P)은 채널홀들(CH)을 충전하도록 형성되며, 절연 물질일 수 있다. 다만, 일부 실시예들에서는, 예비 채널 절연층(162P)이 아닌 도전성 물질로 채널 영역(140) 사이를 매립할 수도 있다. 본 단계에서, 예비 채널 절연층(162P)은 채널홀들(CH)을 매립하고 제2 마스크층(184)의 상부에도 형성될 수 있다.
도 7e를 참조하면, 채널홀들(CH)의 상단에서 예비 채널 절연층(162P)의 일부를 제거하여 채널 절연층(162)을 형성할 수 있다.
먼저, 제1 마스크층(182)을 정지층으로 이용하여 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정과 같은 평탄화 공정을 수행하여, 상부에 형성된 예비 채널 절연층(162P)의 물질들을 제거하고, 적층 구조물의 평탄한 상부면을 형성할 수 있다. 이에 의해, 제2 마스크층(184)이 제거될 수 있다. 다만, 본 공정은 선택적인 것으로 생략될 수도 있다.
다음으로, 에치-백(etch-back) 공정을 이용하여, 예비 채널 절연층(162P)의 일부를 제거할 수 있다. 본 공정에 의해 형성된 채널 절연층(162)의 상면은, 제1 절연층(180) 내에 위치할 수 있으며 기판(101)을 향하여 볼록한 형상을 갖게 될 수 있다. 일부 실시예들에서, 예비 채널 절연층(162P)의 일부 제거 시에, 측면의 채널 영역(140) 및/또는 게이트 유전층(150)도 적어도 일부가 함께 제거될 수 있다. 상기 평탄화 공정 또는 에치-백 공정 시에, 제1 마스크층(182)도 일부 제거될 수 있으며, 이에 따라 이전 단계에서의 두께(T2)(도 7d 참조)보다 감소한 두께(T3)를 가질 수 있다.
도 7f를 참조하면, 채널 절연층(162) 상에 채널 패드층(160P)을 형성할 수 있다.
도전성 물질을 증착하여 채널 절연층(162) 상에 채널홀들(CH)을 매립하고 적층 구조물의 상부로 연장되는 채널 패드층(160P)을 형성할 수 있다. 제1 마스크층(182)의 상면에는 채널 패드층(160P)이 소정 두께(T4)로 형성될 수 있다. 상기 두께(T4)는 복수의 채널홀들(CH)을 모두 안정적으로 매립할 수 있는 범위에서 최소 두께로 결정될 수 있다.
본 단계에서, 채널홀들(CH) 내에 형성되는 채널 패드층(160P)은 그 깊이를 조절함으로써 내부에 보이드와 같은 결함을 포함하지 않도록 형성될 수 있다. 채널 패드층(160P)이 형성되는 깊이는 제1 절연층(180) 및 제1 마스크층(182)의 두께 및 목적하는 채널 패드(160)의 두께에 따라 결정될 수 있으며, 본 발명의 실시예에서는 특히 도 7a를 참조하여 상술한 것과 같이, 제1 절연층(180)의 두께를 조절함으로써 상기 깊이를 조절할 수 있다.
도 7g를 참조하면, 채널홀들(CH) 내에만 잔존하도록 채널 패드층(160P)의 일부를 제거하여 채널 패드들(160)을 형성할 수 있다.
먼저, 제1 마스크층(182)을 정지층으로 이용하여 CMP와 같은 평탄화 공정을 수행하여, 제1 마스크층(182) 상부의 채널 패드층(160P)을 제거할 수 있다.
다음으로, 제1 절연층(180)을 이용하여 CMP와 같은 평탄화 공정을 수행하여, 제1 마스크층(182) 상부의 채널 패드층(160P) 및 제1 마스크층(182)을 제거할 수 있다. 이 때, 주로 제1 마스크층(182)을 제거하는 조건으로 평탄화 공정이 수행되므로, 상대적으로 채널 패드층(160P)이 잘 제거되지 않을 수 있으며, 이에 의해 채널 패드들(160)의 상면이 볼록하게 형성될 수 있다. 또한, 제1 절연층(180)을 거의 제거하지 않으므로, 채널 패드(160)에서 디싱(dishing)과 같은 현상을 방지할 수 있다. 채널 패드들(160)의 하면은 채널 절연층(162)의 형상에 의해 하부로 볼록하게 형성될 수 있다.
채널 패드들(160)이 형성된 후, 제1 절연층(180)의 두께(T5)는 처음 형성 시의 두께(T1)(도 7a 참조)와 동일하거나, 본 단계에서 소량이 제거되어 다소 작을 수 있다. 상기 두께(T5)는 채널 패드(160)의 두께의 약 1.5 배 내지 2.5 배, 예를 들어, 약 1.5배 내지 2배의 범위일 수 있다.
도 7h를 참조하면, 채널 패드(160) 상에 제2 절연층(188)을 형성한 후, 희생층들(110) 및 층간 절연층들(120)의 적층물을 소정 간격으로 분리하는 개구부(OP)를 형성하고, 개구부(OP)를 통해 노출된 희생층들(110)을 제거할 수 있다.
제2 절연층(188)은 채널 패드(160) 및 그 하부의 채널 영역(140) 등의 손상을 방지할 수 있다. 제1 및 제2 절연층(180, 188)의 경계면은 채널 패드(160)의 상면(160U)에 인접한 채널 영역(140) 및 게이트 유전층(150)의 가장자리에 형성될 수 있다.
개구부(OP)는 포토 리소그래피 공정을 이용하여 마스크층을 형성하고, 희생층들(110) 및 층간 절연층들(120)의 적층물을 이방성 식각함으로써 형성될 수 있다. 개구부(OP)는 y 방향(도 3 참조)으로 연장되는 트랜치 형태로 형성될 수 있다. 개구부(OP)는 채널 영역들(140)의 사이에서 기판(101)을 노출시킬 수 있다. 희생층들(110)이 식각 공정에 의해 제거될 수 있으며, 그에 따라 층간 절연층들(120) 사이에 복수의 측면 개구부들이 형성될 수 있다. 상기 측면 개구부들을 통해 게이트 유전층(150)의 일부 측벽들이 노출될 수 있다.
도 7i를 참조하면, 게이트 전극(130)을 희생층(110)이 제거된 상기 측면 개구부들 내에 형성할 수 있다.
게이트 전극들(130)은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 상기 금속 실리사이드 물질은, 예컨대, Co, Ni, Hf, Pt, W 및 Ti 중에서 선택되는 금속의 실리사이드 물질 또는 이들의 조합일 수 있다. 게이트 전극들(130)이 금속 실리사이드 물질로 이루어지는 경우, 실리콘(Si)을 터널부들(TP) 내에 매립한 후, 별도의 금속층을 형성하여 실리사이드화 공정을 수행함으로써 게이트 전극들(130)을 형성할 수 있다.
게이트 전극(130)을 형성한 후, 상기 측면 개구부들 내에만 게이트 전극(130)이 배치되도록, 개구부(OP) 내에 형성된 게이트 전극(130)을 이루는 물질을 추가적인 공정을 통하여 제거할 수 있다. 본 단계에서, 도시된 것과 같이 개구부(OP)를 향하여 게이트 전극(130)보다 층간 절연층(120)이 돌출될 수 있으나, 이에 한정되지는 않는다.
도 7j를 참조하면, 개구부(OP) 내의 기판(101)에 불순물 영역(105)을 형성하고, 불순물 영역(105) 상에 매립 절연층(164) 및 도전층(170)을 형성할 수 있다.
먼저, 개구부(OP)에 의해 노출된 기판(101) 내에 불순물을 주입함으로써 불순물 영역(105)이 형성될 수 있다. 다음으로, 개구부(OP)의 측벽에 매립 절연층(164)을 형성할 수 있다. 매립 절연층(164)은 절연 물질을 형성하고 기판(101)의 상면이 노출되도록 기판(101) 상에서 절연 물질을 제거하여 스페이서 형태로 제조될 수 있다. 예시적인 실시예들에서, 불순물 영역(105)은 매립 절연층(164)의 적어도 일부를 먼저 형성한 후 형성될 수도 있다. 예시적인 실시예들에서, 매립 절연층(164)은 다층막으로 이루어질 수도 있다.
다음으로, 매립 절연층(164)에 의해 정의되는 영역에 도전층(170)을 형성할 수 있다. 도전층(170)의 형성 전에, 매립 절연층(164) 상에 확산 방지층이 더 형성될 수 있다. 상기 확산 방지층은, 예를 들어, TiN, WN과 같은 질화물을 포함할 수 있다.
이후에, 채널 패드들(160) 상에 제2 절연층(188)을 관통하는 콘택홀들을 형성하고, 상기 콘택홀들을 매립하는 콘택 플러그들(190)을 형성할 수 있다. 본 실시예에서는, 채널 패드들(160)이 상부를 향하여 볼록한 상면을 가지므로, 본 단계에서 복수의 콘택 플러그들(190)을 형성할 때 일부가 채널 패드들(160)와 연결되지 않는 불량이 발생하는 것을 방지할 수 있다. 즉, 채널 패드들(160)의 볼록한 상면에 의해, 상기 콘택홀들의 형성 시의 공정 마진을 확보할 수 있게 되어, 상기 콘택홀에 의해 채널 패드들(160)이 노출되지 않는 현상을 방지할 수 있게 된다.
일부 실시예들에서, 콘택 플러그들(190)은 채널 패드들(160)을 일부 리세스하도록 형성될 수도 있다. 콘택 플러그들(190)은 채널 패드들(160)을 비트 라인(BL1~BLm)(도 2 참조)과 같은 배선 구조들과 연결시킬 수 있다.
콘택 플러그들(190)은 도전성 물질, 예를 들어, 텅스텐(W), 알루미늄(Al) 또는 구리(Cu) 등과 같은 금속으로 이루어질 수 있다.
도 8 및 도 9는 예시적인 실시예들에 따른 반도체 장치의 개략적인 사시도들이다.
도 8을 참조하면, 반도체 장치(100a)는, 기판(101), 채널 영역(140)이 내부에 배치되는 채널홀들(CH), 복수의 층간 절연층들(120), 복수의 게이트 전극들(130), 게이트 유전층(150), 에피택셜층들(107), 채널 패드들(160), 불순물 영역(105), 및 도전층(170)을 포함할 수 있다. 또한, 반도체 장치(100a)는, 채널 패드들(160) 상의 콘택 플러그들(190) 및 비트 라인들(195)을 더 포함할 수 있다.
채널 패드들(160)은 콘택 플러그들(190)을 통해서 비트 라인들(195)과 전기적으로 연결될 수 있다. 본 실시예에서, 채널 패드들(160)은 상부를 향하여 볼록한 상면을 가지므로, 콘택 플러그들(190)과 전기적으로 안정적으로 연결될 수 있다.
콘택 플러그들(190)은 하부로 갈수록 폭이 감소하는 형상을 가질 수 있으나, 이에 한정되지는 않는다. 일부 실시예들에서, 콘택 플러그들(190)은 채널 패드들(160)의 상부를 소정 깊이로 리세스하도록 형성될 수 있다.
비트 라인들(195)은 콘택 플러그들(190)의 상부에서 일 방향, 예를 들어, x 방향으로 연장될 수 있다. 비트 라인들(195)은 x 방향으로 일직선 상에 배치되는 채널 패드들(160)이 서로 다른 비트 라인들(195)에 연결되도록 배치될 수 있다. 이를 위해, 일부 실시예들에서 비트 라인들(195)은 하부 또는 상부에 위치하는 추가적인 배선 라인들 및 콘택 플러그들을 더 포함하는 구조를 가질 수도 있다.
콘택 플러그들(190) 및 비트 라인들(195)은 도전성 물질, 예를 들어, 텅스텐(W), 알루미늄(Al) 또는 구리(Cu) 등과 같은 금속을 포함할 수 있다.
도 9를 참조하면, 반도체 장치(100b)는, 기판(101), 채널 영역(140)이 내부에 배치되는 채널홀들(CH), 복수의 층간 절연층들(120), 복수의 게이트 전극들(130), 기판(101) 상에 배치되며 채널 영역(140)이 수평하게 연장된 영역을 포함하는 수평부(SP), 수평부(SP) 외측의 수평 충전층(108), 게이트 유전층(150) 및 채널 패드들(160)을 포함할 수 있다.
특히, 본 실시예의 반도체 장치(100b)는 게이트 전극(130)의 하부에 배치되는 수평부(SP)를 더 포함할 수 있다. 일부 실시예들에서, 수평부(SP)는 기판(101) 내에 배치될 수도 있다.
수평부(SP)는 채널홀들(CH)과 연결되며, 기판(101)의 상면에 평행한 층으로 배치되어 적어도 일부 채널홀들(CH) 사이에서 연결된 구조를 가질 수 있다. 수평부(SP)는 적어도 일부 채널홀들(CH)의 사이에서 서로 연결된 판 형상의 구조를 가질 수 있으며, 수평부(SP)에 의해 연결되는 채널홀들(CH)의 개수는 실시예들에서 다양하게 변경될 수 있다.
수평부(SP)는 게이트 유전층(150) 및 채널 영역(140)의 일부로 이루어질 수 있다. 즉, 수평부(SP)는 채널 영역(140) 및 게이트 유전층(150)이 채널홀들(CH)로부터 수평 방향으로 연장되어 이루어질 수 있다. 수평부(SP)의 하면 및 측면에는 게이트 유전층(150)이 배치될 수 있으며, 수평부(SP)의 내부는 채널 영역(140)으로 채워질 수 있다. 다만, 수평부(SP) 내의 채널 영역(140) 및 게이트 유전층(150)의 배치는 이에 한정되지 않으며, 실시예들에서 다양하게 변경될 수 있다.
수평 충전층(108)은 수평부(SP)의 외측에서 수평부(SP)와 수평하게 배치될 수 있다. 즉, 수평 충전층(108)은 수평부(SP)와 함께 기판(101)의 상면에 평행한 하나의 층을 형성할 수 있다. 수평 충전층(108)은 도전성 물질, 예를 들어, 반도체 물질로 이루어질 수 있으나, 이에 한정되지는 않는다. 일부 실시예들에서, 수평 충전층(108)은 생략될 수도 있으며, 이 경우 수평부(SP)가 수평 충전층(108)이 형성된 영역까지 연장될 수 있다.
본 실시예에서, 채널 패드들(160) 중 일부는 상부에서 비트 라인(195)(도 8 참조)과 연결되고 일부는 비트 라인(195)과 다른 전기적 신호가 인가되는 배선 라인에 연결될 수 있다.
도 10은 예시적인 실시예들에 따른 반도체 장치의 개략적인 사시도이다.
도 10을 참조하면, 반도체 장치(200)는 셀 영역(CELL) 및 주변 회로(peripheral circuit) 영역(PERI)을 포함할 수 있다.
셀 영역(CELL)은 도 1의 메모리 셀 어레이(20)가 배치되는 영역에 해당할 수 있으며, 주변 회로 영역(PERI)은 도 1의 메모리 셀 어레이(20)의 구동 회로(30)가 배치되는 영역에 해당할 수 있다. 셀 영역(CELL)은 주변 회로 영역(PERI)의 상단에 배치될 수 있다. 예시적인 실시예들에서, 셀 영역(CELL)은 주변 회로 영역(PERI)의 하단에 배치될 수도 있다.
셀 영역(CELL)은, 반도체 장치(100)는, 기판(101), 기판(101) 상면에 수직한 방향으로 연장되며 채널 영역(140)이 내부에 배치되는 채널홀들(CH) 및 채널홀들(CH)의 외측벽을 따라 적층된 복수의 층간 절연층들(120) 및 복수의 게이트 전극들(130)을 포함할 수 있다. 또한, 반도체 장치(100)는 채널 영역(140)과 게이트 전극들(130)의 사이에 배치되는 게이트 유전층(150), 채널 영역들(140)의 하부에 배치되는 에피택셜층들(107), 채널홀들(CH)의 상단의 채널 패드들(160), 게이트 전극들(130) 사이의 기판(101) 내의 불순물 영역(105), 및 불순물 영역(105) 상의 도전층(170)을 더 포함할 수 있다.
본 실시예에서, 셀 영역(CELL)은 도 3의 실시예와 동일한 구조를 갖는 것으로 도시되었으나, 이에 한정되지 않는다. 셀 영역(CELL)은 예를 들어, 도 4a 내지 도 5c, 도 8 및 도 9를 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 구조를 갖는 반도체 장치를 포함할 수 있다.
주변 회로 영역(PERI)은, 기저 기판(201), 기저 기판(201) 상에 배치된 회로 소자들(230), 콘택 플러그들(250) 및 배선 라인들(260)을 포함할 수 있다.
기저 기판(201)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기저 기판(201)은 소자분리층(210)이 형성되어 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 도핑 영역(205)이 배치될 수 있다. 기저 기판(201)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다.
회로 소자(230)는 수평 트랜지스터를 포함할 수 있다. 각각의 회로 소자(230)는 회로 게이트 절연층(232), 스페이서층(234) 및 회로 게이트 전극(235)을 포함할 수 있다. 회로 게이트 전극(235)의 양 측에서 기저 기판(201) 내에는 도핑 영역(205)이 배치되어, 회로 소자(230)의 소스 영역 또는 드레인 영역으로 작용할 수 있다.
복수의 주변 영역 절연층들(244, 246, 248)이 기저 기판(201) 상에서 회로 소자(230) 상에 배치될 수 있다.
콘택 플러그들(250)은 주변 영역 절연층(244)을 관통하여 도핑 영역(205)에 연결될 수 있다. 콘택 플러그들(250)에 의해 회로 소자(230)에 전기적 신호가 인가될 수 있다. 도시되지 않은 영역에서, 회로 게이트 전극(235)에도 콘택 플러그들(250)가 연결될 수 있다. 배선 라인들(260)은 콘택 플러그들(250)과 연결될 수 있으며, 예시적인 실시예들에서, 복수의 층으로 배치될 수 있다.
주변 회로 영역(PERI)이 먼저 제조된 후에, 셀 영역(CELL)의 기판(101)이 그 상부에 형성되어 셀 영역(CELL)이 제조될 수 있다. 기판(101)은 기저 기판(201)과 동일한 크기를 갖거나, 기저 기판(201)보다 작게 형성될 수 있다. 기판(101)은 다결정 실리콘으로 형성되거나, 비정질 실리콘으로 형성된 후 단결정화될 수도 있다.
셀 영역(CELL) 및 주변 회로 영역(PERI)은 도시되지 않은 영역에서 서로 연결될 수 있다. 예를 들어, 게이트 전극(130)의 y 방향에서의 일단은 회로 소자(230)와 전기적으로 연결될 수 있다.
도 11은 예시적인 실시예들에 따른 반도체 장치를 포함하는 저장 장치를 나타낸 블록도이다.
도 11을 참조하면, 본 실시예에 따른 저장 장치(1000)는 호스트(HOST)와 통신하는 컨트롤러(1010) 및 데이터를 저장하는 메모리(1020-1, 1020-2, 1020-3)를 포함할 수 있다. 각 메모리(1020-1, 1020-2, 1020-3)는, 도 3 내지 도 5c, 및 도 8 내지 도 10을 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다.
컨트롤러(1010)와 통신하는 호스트(HOST)는 저장 장치(1000)가 장착되는 다양한 전자 기기일 수 있으며, 예를 들어 스마트폰, 디지털 카메라, 데스크 톱, 랩톱, 미디어 플레이어 등일 수 있다. 컨트롤러(1010)는 호스트(HOST)에서 전달되는 데이터 쓰기 또는 읽기 요청을 수신하여 메모리(1020-1, 1020-2, 1020-3)에 데이터를 저장하거나, 메모리(1020-1, 1020-2, 1020-3)로부터 데이터를 인출하기 위한 명령(CMD)을 생성할 수 있다.
도 11에 도시한 바와 같이, 저장 장치(1000) 내에 하나 이상의 메모리(1020-1, 1020-2, 1020-3)가 컨트롤러(1010)에 병렬로 연결될 수 있다. 복수의 메모리(1020-1, 1020-2, 1020-3)를 컨트롤러(1010)에 병렬로 연결함으로써, SSD(Solid State Drive)와 같이 큰 용량을 갖는 저장 장치(1000)를 구현할 수 있다.
도 12는 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 12를 참조하면, 본 실시예에 따른 전자 기기(2000)는 통신부(2010), 입력부(2020), 출력부(2030), 메모리(2040) 및 프로세서(2050)를 포함할 수 있다.
통신부(2010)는 유/무선 통신 모듈을 포함할 수 있으며, 무선 인터넷 모듈, 근거리 통신 모듈, GPS 모듈, 이동통신 모듈 등을 포함할 수 있다. 통신부(2010)에 포함되는 유/무선 통신 모듈은 다양한 통신 표준 규격에 의해 외부 통신망과 연결되어 데이터를 송수신할 수 있다.
입력부(2020)는 사용자가 전자 기기(2000)의 동작을 제어하기 위해 제공되는 모듈로서, 기계식 스위치, 터치스크린, 음성 인식 모듈 등을 포함할 수 있다. 또한, 입력부(2020)는 트랙 볼 또는 레이저 포인터 방식 등으로 동작하는 마우스, 또는 핑거 마우스 장치를 포함할 수도 있으며, 그 외에 사용자가 데이터를 입력할 수 있는 다양한 센서 모듈을 더 포함할 수도 있다.
출력부(2030)는 전자 기기(2000)에서 처리되는 정보를 음성 또는 영상의 형태로 출력하며, 메모리(2040)는 프로세서(2050)의 처리 및 제어를 위한 프로그램이나, 또는 데이터 등을 저장할 수 있다. 프로세서(2050)는 필요한 동작에 따라 메모리(2040)에 명령어를 전달하여 데이터를 저장 또는 인출할 수 있다.
메모리(2040)는 전자 기기(2000)에 내장되거나 또는 별도의 인터페이스를 통해 프로세서(2050)와 통신할 수 있다. 별도의 인터페이스를 통해 프로세서(2050)와 통신하는 경우, 프로세서(2050)는 SD, SDHC, SDXC, MICRO SD, USB 등과 같은 다양한 인터페이스 규격을 통해 메모리(2040)에 데이터를 저장하거나 또는 인출할 수 있다.
프로세서(2050)는 전자 기기(2000)에 포함되는 각부의 동작을 제어한다. 프로세서(2050)는 음성 통화, 화상 통화, 데이터 통신 등과 관련된 제어 및 처리를 수행하거나, 멀티미디어 재생 및 관리를 위한 제어 및 처리를 수행할 수도 있다. 또한, 프로세서(2050)는 입력부(2020)를 통해 사용자로부터 전달되는 입력을 처리하고 그 결과를 출력부(2030)를 통해 출력할 수 있다. 또한, 프로세서(2050)는 앞서 설명한 바와 같이 전자 기기(2000)의 동작을 제어하는데 있어서 필요한 데이터를 메모리(2040)에 저장하거나 메모리(2040)로부터 인출할 수 있다. 프로세서(2050) 및 메모리(2040) 중 적어도 하나는 도 3 내지 도 5c, 및 도 8 내지 도 10을 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다.
도 13은 예시적인 실시예들에 따른 반도체 장치를 포함하는 시스템을 보여주는 개략도이다.
도 13을 참조하면, 시스템(3000)은 제어기(3100), 입/출력 장치(3200), 메모리(3300) 및 인터페이스(3400)를 포함할 수 있다. 시스템(3000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
제어기(3100)는 프로그램을 실행하고, 시스템(3000)을 제어하는 역할을 할 수 있다. 제어기(3100)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다.
입/출력 장치(3200)는 시스템(3000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(3000)은 입/출력 장치(3200)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(3200)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다.
메모리(3300)는 제어기(3100)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(3100)에서 처리된 데이터를 저장할 수 있다. 메모리(3300)는 본 발명의 실시예들 중 어느 하나에 따른 반도체 장치를 포함할 수 있다.
인터페이스(3400)는 시스템(3000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(3100), 입/출력 장치(3200), 메모리(3300) 및 인터페이스(3400)는 버스(3500)를 통하여 서로 통신할 수 있다.
제어기(3100) 또는 메모리(3300) 중 적어도 하나는 도 3 내지 도 5c, 및 도 8 내지 도 10을 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
CH: 채널홀 100: 반도체 장치
101: 기판 105: 불순물 영역
107: 에피택셜층 110: 희생층
120: 층간 절연층 130: 게이트 전극
140: 채널 영역 150: 게이트 유전층
152: 터널링층 154: 전하 저장층
156: 블록킹층 160: 채널 패드
162: 채널 절연층 164: 매립 절연층
170: 도전층 180: 제1 절연층
182: 제1 마스크층 184: 제2 마스크층
186: 제3 마스크층 188: 제2 절연층
190: 콘택 플러그 195: 비트 라인

Claims (20)

  1. 기판 상에 수직하게 적층되는 게이트 전극들;
    상기 게이트 전극들을 관통하여 상기 기판에 수직하게 연장되며, 채널 영역이 배치되는 채널홀들; 및
    상기 채널홀들 각각의 상단에서 상기 채널 영역과 연결되도록 배치되며, 볼록한 상면을 갖는 채널 패드들을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 채널 패드들은 상부를 향하여 볼록한 상면을 갖는 반도체 장치.
  3. 제1 항에 있어서,
    상기 채널 패드들은 상기 상면과 반대 방향을 향하여 볼록한 하면을 갖는 반도체 장치.
  4. 제1 항에 있어서,
    상기 채널 패드들의 상기 상면 주위에서 경계면을 갖도록 배치되는 제1 및 제2 절연층들을 더 포함하는 반도체 장치.
  5. 제4 항에 있어서,
    상기 채널 패드들은 하부에 배치되는 상기 제1 절연층으로부터 돌출되어 배치되는 반도체 장치.
  6. 제1 항에 있어서,
    상기 채널 패드들은 p형 또는 n형 불순물을 포함하는 반도체 장치.
  7. 제1 항에 있어서,
    상기 게이트 전극들과 상기 채널 영역의 사이에 배치되는 게이트 유전층을 더 포함하고,
    상기 게이트 유전층은 상기 채널홀 내에서 상기 채널 패드의 측면으로 연장되는 반도체 장치.
  8. 제1 항에 있어서,
    상기 채널 영역은 상기 채널홀 내에서 상기 채널 패드의 측면으로 연장되는 반도체 장치.
  9. 제1 항에 있어서,
    상기 채널 패드들은 상기 상면보다 하면의 폭이 작은 반도체 장치.
  10. 기판 상에 수직하게 적층되는 게이트 전극들;
    상기 게이트 전극들을 관통하여 상기 기판에 수직하게 연장되며, 채널 영역이 배치되는 채널홀들; 및
    상기 채널홀들 각각의 상단에 배치되며, 서로 다른 방향으로 굴곡을 갖는 상면 및 하면을 갖는 채널 패드들을 포함하는 반도체 장치.
  11. 기판 상에 희생층들 및 층간 절연층들을 교대로 적층하여 적층 구조물을 형성하는 단계;
    상기 적층 구조물 상에 절연층 및 마스크층을 형성하는 단계;
    상기 마스크층을 이용하여, 상기 적층 구조물 및 상기 절연층을 관통하는 채널홀들을 형성하는 단계;
    상기 채널홀들의 측벽에 게이트 유전층들 및 채널 영역들을 형성하는 단계;
    상기 채널홀들의 하부를 매립하는 채널 절연층들을 형성하는 단계;
    상기 채널 절연층들 상에 상기 채널홀들의 상부를 매립하며 상기 마스크층 상으로 연장되는 도전층을 형성하는 단계; 및
    상기 채널홀들 내에만 잔존하도록 상기 마스크층의 상부에서 상기 도전층을 제거하여, 볼록한 상면을 갖는 채널 패드들을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  12. 제11 항에 있어서,
    상기 채널 패드들을 형성하는 단계에서, 상기 도전층은 평탄화 공정을 이용하여 제거되며, 상기 평탄화 공정 중에 상기 절연층을 정지층으로 이용하는 반도체 장치의 제조 방법.
  13. 제12 항에 있어서,
    상기 평탄화 공정 중에, 상기 마스크층이 전부 제거되고 상기 절연층은 제거되지 않는 반도체 장치의 제조 방법.
  14. 제11 항에 있어서,
    상기 채널 패드들의 상면은 적어도 일부가 상기 절연층으로부터 돌출되는 반도체 장치의 제조 방법.
  15. 제11 항에 있어서,
    상기 마스크층은 하부에 형성되는 제1 마스크층 및 상기 제1 마스크층 상에 형성되는 제2 마스크층을 포함하고,
    상기 채널 패드들을 형성하는 단계는,
    상기 제2 마스크층을 정지층으로 이용하여 상기 도전층의 일부를 제거하는 단계; 및
    상기 절연층을 정지층으로 이용하여 상기 제1 마스크층 및 상기 도전층의 일부를 제거하는 단계를 포함하는 반도체 장치의 제조 방법.
  16. 제15 항에 있어서,
    상기 채널 절연층들을 형성하는 단계 이후에, 상기 제1 마스크층을 정지층으로 이용하여, 평탄화 공정에 의해 상기 제2 마스크층을 제거하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  17. 제11 항에 있어서,
    상기 채널 절연층들을 형성하는 단계는,
    상기 채널홀들을 매립하도록 절연 물질을 증착하는 단계; 및
    상기 채널홀들의 상단에서 상기 절연 물질이 제거되도록 에치-백 공정을 수행하는 단계를 포함하는 반도체 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 에치-백 공정에 의해 상기 채널 절연층들은 상기 기판을 향하여 볼록한 상면을 갖게 되는 반도체 장치의 제조 방법.
  19. 제11 항에 있어서,
    상기 절연층의 두께는 상기 채널 패드의 두께의 1.5 배 내지 2.5 배의 범위인 반도체 장치의 제조 방법.
  20. 기판 상에 희생층들 및 층간 절연층들을 교대로 적층하여 적층 구조물을 형성하는 단계;
    상기 적층 구조물 상에 절연층을 형성하는 단계;
    상기 적층 구조물 및 상기 절연층을 관통하는 채널홀들을 형성하는 단계;
    상기 채널홀들 내에 게이트 유전층들, 채널 영역들 및 채널 절연층들을 형성하는 단계; 및
    상기 채널홀들의 상단에 볼록한 상면을 가지며, 상기 절연층으로부터 적어도 일부가 돌출되는 채널 패드들을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
KR1020150158365A 2015-10-13 2015-11-11 반도체 장치 및 그 제조 방법 KR102427647B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US14/979,122 US9525065B1 (en) 2015-10-13 2015-12-22 Semiconductor devices including a channel pad, and methods of manufacturing semiconductor devices including a channel pad

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201562240913P 2015-10-13 2015-10-13
US62/240,913 2015-10-13

Publications (2)

Publication Number Publication Date
KR20170043978A true KR20170043978A (ko) 2017-04-24
KR102427647B1 KR102427647B1 (ko) 2022-08-02

Family

ID=58704514

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150158365A KR102427647B1 (ko) 2015-10-13 2015-11-11 반도체 장치 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR102427647B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109427807A (zh) * 2017-08-31 2019-03-05 三星电子株式会社 半导体器件及其形成方法
KR20190097471A (ko) * 2018-02-12 2019-08-21 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100750943B1 (ko) * 2006-07-03 2007-08-22 삼성전자주식회사 반도체 장치의 배선 구조물 및 그 형성 방법
KR20130006272A (ko) * 2011-07-08 2013-01-16 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20130039123A (ko) * 2011-10-11 2013-04-19 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자 제조 방법
US20140162419A1 (en) * 2011-03-09 2014-06-12 Samsung Electronics Co., Ltd. Method of manufacturing nonvolatile memory device
KR20150002239A (ko) * 2013-06-28 2015-01-07 삼성전자주식회사 반도체 소자 및 그의 제조 방법
KR20150085735A (ko) * 2014-01-16 2015-07-24 삼성전자주식회사 반도체 소자 및 그 제조방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100750943B1 (ko) * 2006-07-03 2007-08-22 삼성전자주식회사 반도체 장치의 배선 구조물 및 그 형성 방법
US20140162419A1 (en) * 2011-03-09 2014-06-12 Samsung Electronics Co., Ltd. Method of manufacturing nonvolatile memory device
KR20130006272A (ko) * 2011-07-08 2013-01-16 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20130039123A (ko) * 2011-10-11 2013-04-19 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자 제조 방법
KR20150002239A (ko) * 2013-06-28 2015-01-07 삼성전자주식회사 반도체 소자 및 그의 제조 방법
KR20150085735A (ko) * 2014-01-16 2015-07-24 삼성전자주식회사 반도체 소자 및 그 제조방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109427807A (zh) * 2017-08-31 2019-03-05 三星电子株式会社 半导体器件及其形成方法
CN109427807B (zh) * 2017-08-31 2023-09-12 三星电子株式会社 半导体器件及其形成方法
KR20190097471A (ko) * 2018-02-12 2019-08-21 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법

Also Published As

Publication number Publication date
KR102427647B1 (ko) 2022-08-02

Similar Documents

Publication Publication Date Title
KR102307059B1 (ko) 반도체 장치
US10854623B2 (en) Memory device
KR102282139B1 (ko) 반도체 장치
US9419013B1 (en) Semiconductor device and method of manufacturing the same
KR102188501B1 (ko) 반도체 장치
US9653472B2 (en) Semiconductor device, method of fabricating the semiconductor device, and method of forming epitaxial layer
US9525065B1 (en) Semiconductor devices including a channel pad, and methods of manufacturing semiconductor devices including a channel pad
KR102039708B1 (ko) 비휘발성 메모리 장치 및 그 제조 방법
US10211220B2 (en) Semiconductor device
KR102421728B1 (ko) 메모리 장치 및 그 제조 방법
US20160071877A1 (en) Semiconductor devices including cell on peripheral epi-substrate and methods of manufacturing the same
US10192881B2 (en) Semiconductor device
US20170033119A1 (en) Vertical Non-Volatile Semiconductor Devices
KR20160000512A (ko) 메모리 장치
KR20120068392A (ko) 비휘발성 메모리 소자 및 반도체 소자의 콘택 플러그의 제조 방법
KR20160038145A (ko) 메모리 장치 및 그 제조 방법
KR102238257B1 (ko) 반도체 소자의 제조 방법
US9853045B2 (en) Semiconductor device having channel holes
KR20170031290A (ko) 반도체 장치
KR20170055077A (ko) 메모리 장치 및 그 제조 방법
KR102427646B1 (ko) 반도체 장치 및 그 제조 방법
KR102427647B1 (ko) 반도체 장치 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant