TWI692084B - 儲存裝置 - Google Patents

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Abstract

一種儲存裝置包括一基板；第一及第二絕緣層，其在一第一方向上延伸；一第一導電層，其在該第一方向上延伸，在垂直於該基板之一第二方向上處於該第一及第二絕緣層之間；一第二導電層，其在該第二方向上延伸；一可變電阻層，其提供於該第一導電層與該第二導電層之間；及一第一層，其具有接觸該第一絕緣層之一第一表面，及在一第三方向上接觸該電阻可變層之一第二表面。該第一表面相對於該第三方向具有自一第一部分至比該第一部分更靠近該第二表面之一第二部分的一傾斜。在該第二方向上該第一部分與該第二絕緣層之間的一距離大於該第二部分與該第二絕緣層之間的一距離。

Description

儲存裝置
本文中所描述之實施例大體上係關於一種儲存裝置。
作為大容量非揮發性記憶體，已積極地開發雙端電阻性隨機存取記憶體來替換相關技術之浮閘型NAND快閃記憶體。此類型之記憶體實現低電壓/低電流操作、高速開關，及記憶體胞元之小型化及高度整合。
在大容量記憶體陣列中，稱為位元線及字線之大量金屬佈線配置成彼此相交，並且記憶體胞元形成於位元線及字線之每個交點處。藉由將電壓施加至連接至單元之位元線BL及字線WL，執行寫入至一個記憶體胞元。
實施例提供一種具有減小之記憶體胞元電流的儲存裝置。
實施例提供， 儲存裝置，其包含： 基板； 第一絕緣層，其在第一方向上延伸； 第二絕緣層，其在第一方向上延伸； 第一導電層，其在第一方向上延伸並且在垂直於基板及與第一方向相交之第二方向上提供於第一絕緣層與第二絕緣層之間； 第二導電層，其在第二方向上延伸； 可變電阻層，其提供於第一導電層與第二導電層之間；及 第一層，其包括與第一絕緣層接觸之第一表面，及與第一表面鄰接並且在與第一方向及第二方向相交之第三方向上與電阻可變層接觸的第二表面， 其中第一表面相對於第三方向具有自第一部分至比第一部分更靠近第二表面之第二部分的傾斜，使得第一絕緣層之部分在第三方向上處於第一部分與電阻可變層之間，並且在第二方向上在第一部分與第二絕緣層之間的第一距離大於在第二部分與第二絕緣層之間的第二距離。
此外，實施例提供， 儲存裝置，其包含： 基板； 第一導電層，其在第一方向上延伸； 第二導電層，其在垂直於基板及與第一方向相交之第二方向上延伸，並且在與第一方向及第二方向相交之第三方向上與第一導電層間隔開； 可變電阻層，其提供於第一導電層與第二導電層之間；及 第一層，其在第三方向上提供於第一導電層與可變電阻層之間，其中 儲存裝置經組態以基於第二導電層在第二方向上之電阻值變化而儲存資訊，該電阻值變化基於藉由跨越第一導電層及第二導電層施加電壓引起之第一導電層與第二導電層之間的區域之電阻值變化，及 在比第二導電層更靠近第一導電層之第一部分處在第二方向上之第一層之長度大於在比第一導電層更靠近第二導電層的第二部分處之長度。
此外，實施例提供， 儲存裝置，其包含： 基板； 第一絕緣層； 第二絕緣層； 第一導電層，其在第一方向上延伸並且提供於第一絕緣層與第二絕緣層之間； 第二導電層，其在與第一方向相交之第二方向上延伸；及 記錄層，其提供於第一導電層與第二導電層之間，其中 在包括第一絕緣層、第一導電層及第二絕緣層之第一部分的第一區域中在第一絕緣層與第二絕緣層之間的第一距離大於在包括第一絕緣層、第一導電層及第二絕緣層之第二部分的第二區域中在第一絕緣層與第二絕緣層之間的第二距離，該第二區域處於第一區域與記錄層之間。
相關申請之交叉參考 本申請案基於2018年3月22日提交之日本專利申請案第2018-055381號且要求該專利申請案之優先權，該專利申請案之全部內容以引用之方式併入本文中。
實施例提供一種相對於相關技術之儲存裝置具有減小之記憶體胞元電流的儲存裝置。
一般而言，根據一個實施例，儲存裝置包括基板；第一絕緣層，其在第一方向上延伸；第二絕緣層，其在第一方向上延伸；第一導電層，其在第一方向上延伸並且在垂直於基板及與第一方向相交之第二方向上提供於第一絕緣層與第二絕緣層之間；第二導電層，其在第二方向上延伸；可變電阻層，其提供於第一導電層與第二導電層之間；及第一層，其具有與第一絕緣層接觸之第一表面，及與第一表面鄰接並且在與第一方向及第二方向相交的第三方向上與電阻可變層接觸之第二表面。第一表面相對於第三方向具有自第一部分至比第一部分更靠近第二表面之第二部分的傾斜，使得第一絕緣層之部分在第三方向上處於第一部分與電阻可變層之間，並且在第二方向上在第一部分與第二絕緣層之間的第一距離大於在第二部分與第二絕緣層之間的第二距離。
下文將參考圖式描述本發明之實施例。另外，在圖式中，相同或類似參考標號連接至相同或類似部分。
在本說明書中，為了指示部分之位置關係，舉例而言，圖式之向上方向描述為「上部」及圖式之向下方向描述為「下部」。然而，在本說明書中，「上部」及「下部」之概念未必是指示與重力方向之關係的術語。
(第一實施例) 第一實施例之儲存裝置包括基板；第一絕緣層，其在第一方向上延伸；第二絕緣層，其在第一方向上延伸；第一導電層，其在第一方向上延伸並且在垂直於基板之第二方向上提供於第一絕緣層與第二絕緣層之間；第二導電層，其在第二方向上延伸；可變電阻層，其提供於第一導電層與第二導電層之間；及第一層，其包括面向第一絕緣層或第二絕緣層的第一表面，及與第一表面串聯並且在與第一方向及第二方向相交的第三方向上與可變電阻層接觸之第二表面，該第一表面具有在第三方向上與可變電阻層間隔開的第一點，以便相對於第二表面傾斜，使得在第一絕緣層與第二絕緣層之間在第二方向上之第一距離在第一點處大於第二表面在第二方向上的第二距離。
另外，第一實施例之儲存裝置包括基板；第一導電層，其在第一方向上延伸；第二導電層，其在垂直於基板之第二方向上延伸並且在第三方向上與第一導電層間隔開，以便面向第一導電層；可變電阻層，其提供於第一導電層與第二導電層之間並且在第二方向上延伸；第一層，其至少提供於第一導電層與可變電阻層之間，其中儲存裝置經組態以基於第二導電層在第二方向上之電阻值變化而儲存資訊，該電阻值變化基於藉由在第一導電層與第二導電層之間施加電壓引起之第一導電層與第二導電層之間的區域之電阻值變化，並且其中該第一層包括第一表面，該第一表面與第二導電層間隔開並且傾斜，使得第一層在第二方向上之長度隨著至第一導電層之距離減小而增加。
圖1是根據第一實施例之儲存裝置100的方塊圖。圖2是描繪記憶體胞元陣列101之基板10及等效電路之配置的示意圖。圖2示意性地描繪記憶體胞元陣列101中的佈線結構。
第一實施例之儲存裝置100是電阻性隨機存取記憶體。取決於電壓之施加，電阻性隨機存取記憶體使用記錄層的電阻變化儲存數據。
另外，第一實施例之記憶體胞元陣列101具有其中三維地配置記憶體胞元的三維結構。藉由提供三維結構，改進儲存裝置100之整合度。
如圖1中所描繪，儲存裝置100包括記憶體胞元陣列101、字線驅動器電路102、列解碼器電路103、感測放大器電路104、行解碼器電路105，及控制電路106。
另外，如圖2中所描繪，複數個記憶體胞元MC三維地配置在記憶體胞元陣列101中。在圖2中，由虛線圓包圍之區域對應於一個記憶體胞元MC。
記憶體胞元陣列101包括例如，複數個字線WL (WL11、WL12、WL13、WL21、WL22及WL23)及複數個位元線BL (BL11、BL12、BL21及BL22)。字線WL在x方向上延伸。位元線BL在垂直於x方向且與x方向相交的z方向上延伸。記憶體胞元MC配置在字線WL及位元線BL的交點處。
為了易於參考，x方向在本文中亦被稱為第一方向，z方向被稱為第二方向，及垂直於x方向及z方向並且與x方向及z方向相交的y方向被稱為第三方向。
複數個字線WL電連接至列解碼器電路103。複數個位元線BL連接至感測放大器電路104。選擇電晶體ST(ST11、ST21、ST12及ST22)及全局位元線GBL (GBL1及GBL2)提供於複數個位元線BL與感測放大器電路104之間。全局位元線GBL平行於基板表面，舉例而言，平行於與xy平面平行安置之基板10之表面延伸。
列解碼器電路103具有回應於輸入列位址信號而選擇字線WL之功能。字線驅動器電路102具有將預定電壓施加至由列解碼器電路103選擇的字線WL之功能。
行解碼器電路105具有回應於輸入列位址信號而選擇位元線BL之功能。感測放大器電路104具有將預定電壓施加至由行解碼器電路105選擇的位元線BL之功能。另外，感測放大器電路104具有偵測及放大在所選擇字線WL與所選擇位元線BL之間流動的電流之功能。
控制電路106具有控制字線驅動器電路102、列解碼器電路103、感測放大器電路104、行解碼器電路105及其他電路(未展示)之功能。
電路，例如字線驅動器電路102、列解碼器電路103、感測放大器電路104、行解碼器電路105，及控制電路106是電子電路。舉例而言，電子電路組態有佈線層及使用半導體層(未展示)之電晶體。
圖3是根據第一實施例之儲存裝置100的記憶體胞元陣列101之部分之示意性截面圖。
儲存裝置100包括第一絕緣層12、第二絕緣層14、第一導電層22、第二導電層24、可變電阻層32、第一層34，及阻障金屬40。
第一絕緣層12及第二絕緣層14在x方向上延伸。
例如，第一絕緣層12及第二絕緣層14包括氧化物、氮氧化物，或氮化物。例如，第一絕緣層12及第二絕緣層14是氧化矽(SiO2)層。
第一導電層22在x方向上延伸。第一導電層22在垂直於基板10之z方向上提供於第一絕緣層12與第二絕緣層14之間。
第二導電層24在z方向上延伸。
第一導電層22是字線WL。第二導電層24是位元線BL。
第一導電層22及第二導電層24是導電層。例如，第一導電層22及第二導電層24是金屬層。例如，第一導電層22及第二導電層24包括鎢、氮化鈦或銅。第一導電層22及第二導電層24由導電材料形成，例如任何其他金屬、金屬半導體化合物，或由半導體形成。
字線WL以例如，50 nm或大於50 nm及200 nm 或小於200 nm之間隔配置在y方向上。字線WL在z方向上之厚度是，例如30 nm或小於30 nm。位元線BL以例如，50 nm或大於50 nm及200 nm或小於200 nm之間隔配置在x方向上。
舉例而言，可藉由使用透射型電子顯微鏡之觀察來量測字線WL在y方向上之間隔、字線WL在z方向上之厚度，及位元線BL在x方向上的間隔。
可變電阻層32形成於第一絕緣層12與第二導電層24之間，第一導電層22與第二導電層24之間，及第二絕緣層14與第二導電層24之間。
第一層34形成於第一絕緣層12與第一導電層22之間，第一導電層22與可變電阻層32之間，及第一導電層22與第二絕緣層14之間。
換言之，第一層34包括面向第二絕緣層14之第一表面35，及與第一表面35鄰接並且在y方向上與可變電阻層32接觸的第二表面37。第一表面35具有在y方向上與可變電阻層32間隔開的第一點36，在該第一點處，第一表面35變成相對於第二表面37傾斜，使得在第一絕緣層12與第二絕緣層14之間在z方向上之第一距離L1 大於第二表面37在z方向上的第二距離L2 。
可變電阻層32包括三氧化鈦、氧化鎢，或氧化鈮。可變電阻層32是過渡金屬氧化物。可變電阻層32之薄膜厚度可為例如，4 nm或大於4 nm，以便獲得良好之結晶性。
第一層34包括例如，矽或鍺。舉例而言，第一層34是矽、矽鍺，或鍺層。舉例而言，第一層34是非晶矽層。第一層34之薄膜厚度可為3.5 nm或大於3.5 nm，以便獲得良好之薄膜品質，並且可為10 nm或小於10 nm，以便防止操作電壓增加。
在圖3中，由虛線矩形包圍之區域對應於一個記憶體胞元MC。
阻障金屬40提供於第一導電層22與第一層34之間。阻障金屬40包括例如，氮化鈦。
第一區域52是在x方向及z方向上延伸之區域，並且可變電阻層32提供於第一區域52與第二導電層24之間。
第二區域54是在x方向及z方向上延伸的區域，並且提供於第一區域52與可變電阻層32之間。
第一層34在x方向上延伸，以便在z方向上提供於第一導電層22與第一絕緣層12之間，及第一導電層22與第二絕緣層14之間。
另外，第一表面35具有連接至第二表面之第二點38，並且第一點36與可變電阻層32之間的距離大於第二點38與可變電阻層32之間的距離。
另外，第一表面35面向第一絕緣層12，第一層34進一步包括與第二表面37鄰接並且與第一表面35間隔開的第三表面39，並且第一絕緣層12提供於可變電阻層32與第三表面39之間。
在圖3中所描繪之第一實施例之儲存裝置100中，第一絕緣層12與第二絕緣層14之間的第一距離L1 在第一區域52中恆定。隨著至可變電阻層32之距離減小，在第二區域54中在第一絕緣層12與第二絕緣層14之間的第二距離L2 減小。
換言之，第一絕緣層12之薄膜厚度t1 在第一區域52中恆定。隨著至可變電阻層32之距離減小，第一絕緣層12之薄膜厚度t1 在第二區域54中增加。
另外，第二絕緣層14之薄膜厚度t2 在第一區域52中恆定。隨著至可變電阻層32之距離減小，第二絕緣層14之薄膜厚度t2 在第二區域54中增加。
在第一區域52中在第一絕緣層12與第二絕緣層14之間的第一距離L1 可為100 nm或小於100 nm。
在第二區域54中在第一絕緣層12與第二絕緣層14之間的第二距離L2 可為例如，5 nm或大於5 nm及50 nm或小於50 nm，且更確切而言，可為10 nm或大於10 nm及20 nm或小於20 nm。
圖4是根據第一實施例之第一修改之儲存裝置110的記憶體胞元陣列之部分之示意性截面圖。
在儲存裝置110中，第二絕緣層14之薄膜厚度t2 在第一區域52及第二區域54中恆定。第一絕緣層12之薄膜厚度t1 在第一區域52中恆定。隨著至可變電阻層32之距離減小，第一絕緣層12之薄膜厚度t1 在第二區域54中增加。換言之，第二絕緣層14之薄膜厚度t2 恆定，並且第一表面35不提供於第二絕緣層14上。
圖5是根據第一實施例之第二修改之儲存裝置120的記憶體胞元陣列之部分之示意性截面圖。
在儲存裝置120中，第一絕緣層12之薄膜厚度t1 在第一區域52及第二區域54中恆定。第二絕緣層14之薄膜厚度t2 在第一區域52中恆定。隨著至可變電阻層32之距離減小，第二絕緣層14之薄膜厚度t2 在第二區域54中增加。換言之，第一絕緣層12之薄膜厚度t1 恆定，並且第三表面39不提供於第一絕緣層12上。
圖6A至圖6G是描繪根據第二實施例之儲存裝置的製造方法之示意性截面圖。
製造第二實施例之儲存裝置之方法包括：形成第一絕緣層、第一犧牲層、第二犧牲層、第三犧牲層及第二絕緣層；穿過第一絕緣層、第一犧牲層、第二犧牲層、第三犧牲層及第二絕緣層形成記憶體孔；藉由用自由基氧化方法氧化記憶體孔之側表面上的第一犧牲層、第二犧牲層及第三犧牲層，在記憶體孔中形成第一記錄層；在其中已形成記錄層之記憶體孔中形成第二導電層；藉由移除第一犧牲層、第二犧牲層及第三犧牲層來形成孔；及藉由移除第一氧化區域之部分在孔中形成第二記錄層、阻障金屬及第一導電層。
首先，如圖6A中所描繪，形成第一絕緣層12、第一犧牲層62、第二犧牲層64、第三犧牲層66，及第二絕緣層14。
第一犧牲層62及第三犧牲層66包括例如，多晶矽或非晶矽。舉例而言，第一犧牲層62及第三犧牲層66是非晶矽。第二犧牲層64包括例如，氮化物。舉例而言，第二犧牲層64是氮化矽。
隨後，如圖6B中所描繪，穿過第一絕緣層12、第一犧牲層62、第二犧牲層64、第三犧牲層66，及第二絕緣層14形成記憶體孔MH。
隨後，如圖6C中所描繪，藉由自由基氧化方法氧化記憶體孔MH之側表面上之第一犧牲層62、第二犧牲層64，及第三犧牲層66。藉由自由基氧化方法氧化與記憶體孔MH接觸之第一犧牲層62之部分、與記憶體孔MH接觸之第二犧牲層64的部分，及與記憶體孔MH接觸之第三犧牲層66之部分，以形成第一氧化區域56。
此處，多晶矽或非晶矽之自由基氧化速率高於氮化物之自由基氧化速率。因此，與在第二犧牲層64中相比，第一氧化區域56更多地在第一犧牲層62及第三犧牲層66中形成。
隨後，可變電阻層32形成於記憶體孔MH中。
隨後，如圖6D中所描繪，第二導電層24形成於其中已形成可變電阻層32的記憶體孔MH中。
隨後，如圖6E中所描繪，移除第一犧牲層62、第二犧牲層64及第三犧牲層66來形成孔68。
隨後，如圖6F中所描繪，第一氧化區域56之部分藉由濕式蝕刻移除以暴露可變電阻層32。在第一絕緣層12側上之第一氧化區域56之部分變為第一絕緣層12之部分，並且在第二絕緣層14側上之第一氧化區域56的部分變為第二絕緣層14之部分。
隨後，如圖6G中所描繪，第一層34、阻障金屬40及第一導電層22形成於孔68中，以獲得第二實施例之儲存裝置。
圖7A至圖7H是描繪根據第二實施例之儲存裝置的第一修改之製造方法之示意性截面圖。
首先，如圖7A中所描繪，依次形成第一絕緣層12、第一犧牲層62、第二犧牲層64、第三犧牲層66，及第二絕緣層14。
隨後，如圖7B中所描繪，穿過第一絕緣層12、第一犧牲層62、第二犧牲層64、第三犧牲層66、第二絕緣層14形成記憶體孔MH。
隨後，如圖7C中所描繪，使用H2 O氣體或O2 氣體氧化記憶體孔MH之側表面。因此，氧化與記憶體孔MH接觸之第一犧牲層62的部分及與記憶體孔MH接觸之第三犧牲層66的部分，以形成第一氧化區域56。另外，由於與記憶體孔MH接觸之第二犧牲層64之部分包括氮化物，因此其不由H2 O氣體或O2 氣體氧化。
隨後，如圖7D中所描繪，包括例如，氧化矽之第二氧化區域58藉由化學汽相沈積(CVD)方法形成於記憶體孔MH之側表面上。
隨後，可變電阻層32形成於記憶體孔MH中。
隨後，如圖7E中所描繪，第二導電層24形成於其中已形成可變電阻層32的記憶體孔MH中。
隨後，如圖7F中所描繪，移除第一犧牲層62、第二犧牲層64及第三犧牲層66以形成孔68。
隨後，如圖7G中所描繪，第二氧化區域58之部分藉由濕式蝕刻移除，以暴露可變電阻層32。
隨後，如圖7H中所描繪，第一層34、阻障金屬40，及第一導電層22形成於孔68中，以獲得第二實施例之儲存裝置。
圖8A至圖8H是描繪根據第二實施例之儲存裝置的第二修改120之製造方法之示意性截面圖。第二修改120之製造方法不同於根據圖6A至圖6G中所描繪之第二實施例的製造儲存裝置之方法，不同之處在於，不形成第一犧牲層62。
接下來將描述根據第二實施例之儲存裝置的作用及效果。
在第二實施例之儲存裝置中，在第一區域52中第一絕緣層12與第二絕緣層14之間的第一距離L1 大於在第二區域54中第一絕緣層12與第二絕緣層14之間的第二距離L2 ，該第二區域提供於第一區域52與可變電阻層32之間。
換言之，在可變電阻層32遠端之側面上第一絕緣層12與第二絕緣層14之間的第一距離L1 大於在可變電阻層32近端之側面上第一絕緣層12與第二絕緣層14之間的第二距離L2 。此可提供流過記憶體胞元MC之記憶體胞元電流相對於相關技術之儲存裝置減小的儲存裝置。
具體而言，在其中圍繞記憶體孔MH提供記錄層之記憶體胞元MC的情況下，由於在記憶體孔MH之表面上之記錄層的表面區域增加，因此存在寫入及讀取所需之記憶體胞元電流增加的問題。藉由第二實施例之儲存裝置，可相對於相關技術之儲存裝置減小記憶體胞元電流。
在根據第二實施例之儲存裝置的製造方法中，具有不同氧化速率之兩種類型的材料用作犧牲層。非晶矽用於第一犧牲層62及第三犧牲層66，並且氮化矽用於第二犧牲層64。與氮化矽相比，非晶矽更容易氧化。隨後，第二犧牲層64提供於第一犧牲層62與第三犧牲層66之間。因此，可製造具有以下組態之儲存裝置100：其中在第一區域52中在第一絕緣層12與第二絕緣層14之間的第一距離L1 大於在第二區域54中在第一絕緣層12與第二絕緣層14之間的第二距離L2 ，該第二區域提供於第一區域52與可變電阻層32之間。另外，第一犧牲層62、第二犧牲層64，及第三犧牲層66之材料不限於上述材料。
藉由上述實施例之儲存裝置，可提供相對於相關技術之儲存裝置具有減小之記憶體胞元電流的儲存裝置。
(第三實施例) 第三實施例之儲存裝置包括第一絕緣層，其在第一方向上延伸；第二絕緣層，其在第一方向上延伸；第一導電層，其在第一方向上延伸並且提供於第一絕緣層與第二絕緣層之間；第二導電層，其在與第一方向相交的第二方向上延伸；及第一記錄層，其提供於第一導電層與第二導電層之間，其中在第一區域中在第一絕緣層與第二絕緣層之間的第一距離大於在第二區域中在第一絕緣層與第二絕緣層之間的第二距離，該第二區域提供於第一區域與第一記錄層之間。
另外，第三實施例之儲存裝置包括提供於第一導電層與第一記錄層之間的選擇層。
此處，省略對與第一實施例重疊之內容的描述。
圖9是根據第三實施例之儲存裝置200的主要部分之示意性截面圖。
第三實施例之儲存裝置200是相變記憶體。
舉例而言，可變電阻層32是硫族化物層。舉例而言，可變電阻層32是包括鍺(Ge)、銻(Sb)及碲(Te)之硫族化物層。舉例而言，可變電阻層32是Ge2Sb2Te5合金層。
選擇層70提供於第一絕緣層12與可變電阻層32之間、第一導電層22與可變電阻層32之間，及第二絕緣層14與可變電阻層32之間。
選擇層70被稱為選擇器，並且防止記憶體胞元電流流至未選擇用於寫入/讀取之記憶體胞元MC。舉例而言，選擇層70是硫族化物層，該硫族化物層包括例如，砷(As)、硒(Se)、鍺(Ge)及碲(Te)。選擇層70包括例如，AsSeGe。
加熱層42提供於第一絕緣層12與第一導電層22之間、選擇層70與第一導電層22之間，及第二絕緣層14與第一導電層22之間。加熱層42用於在記憶體胞元MC之寫入期間加熱。加熱層42包括例如，氮化鈦。另外，在加熱層42由氮化鈦形成之情況下，加熱層42亦用作阻障金屬層。
藉由第三實施例之儲存裝置200，可提供相對於相關技術之儲存裝置具有減小之記憶體胞元電流之儲存裝置。
(第四實施例) 第四實施例之儲存裝置300不同於第三實施例之儲存裝置，不同之處在於，選擇層之位置不同。此處，省略對與第一及第三實施例重疊的內容之描述。
圖10是根據第四實施例之儲存裝置300的示意性截面圖。
選擇層70提供於加熱層42與第一絕緣層12之間、加熱層42與可變電阻層32之間，及加熱層42與第二絕緣層14之間。
藉由第四實施例之儲存裝置300，可提供相對於相關技術之儲存裝置具有減小之記憶體胞元電流之儲存裝置。
(第五實施例) 第五實施例之儲存裝置包括第一絕緣層，其在第一方向上延伸；第二絕緣層，其在第一方向上延伸；第一導電層，其在第一方向上延伸並且提供於第一絕緣層與第二絕緣層之間；第二導電層，其在與第一方向相交之第二方向上延伸；及第一記錄層，其提供於第一導電層與第二導電層之間，其中在第一區域中在第一絕緣層與第二絕緣層之間的第一距離大於在第二區域中在第一絕緣層與第二絕緣層之間的第二距離，該第二區域提供於第一區域與第一記錄層之間。
另外，第五實施例之儲存裝置進一步包括電極部件，其在第二方向上延伸並且電連接至第一導電層；及選擇層，該電極部件提供於選擇層與第一導電層之間。
圖11是根據第五實施例之儲存裝置400的示意性截面圖。
第一電極部件80a在第二方向上延伸並且經由阻障金屬40電連接至第一導電層22a。第二電極部件80b在第二方向上延伸並且經由阻障金屬40電連接至第二導電層22b。第三電極部件80c在第二方向上延伸並且經由阻障金屬40電連接至第三導電層22c。
第一選擇層70a提供於第一電極部件80a上。換言之，第一電極部件80a提供於第一選擇層70a與第一導電層22a之間。
第二選擇層70b提供於第二電極部件80b之間。換言之，第二電極部件80b提供於第二選擇層70b與第二導電層22b之間。
第三選擇層70c提供於第三電極部件80c上。換言之，第三電極部件80c提供於第三選擇層70c與第三導電層22c之間。
在第五實施例之儲存裝置400中，第一選擇層70a、第二選擇層70b，及第三選擇層70c不提供於記憶體胞元MC中或記憶體胞元MC附近，但提供於電極部件上。舉例而言，此可藉由濺鍍方法形成選擇層。因此，可提供相對於相關技術之儲存裝置易於製造之儲存裝置。
另外，在圖11中，電極部件、選擇層及導電層之數目分別是三。然而，電極部件、選擇層及導電層之數目不限於此。
藉由第五實施例之儲存裝置，可提供相對於相關技術之儲存裝置易於製造且具有減小之記憶體胞元電流的儲存裝置。
雖然已描述某些實施例，但此等實施例僅藉助於實例呈現且並不意欲限制本發明之範疇。實際上，本文中所描述之新穎實施例可以多種其他形式體現；此外，可在不脫離本發明之精神的情況下對本文中所描述之實施例的形式進行各種省略、替代及改變。所附申請專利範圍及其等效物意欲涵蓋將處於本發明之範疇及精神內的此類形式或修改。
10‧‧‧基板12‧‧‧第一絕緣層14‧‧‧第二絕緣層22‧‧‧第一導電層22a‧‧‧第一導電層22b‧‧‧第二導電層22c‧‧‧第三導電層24‧‧‧第二導電層32‧‧‧可變電阻層34‧‧‧第一層35‧‧‧第一表面36‧‧‧第一點37‧‧‧第二表面38‧‧‧第二點39‧‧‧第三表面40‧‧‧阻障金屬42‧‧‧加熱層52‧‧‧第一區域54‧‧‧第二區域56‧‧‧第一氧化區域58‧‧‧第二氧化區域62‧‧‧第一犧牲層64‧‧‧第二犧牲層66‧‧‧第三犧牲層68‧‧‧孔70‧‧‧選擇層70a‧‧‧第一選擇層70b‧‧‧第二選擇層70c‧‧‧第三選擇層80a‧‧‧第一電極部件80b‧‧‧第二電極部件80c‧‧‧第三電極部件100‧‧‧儲存裝置101‧‧‧記憶體胞元陣列102‧‧‧字線驅動器電路103‧‧‧列解碼器電路104‧‧‧感測放大器電路105‧‧‧行解碼器電路106‧‧‧控制電路110‧‧‧儲存裝置120‧‧‧儲存裝置/第二修改200‧‧‧儲存裝置300‧‧‧儲存裝置400‧‧‧儲存裝置BL11‧‧‧位元線BL12‧‧‧位元線BL21‧‧‧位元線BL22‧‧‧位元線GBL1‧‧‧全局位元線GBL2‧‧‧全局位元線L1‧‧‧第一距離L2‧‧‧第二距離MC‧‧‧記憶體胞元MH‧‧‧記憶體孔ST11‧‧‧選擇電晶體ST21‧‧‧選擇電晶體ST12‧‧‧選擇電晶體ST22‧‧‧選擇電晶體t1‧‧‧薄膜厚度t2‧‧‧薄膜厚度WL11‧‧‧字線WL12‧‧‧字線WL13‧‧‧字線WL21‧‧‧字線WL22‧‧‧字線WL23‧‧‧字線
圖1是根據第一實施例之儲存裝置的方塊圖。 圖2是描繪根據第一實施例之記憶體胞元陣列的基板及等效電路之配置之示意圖。 圖3是根據第一實施例之儲存裝置之記憶體胞元陣列的部分之示意性截面圖。 圖4是根據第一實施例之第一修改之儲存裝置的記憶體胞元陣列之部分之示意性截面圖。 圖5是根據第一實施例之第二修改之儲存裝置的記憶體胞元陣列之主要部分之示意性截面圖。 圖6A至圖6G是描繪根據第二實施例之製造儲存裝置的方法之示意圖。 圖7A至圖7H是描繪根據第二實施例之第一修改之儲存裝置的製造方法之示意性截面圖。 圖8A至圖8H是描繪根據第二實施例之第二修改之儲存裝置的製造方法之示意性截面圖。 圖9是根據第三實施例之儲存裝置之記憶體胞元陣列的部分之示意性截面圖。 圖10是根據第四實施例之儲存裝置之記憶體胞元陣列的部分之示意性截面圖。 圖11是根據第五實施例之儲存裝置之記憶體胞元陣列的部分之示意性截面圖。
100‧‧‧儲存裝置
101‧‧‧記憶體胞元陣列
102‧‧‧字線驅動器電路
103‧‧‧列解碼器電路
104‧‧‧感測放大器電路
105‧‧‧行解碼器電路
106‧‧‧控制電路

Claims (20)

  1. 一種儲存裝置，其包含：一基板；一第一絕緣層，其在一第一方向上延伸；一第二絕緣層，其在該第一方向上延伸；一第一導電層，其在該第一方向上延伸並且在垂直於該基板及與該第一方向相交之一第二方向上提供於該第一絕緣層與該第二絕緣層之間；一第二導電層，其在該第二方向上延伸；一可變電阻層，其提供於該第一導電層與該第二導電層之間；及一第一層，其包括與該第一絕緣層接觸之一第一表面，及與該第一表面鄰接並且在與該第一方向及該第二方向相交之一第三方向上與該電阻可變層接觸之一第二表面，其中該第一表面相對於該第三方向具有自一第一部分至比該第一部分更靠近該第二表面之一第二部分的一傾斜，使得該第一絕緣層之一部分在該第三方向上處於該第一部分與該電阻可變層之間，並且在該第二方向上該第一部分與該第二絕緣層之間的一第一距離大於該第二部分與該第二絕緣層之間的一第二距離。
  2. 如請求項1之儲存裝置，其中該第一層在該第一方向上延伸，並且在該第二方向上處於該第一導電層與該第一絕緣層之間及在該第二方向上處於該第一導電層與該第二絕緣層之間。
  3. 如請求項1之儲存裝置，其進一步包含一選擇層，該選擇層選擇性地阻止電流流經該第一導電層與該可變電阻層之間。
  4. 如請求項3之儲存裝置，其中該選擇層是一硫族化物層。
  5. 如請求項3之儲存裝置，其中該選擇層處於該第一絕緣層與該可變電阻層之間。
  6. 如請求項3之儲存裝置，其中該第一絕緣層處於該選擇層與該可變電阻層之間。
  7. 如請求項1之儲存裝置，其中該第一部分與該可變電阻層之間的一距離大於該第二部分與該可變電阻層之間的一距離。
  8. 如請求項1之儲存裝置，其中該第一層進一步包括一第三表面，該第三表面與該第二表面鄰接並且與該第一表面間隔開，且該第一絕緣層之一部分提供於該第三表面與該可變電阻層之間。
  9. 如請求項8之儲存裝置，其中該第三表面相對於該第三方向具有自一第三部分至比該第三部分更靠近該第二表面之一第四部分的一傾斜，使得該第二絕緣層之一部分在該第三方向上處於該第三部分與該電阻可變層之間，並且在該第二方向 上該第三部分與該第一絕緣層之間的一第三距離大於該第四部分與該第一絕緣層之間的一第四距離。
  10. 如請求項1之儲存裝置，其中該第一層是半導體層。
  11. 一種儲存裝置，其包含：一基板；一第一導電層，其在一第一方向上延伸；一第二導電層，其在垂直於該基板及與該第一方向相交之一第二方向上延伸，並且在與該第一方向及該第二方向相交之一第三方向上與該第一導電層間隔開；一可變電阻層，其提供於該第一導電層與該第二導電層之間；及一第一層，其在該第三方向上提供於該第一導電層與該可變電阻層之間，其中該儲存裝置經組態以基於該第二導電層在該第二方向上之一電阻值變化而儲存資訊，該電阻值變化基於藉由跨越該第一導電層與該第二導電層施加一電壓引起之該第一導電層與該第二導電層之間的一區域之一電阻值變化，及比該第二導電層更靠近該第一導電層之一第一部分處在該第二方向上之該第一層的一長度大於比該第一導電層更靠近該第二導電層之一第二部分處的一長度。
  12. 如請求項11之儲存裝置，其中該第二部分處之該第一層在該第二方 向上處於一第一絕緣層與一第二絕緣層之間，並且該第一及第二絕緣層之部分在該第三方向上處於該第一部分與該第二導電層之間。
  13. 如請求項12之儲存裝置，其中該第一層處於該第一絕緣層與該第一導電層之間，及該第二絕緣層與該第一導電層之間。
  14. 如請求項11之儲存裝置，其進一步包含一選擇層，該選擇層選擇性地阻止電流流經該第一導電層與該可變電阻層之間。
  15. 如請求項14之儲存裝置，其中該選擇層是一硫族化物層。
  16. 一種儲存裝置，其包含：一基板；一第一絕緣層；一第二絕緣層；一第一導電層，其在一第一方向上延伸並且提供於該第一絕緣層與該第二絕緣層之間；一第二導電層，其在與該第一方向相交之一第二方向上延伸；及一記錄層，其提供於該第一導電層與該第二導電層之間，其中在包括該第一絕緣層、該第一導電層及該第二絕緣層之第一部分之一第一區域中該第一絕緣層與該第二絕緣層之間的一第一距離大於在包括該第一絕緣層、該第一導電層及該第二絕緣層之第二部分之一第二區域中該第一絕緣層與該第二絕緣層之間的一第二距離，該第二區域處於該第一 區域與該記錄層之間。
  17. 如請求項16之儲存裝置，其中該記錄層是一可變電阻層。
  18. 如請求項16之儲存裝置，其進一步包含：一第一層，其處於該第一絕緣層與該第一導電層之間、該第一導電層與該記錄層之間，及該第一導電層與該第二絕緣層之間。
  19. 如請求項18儲存裝置，其中該第一層是一半導體層。
  20. 如請求項18之儲存裝置，其中該第一層是一金屬氮化物層或一阻障金屬層。
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