JP2020047728A - 磁気メモリ - Google Patents

Abstract

【課題】一つの実施形態は、低コストで構成できる磁気メモリを提供することを目的とする。【解決手段】一つの実施形態によれば、導電ラインと第１の柱状体と第２の柱状体とを有する磁気メモリが提供される。導電ラインは、第１の方向に延びている。第１の方向は、基板の表面に沿った方向である。第１の柱状体は、メモリセルアレイ領域に配されている。第１の柱状体は、第２の方向に延びている。第２の方向は、基板の表面に交差する方向である。第１の柱状体は、一端が導電ラインに接続されている。第１の柱状体は、データを記憶するために配置されている。第２の柱状体は、周辺領域に配されている。第２の柱状体は、第２の方向に延びている。第２の柱状体は、一端が導電ラインに接続されている。第２の柱状体は、導電ラインと制御回路を電気的に接続するために配置されている。第１の柱状体と第２の柱状体とは、同一の磁性材料を含む。【選択図】図４

Description

本実施形態は、磁気メモリに関する。

磁気メモリは、複数の柱状体（複数の磁性体柱）が配列されてメモリセルアレイが構成される。このとき、磁気メモリを低コストで構成することが望まれる。

特開２０１６−９８０６号公報

一つの実施形態は、低コストで構成できる磁気メモリを提供することを目的とする。

一つの実施形態によれば、導電ラインと第１の柱状体と第２の柱状体とを有する磁気メモリが提供される。導電ラインは、第１の方向に延びている。第１の方向は、基板の表面に沿った方向である。第１の柱状体は、メモリセルアレイ領域に配されている。第１の柱状体は、第２の方向に延びている。第２の方向は、基板の表面に交差する方向である。第１の柱状体は、一端が導電ラインに接続されている。第１の柱状体は、データを記憶するために配置されている。第２の柱状体は、周辺領域に配されている。第２の柱状体は、第２の方向に延びている。第２の柱状体は、一端が導電ラインに接続されている。第２の柱状体は、導電ラインと制御回路を電気的に接続するために配置されている。第１の柱状体と第２の柱状体とは、同一の磁性材料を含む。

図１は、実施形態にかかる磁気メモリの構成を示すブロック図である。 図２は、実施形態におけるメモリセルアレイ領域及び周辺領域の構成を示す回路図である。 図３は、実施形態における書き込み動作及び読み出し動作を示す図である。 図４は、実施形態におけるメモリセルアレイ領域及び周辺領域の構成を示す断面図である。 図５は、実施形態における複数チップの貼り合わせの構成を示す断面図である。

以下に添付図面を参照して、実施形態にかかる磁気メモリを詳細に説明する。なお、この実施形態により本発明が限定されるものではない。

（実施形態）
実施形態にかかる磁気メモリについて説明する。磁気メモリは、メモリセルアレイ領域において、複数の柱状体（複数の磁性体柱）が配列されてメモリセルアレイが構成される。例えば、磁気メモリは、磁性体柱にシフト電流を流して磁性体柱における磁壁をシフトさせながら磁性体柱内に磁区の磁化の方向を制御して磁性体内に情報を書き込む。磁気メモリは、磁性体柱にシフト電流を流して磁性体柱における磁壁を書き込み時と逆方向にシフトさせながら磁性体柱内の磁区の磁化の方向を検知して磁性体内から情報を読み出す。このため、磁気メモリには、各磁性体の両端にそれぞれシフト電流を流すための制御回路が電気的に接続可能に構成され得る。

一方、磁気メモリの製造工程において、複数の柱状体（複数の磁性体柱）を形成する陽極酸化処理が高電界を伴うため、シフト電流を流すための制御回路は、複数の磁性体柱の下方に設けると、複数の磁性体柱の形成時に制御回路が電気的に破壊される可能性がある。このため、シフト電流を流すための制御回路は、メモリセルアレイを構成する複数の磁性体柱の上方に設けられ得る。このため、磁気メモリは、メモリセルアレイ領域の周辺に配される周辺領域において、制御回路に接続するための配線として、磁性体柱の下端に対応した高さから上方までプラグが引き出され得る。周辺領域のプラグがタングステンなどの導電物質で形成される場合、周辺領域のプラグとメモリセルアレイ領域の複数の磁性体柱とを別々の工程で形成する必要があるため、磁気メモリの製造コストが増大する可能性がある。

そこで、本実施形態では、磁気メモリにおいて、周辺領域のプラグを磁性体柱で構成し、周辺領域の磁性体柱とメモリセルアレイ領域の磁性体柱とを共通の工程で形成容易に構成することで、磁気メモリの低コストでの構成を目指す。

具体的には、磁気メモリを次のように構成する。基板に沿った第１の方向に延びた導電ライン（ソースライン）をメモリセルアレイ領域から周辺領域まで延ばす。そして、メモリセルアレイ領域に複数の第１の磁性体柱を配列させるとともに、周辺領域に複数の第２の磁性体柱を配列させる。複数の第１の磁性体柱と複数の第２の磁性体柱とは、互いに同一の磁性材料を含む。複数の第１の磁性体柱と複数の第２の磁性体柱とは、基板からの高さが互いに均等になる高さ位置に設けられ得る。メモリセルアレイ領域において複数の第１の磁性体柱の下端を導電ラインに電気的に接続させるとともに、周辺領域において複数の第２の磁性体柱の下端を導電ラインに電気的に接続させる。そして、メモリセルアレイ領域において複数の第１の磁性体柱の上端を、プラグ、他の導電ライン（ビットライン）、導電パッド（電極）経由で第１の制御回路に電気的に接続させるとともに、周辺領域において複数の第２の磁性体柱の上端をプラグ、導電パッド（電極）経由で第２の制御回路に電気的に接続させる。これにより、複数の第１の磁性体柱と複数の第２の磁性体柱とが共通の工程で形成容易に構成されるので、第１の制御回路側及び第２の制御回路側から各第１の磁性体柱の両端にシフト電流を流す構成を低コストで実現可能である。

より具体的には、磁気メモリ１は、図１に示すように構成され得る。図１は、磁気メモリ１の構成を示すブロック図である。

図１に示す磁気メモリ１は、メモリセルアレイ１０、ビット線（ＢＬ）デコーダ２０、ソース線（ＳＬ）デコーダ３０、読み出し回路４０、シフト制御回路５０、フィールド線（ＦＬ）ドライバ６０、書き込み制御回路８０、及びコントローラ７０を有する。シフト制御回路５０は、第１の制御回路５１及び第２の制御回路５２を有する。

メモリセルアレイ１０は、複数の磁性体柱ＭＭＬ１を有する。各磁性体柱ＭＭＬ１は、データを記憶するための複数の磁区（あるいは磁壁）を含む。メモリセルアレイ１０では、磁性体柱ＭＭＬ１が行列状に配列される。磁性体柱ＭＭＬ１は、ビット線ＢＬとソース線ＳＬとの間に電気的に接続される。磁性体柱ＭＭＬ１は、磁性細線又は磁気記憶細線とも呼ばれる。

ビット線（ＢＬ）デコーダ２０は、ロウアドレスに基づいて複数のビット線ＢＬから１つのビット線ＢＬを選択する。ソース線デコーダ３０は、カラムアドレスに基づいて複数のソース線ＳＬから１つのソース線ＳＬを選択する。書き込み制御回路８０は、メモリセルアレイ１０内の磁性体柱へのデータの書き込みを行う。フィールド線ドライバ６０は、書き込み時に、書き込み制御回路８０からの制御に従い、フィールド線に電流を流し、フィールド線から書き込みデータに応じた誘導磁場を発生させる。読み出し回路４０は、センスアンプを有し、メモリセルアレイ１０内の磁性体柱からデータの読み出しを行う。

シフト制御回路５０は、書き込み動作及び読み出し動作において、第１の制御回路５１及び第２の制御回路５２を用いて、磁性体柱内の磁区（あるいは磁壁）を移動させる電圧を印加し、磁性体柱ＭＭＬ１に配列された各磁区をシフトさせるシフト電流を出力する。第１の制御回路５１は、ビット線ＢＬを介して磁性体柱ＭＭＬ１の上端に電気的に接続可能に構成される。第２の制御回路５２は、磁性体柱ＭＭＬ２及びソース線ＳＬを介して、磁性体柱ＭＭＬ１の下端に電気的に接続可能に構成される。磁性体柱ＭＭＬ２については後述する。

図１に示す磁気メモリ１が実装されるチップは、メモリセルアレイ領域ＭＡＲ及び周辺領域ＰＨＲを含む。メモリセルアレイ領域ＭＡＲは、メモリセルアレイ１０が配さる領域であり、周辺領域ＰＨＲは、メモリセルアレイ領域ＭＡＲの周辺に配される領域である。メモリセルアレイ領域ＭＡＲ及び周辺領域ＰＨＲの回路構成は、例えば、図２に示すように構成され得る。図２は、メモリセルアレイ領域ＭＡＲ及び周辺領域ＰＨＲの構成を示す回路図である。図２では、基板１０１の表面１０１１（図３参照）に垂直な方向をＺ方向とし、Ｚ方向に垂直な平面内で互いに直交する２方向をＸ方向及びＹ方向とする。

図２に示すように、複数のソースラインＳＬは、メモリセルアレイ領域ＭＡＲ及び周辺領域ＰＨＲに跨って配されている。各ソースラインＳＬは、Ｙ方向に所定ピッチを持って配列されるとともに、Ｘ方向に沿ってメモリセルアレイ領域ＭＡＲから周辺領域ＰＨＲまで延びている。

メモリセルアレイ領域ＭＡＲでは、複数のビットラインＢＬ及び複数のフィールドラインＦＬが複数のソースラインＳＬの＋Ｚ側に配されている。複数のビットラインＢＬは、Ｚ方向から透視した場合に複数のソースラインＳＬに交差する。各ビットラインＢＬは、Ｘ方向に所定ピッチを持って配列されるとともに、Ｙ方向に延びている。各フィールドラインＦＬは、Ｘ方向に所定ピッチを持って配列されるとともに、磁性体柱ＭＭＬ１の上端近傍を通過するようにＹ方向に延びている。

複数の磁性体柱ＭＭＬ１は、Ｚ方向における複数のビットラインＢＬ及び複数のソースラインＳＬの間に配され、複数のビットラインＢＬ及び複数のソースラインＳＬの交差するＸＹ位置に配置されている。複数の磁性体柱ＭＭＬ１がＸ方向及びＹ方向にて形成される面上にマトリクス状に配列されている。

各磁性体柱ＭＭＬ１は、Ｚ方向に延びている。各磁性体柱ＭＭＬ１の＋Ｚ側端は、磁気抵抗効果素子（あるいは抵抗変化素子、可変抵抗素子）１１、及び選択素子（セレクタ）１２を順に介してビットラインＢＬに電気的に接続される。すなわち、磁性体柱ＭＭＬ１の＋Ｚ側端は、磁気抵抗効果素子１１の−Ｚ側端に電気的に接続され、磁気抵抗効果素子１１の＋Ｚ側端は選択素子１２の−Ｚ側端に電気的に接続される。選択素子１２の＋Ｚ側端は、ビットラインＢＬに電気的に接続される。さらに、磁性体柱ＭＭＬ１の−Ｚ側端は、ソースラインＳＬに電気的に接続される。フィールドラインＦＬは、磁性体柱ＭＭＬ１の＋Ｚ側端の近傍を通るが、磁性体柱ＭＭＬ１には電気的に接続されない。

磁気抵抗効果素子１１は、例えば、磁化状態に応じて抵抗が変化するＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）素子を含む。選択素子１２は、例えば、閾値電圧以上の電圧が印加されると低抵抗状態となり、闘値電圧より低い電圧が印加されると高抵抗状態となる素子を含む。選択素子１２は、例えば２端子間スイッチ素子であってもよい。２端子間に印加する電圧が閾値以下の場合、そのスイッチ素子は高抵抗状態、例えば電気的に非導通状態である。２端子間に印加する電圧が闘値以上の場合、スイッチ素子は低抵抗状態、例えば電気的に導通状態に変わる。スイッチ素子は、電圧がどちらの極性でもこの機能を有していてもよい。このスイッチ素子には、Ｔｅ、ＳｅおよびＳからなる群より選択された少なくとも１種以上のカルコゲン元素を含む。または、上記カルコゲン元素を含む化合物であるカルコグナイドを含んでいてもよい。このスイッチ素子は他にも、Ｂ、Ａｌ、Ｇａ、１ｎ、Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、Ａｓ、Ｐ、Ｓｂからなる群より選択された少なくとも１種以上の元素を含んでもよい。

例えば、略同一のＸ座標となる位置でＹ方向に配列された複数の磁性体柱ＭＭＬ１、磁気抵抗効果素子１１及び選択素子１２は、選択素子１２の他端にて同ーのビットラインＢＬに接続される。一方、略同一のＹ座標となる位置でＸ方向に配列された複数の磁性体柱ＭＭＬ１、磁気抵抗効果素子１１及び選択素子１２は、磁性体柱ＭＭＬの他端にて同一のソースラインＳＬに接続される。

また、メモリセルアレイ領域ＭＡＲでは、複数の電極ＥＬ１、複数の電極ＥＬ２、及び第１の制御回路５１が複数のビットラインＢＬの＋Ｚ側に配されている。複数の電極ＥＬ１は、複数のビットラインＢＬに対応している。各電極ＥＬ１は、対応するビットラインＢＬに電気的に接続される。複数の電極ＥＬ２は、複数の電極ＥＬ１に対応している。各電極ＥＬ２は、対応する電極ＥＬ１の＋Ｚ側の面に接触し、対応する電極ＥＬ１に電気的に接続される。第１の制御回路５１は、複数の電極ＥＬ２の＋Ｚ側に配され、複数の電極ＥＬ２に電気的に接続される。

一方、周辺領域ＰＨＲでは、複数の接続ラインＣＬが複数のソースラインＳＬの＋Ｚ側に配されている。複数の接続ラインＣＬは、Ｚ方向から透視した場合に複数のソースラインＳＬに重なる。複数の磁性体柱ＭＭＬ２は、Ｚ方向における複数の接続ラインＣＬ及び複数のソースラインＳＬの間に配されている。複数の磁性体柱ＭＭＬ２は、Ｘ方向及びＹ方向にて形成される面上にマトリクス状に配列されている。

各磁性体柱ＭＭＬ２は、Ｚ方向に延びている。磁性体柱ＭＭＬ２の＋Ｚ側端は、接続ラインＣＬに電気的に接続され、磁性体柱ＭＭＬ２の−Ｚ側端は、ソースラインＳＬに電気的に接続される。

すなわち、Ｘ方向に並ぶ複数の磁性体柱ＭＭＬ２は、接続ラインＣＬとソースラインＳＬとの間を電気的に並列接続している。これにより、Ｘ方向に並ぶ複数の磁性体柱ＭＭＬ２は、接続ラインＣＬとソースラインＳＬとの接続における等価的な導電率を向上させることができる。

また、周辺領域ＰＨＲでは、複数の電極ＥＬ１１、複数の電極ＥＬ１２、及び第１の制御回路５１が複数の接続ラインＣＬの＋Ｚ側に配されている。複数の電極ＥＬ１１は、複数の接続ラインＣＬに対応している。各電極ＥＬ１１は、対応する接続ラインＣＬに電気的に接続される。複数の電極ＥＬ１２は、複数の電極ＥＬ１１に対応している。各電極ＥＬ１２は、対応する電極ＥＬ１１の＋Ｚ側の面に接触し、対応する電極ＥＬ１１に電気的に接続される。第２の制御回路５２は、複数の電極ＥＬ１２の＋Ｚ側に配され、複数の電極ＥＬ１２に電気的に接続される。

次に、磁気メモリ１における書き込み及び読み出し動作について説明する。データの読み出しおよび書き込みでは、読み出しまたは書き込みの対象の磁区が、読み出しまたは書き込みのための機構の位置（以下、読み出し位置または書き込み位置と記す）までシフトされる。すなわち、読み出しまたは書き込みの対象磁区が読み出し位置または書き込み位置まで移動するように、磁区間の磁壁がシフトされる。磁壁のシフトは、例えば、磁性体柱ＭＭＬに電流（シフト電流）を流すことにより行われる。

例えば、書き込み動作において、シフト制御回路５０は、第２の制御回路５２からシフト電流を出力させる。このシフト電流は、図２に示す構成において、電極ＥＬ１２→電極ＥＬ１１→接続ラインＣＬ→磁性体柱ＭＭＬ２→ソースラインＳＬ→磁性体柱ＭＭＬ１→ビットラインＢＬ→電極ＥＬ１→電極ＥＬ２→第１の制御回路５１と伝達される。これにより、磁性体柱ＭＭＬ１に＋Ｚ方向のシフト電流が流され、書き込み動作に伴う磁性体柱ＭＭＬ１における各磁区のシフト動作が行われ得る。

あるいは、読み出し動作において、シフト制御回路５０は、第１の制御回路５２からシフト電流を出力させる。このシフト電流は、電極ＥＬ２→電極ＥＬ１→ビットラインＢＬ→磁性体柱ＭＭＬ１→ソースラインＳＬ→磁性体柱ＭＭＬ２→接続ラインＣＬ→電極ＥＬ１１→電極ＥＬ１２→第２の制御回路５５と伝達される。これにより、磁性体柱ＭＭＬ１に−Ｚ方向のシフト電流が流され、読み出し動作に伴う磁性体柱ＭＭＬ１における各磁区のシフト動作が行われ得る。

図２に示す回路構成を用いた書き込み及び読み出し動作について図３を用いてより詳細に説明する。図３は、磁性体柱ＭＭＬ１に対する書き込み及び読み出しのシーケンスを概念的に示す図である。

まず、書き込みのシーケンスを述べる。書き込みでは、図３（ａ）に示す書き込み前の状態から、図３（ｂ）に示すように、書き込みユニットにより“０”を書き込むと、磁性体柱ＭＭＬ１の１番目の磁区間に“０”が書き込まれ、＋Ｚ方向のシフト電流Ｉｓ１が流され、１番目の磁区が２番目の位置にシフトされる。次に、図３（ｃ）に示すように、書き込みユニットにより“１”を書き込むと、＋Ｚ方向のシフト電流Ｉｓ１が流され、磁性体柱ＭＭＬ１の１番目の磁区間の“０”は２番目の磁区間にシフトし、１番目の磁区間に“１”が書き込まれる。さらに、図３（ｄ）に示すように、書き込みユニットにより“０”を書き込むと、＋Ｚ方向のシフト電流Ｉｓ１が流され、磁性体柱ＭＭＬ１の２番目の磁区間の“０”は３番目の磁区間にシフトし、１番目の磁区間の“１”は２番目の磁区間にシフトし、１番目の磁区間に“０”が書き込まれる。

その後の書き込みでも同様に、図３（ｅ）〜図３（ｉ）に示すように、＋Ｚ方向のシフト電流Ｉｓ１が流され、先に書き込んだデータが書き込み位置から離れる方向にシフトされ、１番目の磁区間にデータが書き込まれて行く。

次に、読み出しのシーケンスを述べる。図３（ｊ）〜図３（ｒ）は、磁性体柱ＭＭＬ１に対する読み出しの概略図である。読み出しでは、図３（ｊ）に示すように、磁性体柱ＭＭＬ１に読み出し電流が流され、読み出しユニットにより磁性体柱ＭＭＬ１の１番目の磁区間に記憶された“１”が読み出される。

次に、図３（ｊ）に示すように、磁性体柱ＭＭＬ１に−Ｚ方向のシフト電流Ｉｓ２が流され、磁性体柱ＭＭＬ１内の磁区が読み出し位置に近づく方向にシフトされる。これにより、例えば、読み出し前に２番目に存在した磁区間の“０”は１番目の磁区間にシフトし、３番目に存在した磁区間の“１”は２番目の磁区間にシフトする。続いて、図３（ｋ）に示すように、磁性体柱ＭＭＬ１に読み出し電流が流され、読み出しユニットにより磁性体柱ＭＭＬ１の１番目の磁区間に記憶された“０”が読み出される。

次に、図３（ｋ）に示すように、磁性体柱ＭＭＬ１に−Ｚ方向のシフト電流Ｉｓ２が流され、磁性体柱ＭＭＬ１内の磁区が読み出し位置に近づく方向にシフトされる。これにより、例えば、図３（ｋ）に示した読み出しで、２番目に存在した磁区間の“１”は１番目の磁区間にシフトし、３番目に存在した磁区間の“０”は２番目の磁区間にシフトする。続いて、図３（ｌ）に示すように、磁性体柱ＭＭＬ１に読み出し電流が流され、読み出しユニットにより磁性体柱ＭＭＬ１の１番目の磁区間に記憶された“１”が読み出される。

その後の読み出しでも同様に、図３（ｍ）〜図３（ｒ）に示すように、−Ｚ方向のシフト電流Ｉｓ２が流され、磁性体柱ＭＭＬ１内の各磁区（あるいは各磁壁）が読み出し位置に近づく方向にシフトされ、１番目の磁区間に記憶されたデータが読み出される。

また、図２に示す回路構成は、例えば、図４に示すように実装され得る。図４は、メモリセルアレイ領域ＭＡＲ及び周辺領域ＰＨＲの構成を示す断面図である。図５は、複数チップの貼り合わせの構成を示す断面図である。

図４に示すように、メモリセルアレイ領域ＭＡＲでは、基板１０１の表面１０１１の＋Ｚ側に、層間絶縁膜１０２を介して導電ライン１００が配されている。基板１０１は、半導体（例えば、シリコン）を主成分とする材料で形成され得る。層間絶縁膜１０２は、半導体酸化物（例えば、酸化シリコン）などの絶縁体を主成分とする材料で形成され得る。導電ライン１００は、導電体（例えば、アルミニウム又はタングステン）を主成分とする材料で形成され得る。導電ライン１００は、ソースラインＳＬとして機能するパターンであり、Ｘ方向に延びたライン形状を有する。図示しないが、複数の導電ライン１００が層間絶縁膜１０２を介して基板１０１の表面１０１１に沿った方向（Ｙ方向）に配列されている（図２参照）。

同様に、周辺領域ＰＨＲでは、基板１０１ａの表面１０１１ａの＋Ｚ側に、層間絶縁膜１０２ａを介して導電ライン１００ａが配されている。基板１０１ａは、半導体（例えば、シリコン）を主成分とする材料で形成され得る。層間絶縁膜１０２ａは、絶縁体（例えば、酸化シリコン）を主成分とする材料で形成され得る。導電ライン１００ａは、導電体（例えば、アルミニウム又はタングステン）を主成分とする材料で形成され得る。導電ライン１００ａは、ソースラインＳＬとして機能するパターンであり、−Ｘ方向にメモリセルアレイ領域ＭＡＲまで延びたライン形状を有する。すなわち、導電ライン１００ａは、メモリセルアレイ領域ＭＡＲにおける導電ライン１００に物理的に接続されているとともに電気的に接続されている。図示しないが、複数の導電ライン１００ａが層間絶縁膜１０２ａを介して基板１０１ａの表面１０１１ａに沿った方向（Ｙ方向）に配列されている（図２参照）。

メモリセルアレイ領域ＭＡＲでは、複数の導電ライン１００及び層間絶縁膜１０２の＋Ｚ側には、複数の柱状体１０３及び層間絶縁膜１０４が配されている。柱状体１０３は、磁性体（例えば、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、クロム（Ｃｒ）よりなる群から選択された少なくとも一つの元素を含む磁性合金など）を主成分とする材料で形成され得る。層間絶縁膜１０４は、金属酸化物（例えば、アルミナ）を主成分とする材料で形成され得る。複数の柱状体１０３は、複数の磁性体柱ＭＭＬ１として機能する部材であり、Ｘ方向に配列されているとともに図示しないがＹ方向にも配列されている（図２参照）。各柱状体１０３は、ＸＹ方向の寸法（直径）がＺ方向に周期的に変化してもよく、Ｚ方向に周期的にくびれが繰り返される形状を有していてもよい。これにより、柱状体１０３が磁性体柱ＭＭＬ１として機能する際に、シフト動作の前後において磁性体柱ＭＭＬ１内で磁区の位置が安定的に決まり得る。

同様に、周辺領域ＰＨＲでは、複数の導電ライン１００ａ及び層間絶縁膜１０２ａの＋Ｚ側には、複数の柱状体１０３ａ及び層間絶縁膜１０４ａが配されている。柱状体１０３ａは、磁性体（例えば、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、クロム（Ｃｒ）よりなる群から選択された少なくとも一つの元素を含む磁性合金など）を主成分とする材料で形成され得る。柱状体１０３ａは、メモリセルアレイ領域ＭＡＲにおける柱状体１０３と同一の材料を含むことができる。柱状体１０３ａは、メモリセルアレイ領域ＭＡＲにおける柱状体１０３と均等な高さ位置に配され得る。層間絶縁膜１０４ａは、金属酸化物（例えば、アルミナ）を主成分とする材料で形成され得る。複数の柱状体１０３ａは、複数の磁性体柱ＭＭＬ１として機能する部材であり、Ｘ方向に配列されているとともに図示しないがＹ方向にも配列されている（図２参照）。各柱状体１０３ａは、メモリセルアレイ領域ＭＡＲにおける柱状体１０３に対応した形状を有することができる。各柱状体１０３ａは、ＸＹ方向の寸法（直径）がＺ方向に周期的に変化してもよく、Ｚ方向に周期的にくびれが繰り返される形状を有していてもよい。これにより、柱状体１０３ａが磁性体柱ＭＭＬ１として機能する際に、シフト動作の前後において磁性体柱ＭＭＬ１内で磁区の位置が安定的に決まり得る。層間絶縁膜１０２ａは、メモリセルアレイ領域ＭＡＲにおける層間絶縁膜１０２と同一の材料を含むことができる。

なお、複数の柱状体１０３，１０３ａ及び層間絶縁膜１０４，１０４ａを含む構造は、陽極酸化法によるウエットエッチングプロセスで形成され得る。例えば、アルミニウムなどの金属基板を用意し、金属基板を陽極として電解質溶液（硫酸、シュウ酸、リン酸など）中に配置し、金属基板に通電する。このとき、金属基板における陽極の部分が酸化されて金属イオンとなり融解する。この金属イオンは液中の酸素と結合して金属酸化物となり、金属基板における陽極表面に残り成長していく。つまり、金属基板に、金属酸化物（例えば、アルミナ）が成長していくことになる。この際、溶解と成長が同時に進むことで、陽極のアルミニウム表面には、アルミナの微細なホールが並ぶことになる。このホールの寸法は、アルミニウム純度や電圧や電界質溶液や処理時間によって決定される。例えば、９９．９９５％以上の純度のアルミニウム基板に対して、硫酸を用いて数十Ｖで数十分処理した場合には、径２０ｎｍ、ピッチが６０ｎｍ、深さ１０μｍのホールの配列が枝分かれなく形成される。

すなわち、メモリセルアレイ領域ＭＡＲにおける複数の柱状体１０３及び層間絶縁膜１０４を含む構造と周辺領域ＰＨＲにおける複数の柱状体１０３ａ及び層間絶縁膜１０４ａを含む構造とは、陽極酸化法によるウエットエッチングプロセスで一括して共通の工程で形成されるのに適した構造である。

メモリセルアレイ領域ＭＡＲでは、各柱状体１０３の＋Ｚ側に、ＭＴＪ素子１０５、プラグ１０６、セレクタ１０８、導電ライン１０９が順に積層され、各柱状体１０３の＋Ｚ側端部近傍に、層間絶縁膜１１０を介して導電ライン１０７が配されている。層間絶縁膜１１０は、半導体酸化物（例えば、酸化シリコン）などの絶縁体を主成分とする材料で形成され得る。ＭＴＪ素子１０５は、柱状体１０３の＋Ｚ側端部に接触しており、ＭＴＪ素子１１として機能し、磁気抵抗効果を有する所定の材料の積層構造で形成され得る。プラグ１０６は、Ｚ方向に延び、導電体（例えば、タングステン）を主成分とする材料で形成され得る。セレクタ１０８は、セレクタ１２として機能し、セレクト動作を示す所定の材料の積層構造で形成され得る。導電ライン１０９は、導電体（例えば、アルミニウム）を主成分とする材料で形成され得る。導電ライン１０９は、ビットラインＢＬとして機能するパターンであり、層間絶縁膜１１０を介してＸ方向に配列されるとともに、図示しないがＹ方向に延びたライン形状を有する。導電ライン１０７は、導電体（例えば、アルミニウム及びタングステン）を主成分とする材料で形成され得る。導電ライン１０７は、フィールドラインＦＬとして機能するパターンであり、層間絶縁膜１１０を介してＸ方向に配列されるとともに、図示しないがＹ方向に延びたライン形状を有する。

一方、周辺領域ＰＨＲでは、各柱状体１０３の＋Ｚ側に、プラグ１１１ａ、導電ライン１１２ａが順に積層されている。プラグ１１１ａは、導電体（例えば、タングステン）を主成分とする材料で形成され得る。プラグ１１１ａは、柱状体１０３ａの＋Ｚ側端部に接触しているとともに、Ｚ方向に延び、導電ライン１１２ａの−Ｚ側の端部に接触している。複数のプラグ１１１ａは、層間絶縁膜１１０ａを介してＸ方向に配列されている。導電ライン１１２ａは、導電体（例えば、アルミニウム及びタングステン）を主成分とする材料で形成され得る。導電ライン１１２ａは、接続ラインＣＬとして機能し、Ｘ方向に延びて複数のプラグ１１１ａに電気的に接続されている。

また、磁気メモリ１は、図５に示すように、複数のチップＣＨ１，ＣＨ２の貼り合わせで構成され得る。図５では、複数のチップＣＨ１，ＣＨ２が貼り合わせられた状態が示されている。図４に示す構成は、メモリチップとしてのチップＣＨ１に含まれ得る。チップＣＨ１では、図４に示す構成に加えて、次の構成を含むことができる。

メモリセルアレイ領域ＭＡＲでは、導電ライン１０９の＋Ｚ側に、プラグ１１３、導電パッド１１４が順に積層されている。プラグ１１３、導電パッド１１４の周囲には、層間絶縁膜１１５が配されている。層間絶縁膜１１５は、半導体酸化物（例えば、酸化シリコン）などの絶縁体を主成分とする材料で形成され得る。プラグ１１３は、導電体（例えば、タングステン）を主成分とする材料で形成され得る。プラグ１１３は、導電ライン１０９の＋Ｚ側端部に接触しているとともに、Ｚ方向に延び、導電パッド１１４の−Ｚ側端部に接触している。導電パッド１１４は、電極ＥＬ１として機能するパターンであり、導電体（例えば、銅）を主成分とする材料で形成され得る。図５では、１つの導電ライン１０９に対応したプラグ１１３及び導電パッド１１４を例示しており、図示しないが、他の導電ライン１０９に対応したプラグ１１３及び導電パッド１１４も同様に設けられ得る。

同様に、周辺領域ＰＨＲでは、導電ライン１０９ａの＋Ｚ側に、プラグ１１３ａ、導電パッド１１４ａが順に積層されている。プラグ１１３ａ、導電パッド１１４ａの周囲には、層間絶縁膜１１５ａが配されている。層間絶縁膜１１５ａは、半導体酸化物（例えば、酸化シリコン）などの絶縁体を主成分とする材料で形成され得る。プラグ１１３ａは、導電体（例えば、タングステン）を主成分とする材料で形成され得る。プラグ１１３ａは、導電ライン１０９ａの＋Ｚ側端部に接触しているとともに、Ｚ方向に延び、導電パッド１１４ａの−Ｚ側端部に接触している。導電パッド１１４ａは、電極ＥＬ１１として機能するパターンであり、導電体（例えば、銅）を主成分とする材料で形成され得る。図５では、１つの導電ライン１０９ａに対応したプラグ１１３ａ及び導電パッド１１４ａを例示しており、図示しないが、他の導電ライン１０９ａに対応したプラグ１１３ａ及び導電パッド１１４ａも同様に設けられ得る。

一方、ＣＭＯＳチップとしてのチップＣＨ２は、チップＣＨ１に対応した構成を有する。すなわち、チップＣＨ２は、チップＣＨ１に貼り合わせられた場合に導電パッド１１４，１１４ａに重なる位置に、導電パッド２００，２００ａを有する。すなわち、チップＣＨ２は、次の構成を含むことができる。

メモリセルアレイ領域ＭＡＲでは、導電パッド１１４の＋Ｚ側に、導電パッド２００、プラグ２０１が順に積層されている。導電パッド２００の＋Ｚ側の面は、導電パッド２００の−Ｚ側の面に接触している。導電パッド２００は、電極ＥＬ２として機能するパターンであり、導電体（例えば、銅）を主成分とする材料で形成され得る。プラグ２０１は、導電パッド１１４の＋Ｚ側端部に接触しているとともに、Ｚ方向に延び、導電膜２０２の−Ｚ側端部に接触している。プラグ２０１は、導電体（例えば、銅及びタングステン）を主成分とする材料で形成され得る。導電膜２０２は、導電体（例えば、銅及びアルミニウム）を主成分とする材料で形成され得る。導電膜２０２は、プラグ２０３に接続されている。プラグ２０３は、導電体（例えば、タングステン）を主成分とする材料で形成され得る。プラグ２０３は、Ｚ方向に延び、基板２０６のウェル領域２０７内の半導体領域２０８に接続されている。また、基板２０６の−Ｚ側には、所定の電極膜２０４が配され得る。導電膜２０２、プラグ２０３、半導体領域２０８、電極膜２０４を含む構成は、第１の制御回路５１の一部として機能し得る。

同様に、周辺領域ＰＨＲでは、導電パッド１１４ａの＋Ｚ側に、導電パッド２００ａ、プラグ２０１ａが順に積層されている。導電パッド２００ａの＋Ｚ側の面は、導電パッド２００ａの−Ｚ側の面に接触している。導電パッド２００ａは、電極ＥＬ１２として機能するパターンであり、導電体（例えば、銅）を主成分とする材料で形成され得る。プラグ２０１ａは、導電パッド１１４ａの＋Ｚ側端部に接触しているとともに、Ｚ方向に延び、導電膜２０２ａの−Ｚ側端部に接触している。プラグ２０１ａは、導電体（例えば、タングステン）を主成分とする材料で形成され得る。導電膜２０２ａは、導電体（例えば、銅及びアルミニウム）を主成分とする材料で形成され得る。導電膜２０２ａは、プラグ２０３ａに接続されている。プラグ２０３ａは、導電体（例えば、銅及びタングステン）を主成分とする材料で形成され得る。プラグ２０３ａは、Ｚ方向に延び、基板２０６ａのウェル領域２０７ａ内の半導体領域２０８ａに接続されている。また、基板２０６の−Ｚ側には、所定の電極膜２０４ａが配され得る。導電膜２０２ａ、プラグ２０３ａ、半導体領域２０８ａ、電極膜２０４ａを含む構成は、第２の制御回路５２の一部として機能し得る。

なお、図５では、複数の柱状体１０３，１０３ａのそれぞれが略円柱形状である場合が例示されているが、複数の柱状体１０３，１０３ａは、図４に示すようなＺ方向に周期的にくびれが繰り返される形状を有していてもよい。

以上のように、本実施形態では、磁気メモリ１において、周辺領域ＰＨＲのプラグを磁性体柱ＭＭＬ２で構成し、周辺領域ＰＨＲの磁性体柱ＭＭＬ２とメモリセルアレイ領域ＭＡＲの磁性体柱ＭＭＬ１とを共通の工程で形成容易に構成する。これにより、低コストで構成することに適した磁気メモリ１を実現できる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ 磁気メモリ、１００，１００ａ 導電ライン、１０３，１０３ａ 柱状体。

Claims (7)

1. 基板の表面に沿った第１の方向に延びた導電ラインと、
   メモリセルアレイ領域に配され、前記基板の表面に交差する第２の方向に延び、一端が前記導電ラインに接続され、データを記憶するために配置された第１の柱状体と、
   周辺領域に配され、前記第２の方向に延び、一端が前記導電ラインに接続され、前記導電ラインと制御回路を電気的に接続するために配置された第２の柱状体と、
   を備え、
   前記第１の柱状体と前記第２の柱状体とは、同一の磁性材料を含む
   磁気メモリ。
2. 前記第１の柱状体及び前記第２の柱状体は、互いに対応する形状を有する
   請求項１に記載の磁気メモリ。
3. 前記第１の柱状体及び前記第２の柱状体は、それぞれ、前記第２の方向に周期的にくびれが繰り返される形状を有する
   請求項２に記載の磁気メモリ。
4. 前記第１の柱状体及び前記第２の柱状体のそれぞれの上端部から下端部にかけて配置され、第１の材料で形成された第１の絶縁膜と、
   前記第１の絶縁膜の上に配され、第２の材料で形成された第２の絶縁膜と、
   をさらに備えた
   請求項１から３のいずれか１項に記載の磁気メモリ。
5. 前記第１の材料は、金属酸化物を主成分とする材料を含み、
   前記第２の材料は、半導体酸化物を主成分とする材料を含む
   請求項４に記載の磁気メモリ。
6. 前記周辺領域には、複数の前記第２柱状体が第１の方向に配列され、前記複数の第２の柱状体の上方に配され、前記複数の第２の柱状体が電気的に接続された第１の電極をさらに備えた
   請求項１から５のいずれか１項に記載の磁気メモリ。
7. 前記制御回路に電気的に接続可能である第２の電極をさらに備え、
   前記導電ライン、前記第１の柱状体、前記複数の第２の柱状体、及び前記第１の電極は、第１のチップに配され、
   前記制御回路及び前記第２の電極は、第２のチップに配され、
   前記第１の電極と前記第２の電極とが電気的に接続され、前記第１の電極と前記第２の電極とが前記複数の第２柱状体と前記制御回路の間に配置されるように、前記第１のチップと前記第２のチップとが互いに貼り合わされている
   請求項６に記載の磁気メモリ。

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