JP6397773B2 - 磁気記憶装置及び磁気記憶方法 - Google Patents
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Description
本発明の実施形態によれば、磁気記憶方法は、入力データを、第1配列と、第2配列と、を含む複数の1次元ビット入力配列に分割し、前記第1配列を第1磁気シフトレジスタ部に後入れ先出しの形式で格納させ、前記第2配列を第2磁気シフトレジスタ部に後入れ先出しの形式で格納させることを含む。前記第1磁気シフトレジスタ部は、第1メモリアレイに含まれる。前記第2磁気シフトレジスタ部は、第2メモリアレイに含まれる。前記第1メモリアレイは、第1駆動部を含む第1メモリ部に含まれる。前記第2メモリアレイは、第2駆動部を含む第2メモリ部に含まれる。前記複数の1次元ビット入力配列は、第3配列と、第4配列と、をさらに含む。前記第1配列を前記第1磁気シフトレジスタ部の一部に後入れ先出しの形式で格納する。前記第2配列を前記第2磁気シフトレジスタ部の一部に後入れ先出しの形式で格納する。前記第3配列を前記第1磁気シフトレジスタ部の別の一部に後入れ先出しの形式で格納する。前記第4配列を前記第2磁気シフトレジスタ部の別の一部に後入れ先出しの形式で格納する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
図1は、第1の実施形態に係る磁気記憶装置を例示する模式図である。
図1に表したように、本実施形態に係る磁気記憶装置110は、複数のメモリ部MUと、制御部CUと、を含む。この例では、磁気記憶装置110には、センスラッチ部71と、入力バッファ72と、出力バッファ73と、ルックアップテーブル74がさらに設けられている。これらの要素は、制御部CUに含まれると見なしても良い。
メモリアレイ50及び駆動部60の例については、後述する。
図2(a)に例示するように、メモリ領域部MUUに複数のメモリ部MUが設けられる。複数のメモリ部MUは、例えばマトリクス状に配置される。例えば、メモリ領域部MUUにおいて、行方向に沿って並ぶメモリ部MUの数は、例えば64である。そして、列方向に沿って並ぶメモリ部MUの数は、例えば64である。この場合、1つのメモリ領域部MUUに設けられるメモリ部MUの数は、4096(すなわち64×64)である。メモリ領域部MUUに、第1メモリ部MAT1及び第2メモリ部MAT2などが設けられている。
図3は、1つのメモリ部MUを例示している。
これらの図は、第1メモリ部MAT1及び第2メモリ部MAT2のそれぞれに含まれる1つの磁気シフトレジスタ部20を例示している。
第1シフトセレクタDWS−CS−1は、第1トランジスタTr1の第1ゲートTrg1と電気的に接続される。
第1読み書きドライバRW−D−1は、第2トランジスタTr2の第4端子Trb2と電気的に接続される。
第1読み書きセレクタRW−CS−1は、第2トランジスタTr2の第2ゲートTrg2と電気的に接続される。
第2シフトセレクタDWS−CS−2は、第3トランジスタTr3の第3ゲートTrg3と電気的に接続される。
第2読み書きドライバRW−D−2は、第4トランジスタTr4の第8端子Trb4と電気的に接続される。
第2読み書きセレクタRW−CS−2は、第4トランジスタTr4の第4ゲートTrg4と電気的に接続される。
上記の第1方向D1は、例えば、Z軸方向である。
図5(a)に示すように、書き込み動作WOにおいて、例えば、書き込む情報が「0110011101・・・・・・・・0001」である場合に、書き込みビットの順序WOOは、図5(a)中の矢印の方向である。
図6に示すように、磁気記憶装置110において、以下の書き込み動作WOを行う。
制御部CUは、入力データBIAを複数の1次元ビット入力配列BDAに分割する。入力データは、例えば、入力バッファ72に供給される。例えば、複数の1次元ビット入力配列BDAのそれぞれの大きさ(長さ)は、例えば、互いに同じである。複数の1次元ビット入力配列BDAは、例えば、第1配列BDA1及び第2配列BDA2などを含む。複数の1次元ビット入力配列BDAは、第x配列BDAxを含む(xは2以上の整数)。
図7に示すように、磁気記憶装置110において、以下の読み出し動作ROを行う。
制御部CUは、第1磁気シフトレジスタ部20a(第1磁性線10a)に格納された第1配列BDA1と、第2磁気シフトレジスタ部20b(第2磁性線10b)に格納された第2配列BDA2と、を並べて得られた部分を含むデータBOAを出力する。
実施形態によれば、実用的な磁気記憶装置が提供できる。
図8(a)は、発明者が行った実験を示す模式図である。図8(b)は、実験結果を示すグラフ図である。
図9は、磁気シフトレジスタ部20(磁性線10)における記憶状態の移動(磁壁16の移動)を例示している。
図9において、初期の記憶状態MStで所定の情報「0011011001」が記憶されている。図9では、1ビットシフト分の電流パルスを与えてこの情報をシフトさせた後の3つの状態を例示している。第1の移動後状態CASE1は、「正しいシフト動作」に対応する。この場合、すべての磁壁16が同じ速度で移動する。この場合は、初期の記憶状態MStの情報が維持されている。
図10は、磁性線10の磁壁16の存在確率の例を示している。図10の横軸は、磁性線10(第1磁性線10a)の延在方向(第1方向D1)である。横軸は、磁壁16の第1方向D1上における位置に対応する。縦軸は、磁壁16の存在確率Pである。
図11(a)に示すように、書き込み動作ROにおいては、入力データビット列が入力バッファ72に入力される(ステップS11)。
書き込み指定論理アドレス及び書き込み命令(入出力命令I/O_C)が制御部CUに入力される(ステップS12)。
入力データビット列を、複数の1次元ビット配列に分割する(ステップS13)。複数の1次元ビット配列のそれぞれは、決められた長さを有する。
ルックアップテーブル74(参照テーブル)の内容に従って、入力された論理アドレスから、対応する磁気シフトレジスタMMLの物理アドレスを導出する(ステップS14)。物理アドレスは、1次元ビット配列を書き込む磁気シフトレジスタMMLに割り当てられている。
1次元ビット配列を、上記により指定された物理アドレスに対応した磁気シフトレジスタMMLが存在するメモリアレイ50の入出力ドライバ(読み書きドライバRW−D)へ入力する(ステップS15)。
入出力ドライバを使って、入力された1次元ビット配列を、指定された磁気シフトレジスタMMLへ入力する(ステップS16)。
ルックアップテーブル74(参照テーブル)の内容に従って、入力された論理アドレスから、1次元ビット配列が保持されている磁気シフトレジスタMMLに割り当てられている物理アドレスを導出する(ステップS22)。
入出力ドライバを使って、指定された磁気シフトレジスタMMLから1次元ビット配列を読み出して、入出力ドライバに保持する(ステップS23)。
並べた配列を、出力バッファ73から外部へ出力する(ステップS25)。
第1〜第Nメモリ部MAT1〜MATNが、設けられている。例えば、第1ページに対応する複数の1次元ビット入力配列のそれぞれが、第1〜第Nメモリ部MAT1〜MATNのそれぞれの磁気シフトレジスタMMLに格納される。第2ページに対応する複数の1次元ビット入力配列のそれぞれが、第1〜第Nメモリ部MAT1〜MATNのそれぞれの別の磁気シフトレジスタMMLに格納される。第3ページに対応する複数の1次元ビット入力配列のそれぞれが、第1〜第Nメモリ部MAT1〜MATNのそれぞれのさらに別の磁気シフトレジスタMMLに格納される。第4ページに対応する複数の1次元ビット入力配列のそれぞれが、第1〜第Nメモリ部MAT1〜MATNのそれぞれのさらに別の磁気シフトレジスタMMLに格納される。例えば、メモリ部MUの数(すなわち、”N”)が128であり、分割数(複数の1次元ビット配列の数)は、128である。
図13(a)に示すように、例えば、1つの磁気シフトレジスタMMLのサイズ(サイズ)を256ビットとする。そして、1つのページに対応する磁気シフトレジスタMMLの数を128とする。このとき、ページサイズは4KBである。そして、ページの数を16とする。1つの磁気シフトレジスタMMLのデータは、連続的に読み出されるとする。例えば、I/Oバッファにおいて、読み書き(多重の読み書き)のサイズは、4KB×16(=64KB)となる。バッファのサイズは、128KB(すなわち、2×64KB)である。読み書きの速度を、例えば、4Gbpsとする。
本実施形態においては、書き込み動作及び読み出し動作が、第1の実施形態とは異なる。本実施形態に係る磁気記憶装置には、図1〜図4(a)及び図4(b)について説明した第1の実施形態の構成を適用できる。
図14に示すように、本実施形態においては、1つのページのデータが、複数のメモリ部MU(第1〜第Nメモリ部MAT1〜MATN)に分散されて格納される。この図の例では、分散の数は、例えば、4である。メモリ部MUの数(すなわち、”N”)が128であり、分割数(複数の1次元ビット配列の数)は、512である。
図15(a)に示すように、例えば、1つの磁気シフトレジスタMMLの1つの部分のサイズを64ビットとする。すなわち、1つの磁気シフトレジスタMMLからのデータの1回の出し入れを64ビットとする。そして、1つのページに対応する磁気シフトレジスタMMLの数を512とする。このとき、ページサイズは4KBである。そして、ページの数を4とする。1つの磁気シフトレジスタMMLのデータは、連続的に読み出されるとする。例えば、I/Oバッファにおいて、読み書き(多重の読み書き)のサイズは、4KB×4(=16KB)となる。バッファのサイズは、32KB(すなわち、2×16KB)である。読み書きの速度を、例えば、4Gbpsとする。
図16に示すように、本実施形態に係る磁気記憶装置において、以下の書き込み動作WOを行う。
制御部CUは、入力データBIAを複数の1次元ビット入力配列BDAに分割する。例えば、複数の1次元ビット入力配列BDAのそれぞれの大きさ(長さ)は、例えば、互いに同じである。複数の1次元ビット入力配列BDAは、例えば、第1配列BDA1及び第2配列BDA2に加えて、第3配列BDA3及び第4配列BDA4などを含む。複数の1次元ビット入力配列BDAは、第x配列BDAx、及び、第(x+n)配列BDA(x+n)を含む(xは2以上の整数、nは1以上の整数)。
図17に示すように、本実施形態に係る磁気記憶装置において、以下の読み出し動作ROを行う。
制御部CUは、第1磁気シフトレジスタ部20a(第1磁性線10a)の上記の一部に格納された第1配列BDA1と、第2磁気シフトレジスタ部20b(第2磁性線10b)の上記の一部に格納された第2配列BDA2と、第1磁気シフトレジスタ部20aの上記の別の一部に格納された第3配列BDA3と、第2磁気シフトレジスタ部20bの上記の別の一部に格納された第4配列BDA4と、を並べて得られた部分を含むデータBOAを出力する。
図18(a)に示すように、1つのメモリ領域部MUUが、2つのグループ(バンク)に分割される。2つのバンクのそれぞれは、複数のメモリ部MUを含む。この例は、例えば、1つのメモリ部MU(例えば第1メモリ部MAT1)に1つのプリアンプが設けられる例に対応する。1つのバンクについて読み出し動作が行われる。このとき、他方のバンクにおいて、書き込みが行われる。
図19は、磁気シフトレジスタ部20(第1磁気シフトレジスタ部20a)を例示している。
例えば、基板8の一部に、第1トランジスタTr1が設けられる。基板8の別の一部に、第2トランジスタTr2が設けられる。基板8には、例えば、シリコン基板などの半導体基板が用いられる。
磁性線10及び上記の配線の周りには、絶縁層8aが設けられる。磁性線10は、筒状である。磁性線10の中に、軸部10iが設けられている。
本実施形態は、磁気記憶方法に係る。
本実施形態に係る磁気記憶方法においては、入力データBIAを、第1配列BDA1と、第2配列BDA2と、を含む複数の1次元ビット入力配列BDAに分割する。例えば、図11(a)に関して説明したステップS13を実施する。
また、各具体例のいずれか2つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
Claims (13)
- 第1メモリアレイと第1駆動部とを含む第1メモリ部と、
第2メモリアレイと第2駆動部とを含む第2メモリ部と、
制御部と、
を備え、
前記第1メモリアレイは、第1磁気シフトレジスタ部を含み、
前記第2メモリアレイは、第2磁気シフトレジスタ部を含み、
前記制御部は、入力データを複数の1次元ビット入力配列に分割し、
前記複数の1次元ビット入力配列は、第1配列と、第2配列と、を含み、
前記制御部は、前記第1配列を前記第1磁気シフトレジスタ部に後入れ先出しの形式で格納させ、前記第2配列を前記第2磁気シフトレジスタ部に後入れ先出しの形式で格納させ、
前記複数の1次元ビット入力配列は、第3配列と、第4配列と、をさらに含み、
前記制御部は、
前記第1配列を前記第1磁気シフトレジスタ部の一部に後入れ先出しの形式で格納させ、
前記第2配列を前記第2磁気シフトレジスタ部の一部に後入れ先出しの形式で格納させ、
前記第3配列を前記第1磁気シフトレジスタ部の別の一部に後入れ先出しの形式で格納させ、
前記第4配列を前記第2磁気シフトレジスタ部の別の一部に後入れ先出しの形式で格納させる、磁気記憶装置。 - 前記制御部は、前記第1磁気シフトレジスタ部の前記一部に格納された前記第1配列と、前記第2磁気シフトレジスタ部の前記一部に格納された前記第2配列と、前記第1磁気シフトレジスタ部の前記別の一部に格納された前記第3配列と、前記第2磁気シフトレジスタ部の前記別の一部に格納された前記第4配列と、を並べて得られる部分を含むデータを出力する請求項1記載の磁気記憶装置。
- 前記複数の1次元ビット入力配列の大きさは、互いに同じである請求項1または2に記載の磁気記憶装置。
- 前記制御部は、前記第1磁気シフトレジスタ部に格納された前記第1配列と、前記第2磁気シフトレジスタ部に格納された前記第2配列と、を並べて得られる部分を含むデータを出力する請求項1〜3のいずれか1つに記載の磁気記憶装置。
- 前記第1磁気シフトレジスタ部は、
第1端子と第2端子と第1ゲートとを含む第1トランジスタと、
第3端子と第4端子と第2ゲートとを含む第2トランジスタと、
複数の磁区を含む磁性線であって前記磁性線の第1端部は前記1端子と接続された磁性線と、
前記第3端子と電気的に接続された磁性層と、
前記磁性線と前記磁性層との間に設けられた中間層と、
を含み、
前記第1駆動部は、
前記第2端子と電気的に接続されたシフトドライバと、
前記第1ゲートと電気的に接続されたシフトセレクタと、
前記第4端子と電気的に接続された読み書きドライバと、
前記第2ゲートと電気的に接続された読み書きセレクタと、
前記磁性線の第1他端部に接続された磁性線ドライバと、
を含む請求項1〜4のいずれか1つに記載の磁気記憶装置。 - 前記中間層は、前記第1端部と前記磁性層との間に設けられた請求項5記載の磁気記憶装置。
- 前記磁性線の少なくとも一部は、第1方向に延在し、
前記磁性線の前記少なくとも一部に含まれる前記磁区の磁化は、第1状態において、前記第1方向と交差する第1磁化方向であり、
前記磁性線の前記少なくとも一部に含まれる前記磁区の前記磁化は、第2状態において、前記第1方向と交差し前記第1磁化方向とは逆の第2磁化方向である請求項5または6に記載の磁気記憶装置。 - 前記磁性線の前記少なくとも一部は、第1軸を軸として第1方向に延在し、
前記磁性線の前記少なくとも一部に含まれる前記磁区の磁化は、第1状態において第1磁化方向であり、
前記磁性線の前記少なくとも一部に含まれる前記磁区の磁化は、第2状態において第2磁化方向であり、
前記第1磁化方向は、前記第1方向と交差し、
前記第1磁化方向は、前記第1軸から、前記第1軸から離間した位置に向かう方向であり、
前記第2磁化方向は、前記第1方向と交差し、
前記第2磁化方向は、前記第1軸から離間した位置から、前記第1軸に向かう方向である請求項5または6に記載の磁気記憶装置。 - 前記第1メモリアレイは、複数の磁気シフトレジスタ部を含み、
前記第1駆動部は、前記第1メモリアレイに含まれる前記複数の磁気シフトレジスタ部に接続された第1プリアンプを含み、
前記第2メモリアレイは、複数の磁気シフトレジスタ部を含み、
前記第2駆動部は、前記第2メモリアレイに含まれる前記複数の磁気シフトレジスタ部に接続された第2プリアンプを含む請求項1〜8のいずれか1つに記載の磁気記憶装置。 - 入力データを、第1配列と、第2配列と、を含む複数の1次元ビット入力配列に分割し、
前記第1配列を第1磁気シフトレジスタ部に後入れ先出しの形式で格納させ、前記第2配列を第2磁気シフトレジスタ部に後入れ先出しの形式で格納させ、
前記第1磁気シフトレジスタ部は、第1メモリアレイに含まれ、
前記第2磁気シフトレジスタ部は、第2メモリアレイに含まれ、
前記第1メモリアレイは、第1駆動部を含む第1メモリ部に含まれ、
前記第2メモリアレイは、第2駆動部を含む第2メモリ部に含まれ、
前記複数の1次元ビット入力配列は、第3配列と、第4配列と、をさらに含み、
前記第1配列を前記第1磁気シフトレジスタ部の一部に後入れ先出しの形式で格納し、
前記第2配列を前記第2磁気シフトレジスタ部の一部に後入れ先出しの形式で格納し、
前記第3配列を前記第1磁気シフトレジスタ部の別の一部に後入れ先出しの形式で格納し、
前記第4配列を前記第2磁気シフトレジスタ部の別の一部に後入れ先出しの形式で格納する、磁気記憶方法。 - 前記第1磁気シフトレジスタ部の前記一部に格納された前記第1配列と、前記第2磁気シフトレジスタ部の前記一部に格納された前記第2配列と、前記第1磁気シフトレジスタ部の前記別の一部に格納された前記第3配列と、前記第2磁気シフトレジスタ部の前記別の一部に格納された前記第4配列と、を並べて得られる部分を含むデータを出力する請求項10記載の磁気記憶方法。
- 前記複数の1次元ビット入力配列の大きさは、互いに同じである請求項10または11に記載の磁気記憶方法。
- 前記第1磁気シフトレジスタ部に格納された前記第1配列と、前記第2磁気シフトレジスタ部に格納された前記第2配列と、を並べて得られる部分を含むデータを出力する請求項10〜12のいずれか1つに記載の磁気記憶方法。
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