CN111386606A - 堆叠晶体管架构中的垂直二极管 - Google Patents

堆叠晶体管架构中的垂直二极管 Download PDF

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semiconductor
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A·D·利拉科
P·莫罗
A·潘
C-y·黄
R·米恩德鲁
G·杜威
W·拉赫马迪
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Abstract

一种集成电路结构包括：在长度方向上水平延伸且包括底部部分和底部部分上方的顶部部分的第一半导体鳍状物；与第一半导体鳍状物的底部部分相关联的底部晶体管；位于底部晶体管上方且与第一半导体鳍状物的顶部部分相关联的顶部晶体管；以及第一垂直二极管。所述第一垂直二极管包括：至少与第一半导体鳍状物的底部部分相关联的底部区域，所述底部区域包括n型掺杂剂和p型掺杂剂中的一种；至少与第一半导体鳍状物的顶部部分相关联的顶部区域，所述顶部区域包括n型掺杂剂和p型掺杂剂中的另一种；电连接到底部区域的底部端子；以及电连接到第一半导体鳍状物的顶部部分处的顶部区域的顶部端子。

Description

堆叠晶体管架构中的垂直二极管
背景技术
半导体鳍状物结构正被用作诸如薄膜晶体管(TFT)的其他方法的替代方案，用于将诸如晶体管的半导体器件缩放到更密集的封装中。存在许多与半导体鳍状物结构相关的非同寻常的性能问题。
附图说明
图1A-1B是根据本公开的实施例的示例性垂直二极管和堆叠晶体管结构的截面图。
图2A-2C是根据本公开的另一实施例的示例性垂直二极管的截面图。
图3是根据本公开的实施例的示例性的多个并联连接的垂直二极管的截面图。
图4A-4F是根据本公开的其他实施例的示例性垂直二极管的截面图。
图5A-5C根据本公开的实施例的示例性异质结晶体管的截面图。
图6-7是根据本公开的实施例的制造集成电路结构的示例性方法的流程图。
图8示出了根据本公开的实施例的利用本文公开的集成电路结构或技术实现的示例性计算系统。
通过阅读以下结合本文描述的附图进行的详细描述，将更好地理解本实施例的这些和其他特征。在附图中，各图中示出的每个相同或几乎相同的部件可以用类似的附图标记表示。为了清楚起见，并非每个部件都在每个图中标记。此外，如将理解的，附图不一定是按比例绘制的，或旨在将所描述的实施例限于所示的具体配置。例如，虽然一些图通常表示直线、直角和平滑表面，但鉴于现实中的制造过程的限制，所公开技术的实际实现可能具有不完美的直线和直角，并且一些特征可能具有表面形貌或以其他方式不平滑。简而言之，提供这些图仅仅是为了显示示例性结构。
具体实施方式
根据实施例，公开了一种堆叠晶体管结构，该结构在半导体鳍状物的顶部部分上具有一个或多个顶部晶体管，并且在与半导体鳍状物的顶部部分垂直对准的半导体鳍状物的底部部分上具有一个或多个底部晶体管。该结构还包括集成到半导体鳍状物的顶部部分和底部部分中的垂直二极管。垂直二极管对于诸如互补金属氧化物半导体(CMOS)逻辑集成等应用是有用的器件，尽管任何数量的其他应用和电路可以受益于具有二极管功能。半导体鳍状物的垂直对准的顶部部分和底部部分可以例如为同一半导体鳍状物的不同部分、结合在一起的不同顶部鳍状物和底部鳍状物、或原生鳍状物结构和/或替换鳍状物结构的任何组合，仅举几例。原生鳍状物结构由下层衬底形成，而替换鳍状物结构与衬底不同。在一些实施例中，鳍状物的顶部部分和底部部分中的半导体材料不同。在一些这样的实施例中，不同的材料相接以形成异质结垂直二极管。在一些实施例中，存在若干这样的堆叠鳍状物布置，各种不同的鳍状物水平对准。注意，给定的堆叠体可以包括任意数量的鳍状物结构(在所谓的堆叠布置中彼此垂直对准的两个或多个鳍状物结构)。在一些这样的实施例中，垂直二极管在这些鳍状物中的两个或更多个上方制造且并联连接以产生更高容量的二极管，例如用以提供足够低的电阻或足够的功率或电流容量。许多其他堆叠的器件配置将是显而易见的。
概述
堆叠晶体管和其他器件可以增加集成电路上此类器件的密度(或面积密度)。然而，如上所述，存在许多与这种堆叠器件结构相关的非同寻常的性能问题。例如，半导体二极管(对于许多集成电路应用是有用的部件)通常以水平或单器件层配置来实现，所使用的方法不能解决与垂直集成相关的问题和/或对于有效地具有两个或更多个器件层的堆叠半导体鳍状物结构中的垂直集成不适用或不可行。
因此，本文提供用于堆叠器件架构中的垂直二极管的技术。例如，这允许在堆叠器件结构中将二极管与晶体管和其他器件集成，例如用于CMOS逻辑和输入/输出(I/O)集成，以及用于诸如电压调节、静电放电(ESD)保护的应用和其他二极管应用。在本公开的各实施例中，提供了单鳍状物垂直集成(其中多个器件层形成在同一鳍状物结构或为了简洁而简称为“鳍状物”上)以形成用于CMOS(或其他技术，例如n型MOS(NMOS)或p型MOS(PMOS))工艺的垂直二极管结构。在此，半导体鳍状物的顶部部分和底部部分可以用于鳍状物的一个区域中的晶体管(例如，堆叠晶体管、由半导体鳍状物的顶部部分形成的一层器件、具有底部部分的另一层器件)，以及鳍状物的另一个区域中的一个或多个垂直二极管。每个垂直二极管可以构造在鳍状物的顶部部分和底部部分二者上，例如p掺杂部分和n掺杂部分。在一些实施例中，鳍状物包括三个或更多个器件层，其中垂直二极管跨越这些器件层中的两个或更多个(可能是全部)。
掺杂可以通过多种方式进行，例如通过利用原位掺杂的外延生长、离子注入、扩散或设计的固定电荷层，仅举几例。掺杂可以是轻度的(例如，每1亿个碱基半导体原子一个掺杂剂原子的数量级)，例如在二极管的边界或结附近，或者重度的(例如，每100个碱基半导体原子一个掺杂剂原子的数量级)，例如在二极管的输入或输出端子附近。掺杂也可以比这些示例更重或更轻，并且可以渐变或突变以产生多个掺杂剂密度或连续的掺杂剂变化(例如，通过利用不同掺杂剂气体浓度的外延生长)。在一些实施例中，二极管的p掺杂部分在p-n结处与二极管的n掺杂部分相接。在一些其他实施例中，半导体的本征(例如，未掺杂)部分将p掺杂部分与n掺杂部分分离，以产生p-i-n(或PIN)二极管。
在一些实施例中，鳍状物的顶部部分和底部部分具有不同的半导体材料，并且垂直二极管是异质结二极管。这对于宽带隙半导体(例如，氮化铝镓(AlGaN)和氮化镓(GaN))可能是有用的，其可以产生更好的异质结器件。在其他实施例中，相同的(基底)半导体材料用于鳍状物的顶部部分和底部部分，并且垂直二极管是同质结二极管。在一些实施例中，多个鳍状物水平排列(例如，在横向相邻配置中)，每个鳍状物具有垂直二极管，垂直二极管并联连接以形成更大的二极管。鳍状物结构可以用于在鳍状物结构的底部部分中产生一层器件(例如，晶体管)，并在鳍状物结构的顶部部分中产生第二层器件。注意，鳍状物结构的顶部部分和底部部分彼此对准以提供整体鳍状物结构，但是可以利用成分不同的半导体材料来实现以有效地提供顶部和底部半导体鳍状物。还应注意，如下文将进一步解释的，使用成分不同的材料可以在一个或多个鳍状物(特别是具有宽带隙半导体材料的鳍状物)中提供异质结二极管或晶体管能力。
在一些实施例中，垂直二极管的端子或触点位于半导体鳍状物的顶部部分。在一些实施例中，将端子分开，一个端子在半导体鳍状物的顶部部分，一个端子在半导体鳍状物的底部部分。在一些多鳍状物配置(例如，两个、三个、四个或更多个鳍状物)中，不同的垂直二极管使其相应的端子共同连接以产生更大的二极管。端子可以是金属、导电氧化物、简并(重掺杂)半导体或其他导电材料，并且可以垂直对准(例如在与上下晶体管栅极结构或端子对应的位置)。
应注意，在全文中，诸如“顶部”和“上”以及“底部”和“下”等术语主要用于与所提供的附图保持一致并便于利用附图进行描述。然而，在不脱离本公开范围的情况下，在一些制造过程中或在一些最终产品中的实际取向在实施例之间可以不同。
如本文中使用的“不同”或“成分不同”的材料通常指具有不同化学成分的两种材料。例如，这种成分差异可以是借助存在于一种材料中而在另一种材料中没有的元素(例如，SiGe在成分上不同于硅)，或通过一种材料具有与第二种材料相同的所有元素，但是有意在一种材料中相对于另一种材料以不同的浓度提供这些元素中的至少一种(例如，具有70原子百分比的锗的SiGe在成分上不同于具有25原子百分比的锗的SiGe)。除了这种化学成分多样性之外，材料还可以具有不同的掺杂剂(例如，镓和镁)或相同的掺杂剂但浓度不同。
在本公开的示例性实施例中，提供了一种集成电路(IC)结构。该IC结构包括在长度方向上水平延伸的半导体鳍状物。半导体鳍状物包括底部部分和底部部分上方的顶部部分。IC结构还包括与半导体鳍状物的底部部分相关联的底部晶体管、位于底部晶体管上方且与半导体鳍状物的顶部部分相关联的顶部晶体管、以及垂直二极管。垂直二极管包括至少与半导体鳍状物的底部部分相关联的底部区域，其中底部区域包括n型掺杂剂和p型掺杂剂中的一种。垂直二极管还包括至少与半导体鳍状物的顶部部分相关联的顶部区域，其中顶部区域包括n型掺杂剂和p型掺杂剂中的另一种。垂直二极管还包括电连接到底部区域的底部端子和电连接到半导体鳍状物的顶部部分处的顶部区域的顶部端子。
在本公开的另一示例性实施例中，提供了一种IC结构。该IC结构包括在长度方向上水平延伸的第一和第二半导体鳍状物。每个半导体鳍状物包括底部部分和底部部分上方的顶部部分。该IC结构还包括与第一半导体鳍状物的底部部分相关联的底部晶体管、位于底部晶体管上方且与第一半导体鳍状物的顶部部分相关联的顶部晶体管、以及垂直二极管。垂直二极管包括至少与第二半导体鳍状物的底部部分相关联的底部区域，其中底部区域包括n型掺杂剂和p型掺杂剂中的一种。垂直二极管还包括至少与第二半导体鳍状物的顶部部分相关联的顶部区域，其中顶部区域包括n型掺杂剂和p型掺杂剂中的另一种。垂直二极管还包括电连接到底部区域的底部端子和电连接到第二半导体鳍状物的顶部部分处的顶部区域的顶部端子。
根据本公开，许多其他示例性实施例和配置将是显而易见的。
架构和方法
图1A-1B是根据本公开的实施例的示例性垂直二极管100和堆叠晶体管结构(包括上晶体管145和下晶体管135)的截面图。在图1A-1B的堆叠器件架构(或IC结构)中，图1A是X-Z视图，图1B是Y-Z视图，其中X、Y和Z表示构成堆叠晶体管的下层半导体鳍状物(或多个鳍状物)的长度维度、宽度维度和高度维度。更详细而言，图1A是分别通过上晶体管145和下晶体管135的上鳍状物140和下鳍状物130的截面图，而图1B是通过垂直二极管100的上端子180和下端子190的截面图。上鳍状物140和下鳍状物130各自被电介质材料160电分离(或隔离)为两个区域，以在晶体管(上晶体管145和下晶体管135)和垂直二极管100之间进行电隔离(或至少电隔离任何直接连接)。例如，可以将下端子路由到下器件层上的另一个器件，通过下器件层下方的隧穿路由到另一个位置，或者向上返回到顶表面，这取决于应用。
应当注意，虽然本文中的大部分描述针对具有两个器件层(例如，上器件层和下器件层)的堆叠晶体管结构，但是本公开的一些其他实施例也针对三个或更多个器件层的堆叠晶体管结构(和相应的垂直二极管)。例如，在一些实施例中，在堆叠晶体管结构中有三个或更多个器件层(或鳍状物)，其中垂直二极管形成在两个或更多个邻近的此类层或鳍状物之间。还应注意，虽然上晶体管(由上鳍状物140形成，例如上晶体管145)可能与下晶体管(形成在下鳍状物130上，例如下晶体管135)电隔离，但为了便于说明，可以不更详细地示出或描述这些隔离层或构件(例如，可以从上鳍状物140或下鳍状物130或两者的部分中实现)。尽管如此，在一些实施例中，这些隔离层或构件由与用于在相应垂直二极管中形成类似定位的层的类似的材料和掺杂形成。
参考图1A-1B，半导体(例如，半导体衬底)110，例如硅(Si)、硅锗(SiGe)或III-V族半导体(例如，砷化镓(GaAs)，形成为垂直鳍状物，例如下鳍状物130和上鳍状物140(它们一起可以构成原始半导体鳍状物之一)。在制造过程中的某一时刻，可以使用原始鳍状物形状作为形成替换鳍状物的引导或模板，来用不同的鳍状物结构替换下鳍状物130和上鳍状物140或其原始结构中的一者或两者。例如，在一些实施例中，上鳍状物140包括不同于下鳍状物130的半导体鳍状物材料的替换半导体鳍状物材料。衬底110覆盖有绝缘电介质120的层(例如，半导体110的氧化物、氮化物或氧氮化物，或其他电绝缘材料)。绝缘电介质120有助于将器件与衬底110电隔离。
举例来说，半导体鳍状物可以通过光刻、外延生长(例如，长宽比俘获或ART)或类似技术形成，具有在相邻鳍状物之间(并由相邻鳍状物限定)的相应沟槽。例如，鳍状物可以由与半导体衬底110相同的半导体材料制成，并且具有均匀或一致的宽度或形状(例如，矩形、梯形，仅举几例)。希望使用鳍状物形成堆叠晶体管结构，其中鳍状物的下部130用于一个器件(例如，晶体管)层，上部140用于另一个器件层，并且垂直二极管100分布于上部140和下部130二者上。鳍状物材料可以被替换或生长为不同的材料，例如一个或多个垂直堆叠在原始鳍状物结构中的纳米线。相比于下鳍状物130，上鳍状物140可以使用不同的材料。上鳍状物140和下鳍状物130中的一者或两者可以是与半导体衬底110相同的半导体材料。在一些实施例中，公共半导体鳍状物用于上鳍状物140和下鳍状物130。在一些实施例中，公共半导体鳍状物用于形成上鳍状物140和下鳍状物130，半导体鳍状物可能用作替换鳍状物材料(例如，外延生长的替换鳍状物材料)的模板以形成上鳍状物140和下鳍状物130中的一者或两者。
例如，硅(Si)可以用于上鳍状物140和下鳍状物130中的一者，而硅锗(SiGe)可以用于另一者。在一些其他实施例中，Si和砷化镓(GaAs)可以(按一定顺序)构成上鳍状物140和下鳍状物130。在一个或多个实施例中，Si和III-V族半导体(例如，包含诸如硼、铝、镓和铟等III族元素以及诸如氮、磷、砷、锑和铋等V族元素的化合物)(按一定顺序)构成上鳍状物140和下鳍状物130。在一些实施例中，Si和Ge(按一定顺序)构成上鳍状物140和下鳍状物130。衬底110可以是构成上鳍状物140和下鳍状物130的材料之一，或者是另一种材料(例如，另一种半导体材料)。
作为进一步的示例，垂直异质结二极管可以由其半导体材料具有宽带隙的上鳍状物140和下鳍状物130形成，例如用于鳍状物的一部分(下或上)的氮化铝镓(AlGaN)和用于另一部分的GaN。在一些其他实施例中，上鳍状物140和下鳍状物130使用不同的材料，例如砷化铝镓(AlGaAs)用于鳍状物的p型部分(下或上)，并且GaAs用于相应的n型部分。在另一些实施例中，上鳍状物140和下鳍状物130的材料的不同组合是可能的(按任何顺序)，例如GaAs和铟GaAs(InGaAs)或铟铝GaAs(InAlGaAs)和GaAs，仅举几例。
作为又一示例，垂直同质结二极管可以由具有相同基底半导体材料但掺杂程度和类型不同的上鳍状物140和下鳍状物130形成。例如，Si可以以不同的掺杂剂(例如，用于p型掺杂的硼(B)，用于n型掺杂的磷(p)、As和锑(Sb))和不同的掺杂浓度(例如，硼对于高掺杂为每立方厘米(cc)1×1019或更高，或对于轻掺杂为每cc 1×1018或更低)使用。在全文中，高掺杂或轻掺杂可以用上标+或-表示，如p+表示高掺杂的p型掺杂，p-表示轻掺杂的p型掺杂，n+表示高掺杂的n型掺杂，以及n-表示轻掺杂的n型掺杂。用于同质结二极管的其他示例性半导体包括AlGaN和GaN。
上鳍状物140和下鳍状物130可以用于形成器件层，例如用于晶体管。例如，栅极结构(或上栅极结构)170(例如，栅极电介质(如诸如二氧化铪(例如，HfO2)的高K电介质)和栅电极(如金属、导电氧化物、重掺杂半导体等中的一种或多种))可以形成在上鳍状物140上方(并且类似地，对于下鳍状物130(例如，上栅极结构和下栅极结构可以垂直对准))以控制相应的上晶体管145和下晶体管135。例如，栅极结构170通过向上晶体管145的半导体上沟道区142(例如，上鳍状物140的与栅极结构170重合的部分或区域，也被称为上主体区142)施加栅极电压来控制上晶体管145。上沟道区142响应于所施加的栅电极电压，电连接上晶体管145的上源极区144和漏极区146(例如，与沟道区142相邻且在沟道区142的相对侧上的高掺杂半导体区域)。例如，上源极区144和漏极区146可以是上鳍状物140的重掺杂区域。例如，n型源极区和漏极区可以是用n型掺杂剂重掺杂的半导体材料，而p型源极区和漏极区可以是用p型掺杂剂重掺杂的半导体材料。在一些实施例中，源极区和漏极区是替换半导体材料，例如利用原位掺杂的外延形成的源极区和漏极区。
以类似的方式，可以用下鳍状物130形成晶体管(例如，下晶体管135)，并且可以用上鳍状物140形成另外的晶体管。例如，与下鳍状物130相关联的下晶体管135包括下沟道(或主体)区132以及由下沟道132电连接的下源极区134和漏极区136。因此，下鳍状物130的每个区域可以与一个或多个晶体管相关联，所述一个或多个晶体管和与上鳍状物140相关联的对应的一个或多个晶体管垂直对准(例如，沟道区或栅极结构垂直对准)。
在相同或不同的鳍状物(例如，与上鳍状物140和下鳍状物130水平对准的类似制造的鳍状物)上，形成垂直二极管100。这些是垂直器件，为了便于显示和描述，通常将其阴极(例如，对应于p掺杂侧或端)端子示为上端子180，将其阳极(例如，对应于n掺杂侧或端)端子示为下端子190。在一些实施例中，上端子180和下端子190垂直对准(或成一直线)，例如在对应于堆叠晶体管的栅极结构的位置。在其他实施例中，阴极端子和阳极端子的位置掉换。上端子180和下端子190可以是任何导电材料，例如金属、导电氧化物、简并(例如重掺杂)半导体等。
在操作中，如图1A-1B所示，施加到上端子180的相对于下端子190的正电压导致电流从上端子180流向下端子190，在该过程中穿过一系列(在该情况下为四个)区域，例如p+区域158、p-区域156、n-区域154和n+区域152。第一区域或多个区域是p掺杂的，并且最后一个区域或多个区域是n掺杂的，其中掺杂浓度在上端子180和下端子190附近最大，在p掺杂区域和n掺杂区域之间的边界(例如p-n结)附近最小。
更详细地，如图1A-1B所示，上鳍状物140包括耦合到(例如，电连接到)上端子180的p+区域158、与p+区域158相邻的p-区域156和与p-区域156相邻(并与之形成p-n结)的n-区域154。例如，上鳍状物140可以由Si制成，掺杂到不同的类型和掺杂剂水平以产生p+区域158、p-区域156和n-区域154，并且p-n结是同质结。另外，下鳍状物130包括与n-区域154相邻并且电连接到下端子190的n+区域152。掺杂可以来自多种技术，例如扩散、离子注入、外延生长或设计的固定电荷层，举一些示例性掺杂技术。图1A的IC结构的剩余部分填充有电介质材料160以便例如促进器件完整性，隔离不同的器件等。
图1A的堆叠晶体管结构的上晶体管145通常与下晶体管135电隔离(或不直接接触)。举例来说，绝缘电介质层(例如，二氧化硅(SiO2))可以将下栅电极与上栅电极分离(例如，当期望用不同的信号驱动相应的上晶体管145和下晶体管135时)。另外，下鳍状物130和上鳍状物140之间的隔离层可以电分离下晶体管135和上晶体管145(例如，将下晶体管135的源极区134和漏极区136与上晶体管145的源极区144和漏极区146电分离)。隔离层可以将与下鳍状物130相关联的源极区和漏极区与与上鳍状物140相关联的源极区和漏极区分离。这些隔离层可以对应于例如在下鳍状物130和上鳍状物140之间并与之垂直对准的半导体鳍状物(例如，最初由相同的高半导体鳍状物形成)。
例如，隔离层可以是掺杂半导体，例如用于形成垂直二极管100的相同或类似的掺杂半导体层。例如，如果上晶体管145是NMOS器件，则与上鳍状物140相邻的隔离层可以是p掺杂半导体，并且如果上晶体管145是PMOS器件，则该隔离层可以是n掺杂半导体。同样，如果下晶体管135是NMOS器件，则与下鳍状物130相邻的隔离层可以是p掺杂半导体，并且如果下晶体管135是PMOS器件，则该隔离层可以是n掺杂半导体。在一些实施例中，隔离层通过氧化或去除下鳍状物130和上鳍状物140之间的鳍状物的一部分而形成。在一些实施例中，隔离层通过与鳍状物相邻的固定电荷层(例如，与隔离层相邻的固定电荷层)形成。剩余的空间可以填充进一步的绝缘电介质160，例如SiO2。
图2A-2C是根据本公开的另一实施例的示例性垂直二极管200的截面图。图2A是穿过下鳍状物230和上鳍状物240的截面(X-Z)图。图2B和2C分别是穿过下端子290和上端子280的截面(Y-Z)图。图2A-2C的垂直二极管200的部分类似于图1A-1B的垂直二极管100的相同命名(和类似标记)的部分，例如衬底210、绝缘电介质220、下鳍状物230、上鳍状物240、n-区域254、p-区域256、p+区域258、电介质260和上端子280。然而，与垂直二极管100相比，垂直二极管200在结构的顶部具有下(阳极)端子290，类似于上端子280。这是通过水平延伸然后垂直延伸(例如，L形)的n+区域252来实现的，重新调整上鳍状物240的用途以在垂直二极管200的一部分处提供n+区域252，并在垂直二极管的另一部分处提供n-区域254、p-区域256、p+区域258，两部分通过电介质材料260(直接)彼此电绝缘，但通过下鳍状物230的n+区域252(间接)彼此电连接。
由此，垂直二极管200垂直工作，但是通过垂直二极管200的顶部处的端子来传送输入和输出。在示例性实施例中，垂直二极管使用具有适当掺杂的同质结结构，例如Si上鳍状物和下鳍状物330，以产生不同层中的浓度类型，其中以两个不同的模式掺杂上鳍状物240(例如，用于上端子280连接的阶梯n-/p-/p+区域，以及用于下端子290连接的均匀n+区域)。
图3是根据本公开的实施例的示例性的多个并联连接的垂直二极管300的截面图。图3示出了用于实现两个相应的垂直二极管300的两个半导体鳍状物，包括第一半导体鳍状物335和第二半导体鳍状物345(每个半导体鳍状物具有上鳍状物340和下鳍状物330)。每个垂直二极管300具有类似于图1A-1B的垂直二极管100的结构，包括p+区域357、p-区域355、n-区域353和n+区域351的第一垂直二极管(在第一半导体鳍状物335上)，以及包括p+区域358、p-区域356、n-区域354和n+区域352的第二垂直二极管(在第二半导体鳍状物345上)。在半导体衬底310和绝缘电介质320上制造垂直二极管300，其中空间由电介质材料360填充。两个p+区域357和358共同耦合到上端子380，而两个n+区域351和352共同耦合到下端子390。
虽然图3示出了两个这样的并联连接的垂直二极管300，但是在本公开的其他实施例中，三个或更多个垂直二极管300并联连接。另外，诸如垂直二极管300的长度(在水平或鳍状物长度维度上)等因素也可以改变以产生具有期望电特性的垂直二极管300(或并联耦合的垂直二极管300)。
图4A-4F是根据本公开的其他实施例的六个示例性垂直二极管400、401、402、403、404和405的截面(X-Z)图。图4A-4F的垂直二极管400-405的部分类似于图1A-3的垂直二极管100-300的相同命名(和类似标记)的部分，例如衬底410、绝缘电介质420、下鳍状物430、上鳍状物440、电介质460和上端子480。因此，可以省略对这些元件的各方面的重复描述，以便可以关注垂直二极管400-405与先前描述的垂直二极管的显著差异。具体地，描述将主要针对掺杂层或结构，例如n+区域452、n-区域454、p-区域456、p+区域458等，并且假设其他方面类似于图1A-1C的垂直二极管100的实施例，除非另有说明。
在图4A的垂直二极管400中，p掺杂区域p-区域456和p+区域458是上鳍状物440的部分，而n掺杂区域n+区域452和n-区域454是下鳍状物430的部分。例如，上鳍状物440可以包括适于p型掺杂的半导体材料，而下鳍状物430可以包括适于n型掺杂的不同半导体材料，两种不同半导体材料之间的边界形成异质结。应注意，在本实施例和其他公开的实施例中，掺杂层(和相应的二极管端子)的顺序可以颠倒。
在图4B的垂直二极管401中，掺杂层不形成一组不连续层，而是掺杂从重p掺杂p+区域458到重n掺杂n+区域452是连续的(在该过程中过渡到轻p掺杂p-区域456，然后是p-n结，然后是轻n掺杂n-区域454)。例如，掺杂区域可以通过外延生长(例如原位掺杂)形成，不同浓度的不同掺杂剂用于形成连续的掺杂水平和掺杂类型。在其他实施例中，一些掺杂层形成为连续的变化掺杂水平，而其他掺杂层形成为固定的掺杂水平。
在图4C的垂直二极管402中，GaN是用于形成同质结垂直二极管的基底半导体。由于与p型掺杂相比GaN更适于n型掺杂，因此只有三个掺杂区域用于实现垂直二极管402，即n+GaN区域452、n-GaN区域454和p-GaN区域456。在本公开的其他实施例中，掺杂区域的数量可以变化，并且区域之间的边界可以从截然不同(例如，不连续的掺杂层)变化到难以区分(例如，连续的掺杂层)。掺杂区域确实包括阴极端子附近的p型掺杂区域和阳极端子附近的n型掺杂区域。
在图4D的垂直二极管403中，该异质结垂直二极管中仅存在两个掺杂区域，在这种情况下是p型AlGaAs区域457和n型GaAs区域453。这些半导体材料具有宽的带隙，可以产生更有效的异质结垂直二极管。
在图4E的垂直二极管404中，存在两个掺杂区域，即n+区域452和p+区域458，由非掺杂(本征)半导体区域455分开。这是p-i-n(PIN)垂直二极管的示例。与一些其他实施例不同，其没有p-n结。
在垂直二极管405中，n+区域452被替换(或增强)为一组掺杂浓度增加的三个阶梯区域，即(正常)重掺杂的n+区域452、更重掺杂的n++区域451和再更重掺杂的n+++区域450。例如，n+区域452可以被掺杂到每cc 1×1019的掺杂剂浓度，n++区域451可以被掺杂到每cc 5×1019的掺杂剂浓度，并且n+++区域450可以被掺杂到每cc 1×1020的掺杂剂浓度。
图5A-5C根据本公开的实施例的示例性异质结晶体管550的截面图。图5A是穿过下鳍状物530和上鳍状物540的截面(X-Z)图。图5B和5C分别是穿过发射极端子590和集电极端子580的截面(Y-Z)图。图5A-5C的异质结晶体管550的部分类似于图1A-1B的垂直二极管100的相同命名(和类似标记)的部分，例如衬底510、绝缘电介质520、下鳍状物530、上鳍状物540和电介质560。然而，异质结晶体管550是使用两个异质结垂直二极管作为部件的NPN垂直双极结晶体管的示例。
更详细地，异质结晶体管550包括发射极端子590，用于通过窄n+区域552提供电子。所提供的电子横穿相对较短的距离(作为少数载流子)，穿过p-区域556(在基极端子570的控制下)并通过宽n-区域554从集电极端子580离开。因此，电流如由基极端子570控制从集电极端子580流向发射极端子590，以用作晶体管(例如，放大晶体管)。上鳍状物540是一种半导体材料(适于n型掺杂)，而下鳍状物530是另一种半导体材料(适于p型掺杂)，以产生异质结晶体管，其中集电极端子580、n-区域554、p-区域556和基级端子570形成一个垂直异质结二极管，并且发射极端子590、n+区域552、p-区域556和基极端子570形成第二垂直异质结二极管(如图5B-5C中更清楚地示出)。例如，可以改变半导体材料(例如带隙)、掺杂剂材料、掺杂剂浓度、特征宽度等的选择，以调整异质结晶体管550的性能特性。
图6-7是根据本公开的实施例的制造集成电路结构(IC)的示例性方法600-700的流程图。本文公开的这些和其他方法可以使用集成电路制造技术(例如，根据本公开而显而易见的光刻法)来执行。相应的晶体管、二极管和其他器件可以是同一衬底上的其他(逻辑)器件的部分，例如专用集成电路(ASIC)、微处理器、中央处理单元、处理核心等。除非本文中另有说明，否则诸如“被耦合”或“耦合”之类的动词指直接或间接(例如通过其间的一个或多个导电层)的电耦合(例如能够传送电信号或导电)。
参考图6的方法600(具体示例参考图1A-5C的结构)，处理开始于形成610在长度(例如X轴)方向上水平延伸的半导体鳍状物，该半导体鳍状物包括底部部分(例如，下鳍状物130)和底部部分上方的顶部部分(例如，上鳍状物140)。方法600还包括使用半导体鳍状物的底部部分形成620底部晶体管(例如，下晶体管135)，使用半导体鳍状物的顶部部分在底部晶体管上方形成630顶部晶体管(例如，上晶体管145)，以及使用半导体鳍状物形成640垂直二极管(例如，垂直二极管100)。
垂直二极管的形成640包括至少使用半导体鳍状物的底部部分形成底部区域(例如，n+区域152)，底部区域包括n型掺杂剂和p型掺杂剂中的一种。垂直二极管的形成640还包括至少使用半导体鳍状物的顶部部分形成顶部区域(例如，p+区域158和p-区域156)，顶部区域包括n型掺杂剂和p型掺杂剂中的另一种。方法600还包括形成650电连接到底部区域的底部端子(例如，下端子190)，以及形成660电连接到半导体鳍状物的顶部部分处的顶部区域的顶部端子(例如，上端子180)。
参考图7的方法700，处理开始于形成710在长度方向上水平延伸的第一和第二半导体鳍状物(例如，第一半导体鳍状物335和第二半导体鳍状物345)，每个半导体鳍状物包括底部部分和在底部部分上方的顶部部分。方法700还包括使用第一半导体鳍状物的底部部分形成720底部晶体管，使用第一半导体鳍状物的顶部部分形成730底部晶体管上方的顶部晶体管，以及使用第二半导体鳍状物形成740垂直二极管。垂直二极管的形成740包括至少使用第二半导体鳍状物的底部部分形成底部区域，底部区域包括n型掺杂剂和p型掺杂剂中的一种。垂直二极管的形成740还包括至少使用第二半导体鳍状物的顶部部分形成顶部区域，顶部区域包括n型掺杂剂和p型掺杂剂中的另一种。方法700还包括形成750电连接到底部区域的底部端子，以及形成760电连接到第二半导体鳍状物的顶部部分处的顶部区域的顶部端子。
虽然上述示例性方法显示为一系列操作或阶段，但应理解的是，除非特别指明，否则操作或阶段没有必需的顺序。
示例性系统
图8示出了根据本公开的实施例的利用本文公开的集成电路结构或技术实现的示例性计算系统1000。可以看出，计算系统1000容纳母板1002。母板1002可以包括多个部件，包括但不限于处理器1004(包括如本文所述的堆叠晶体管结构和垂直二极管)和至少一个通信芯片1006，它们各自可以物理且电耦合到母板1002，或以其他方式集成在其中。如将理解的，母板1002可以例如是任何印刷电路板，无论是主板、安装在主板上的子板，还是系统1000的唯一板，仅举几例。
取决于其应用，计算系统1000可以包括一个或多个其他部件，其可以或可以不物理且电耦合到母板1002。这些其他部件可以包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，只读存储器(ROM)、电阻式随机存取存储器(RRAM)等)、图形处理器、数字信号处理器、密码(或加密)处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编码解码器、视频编码解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储设备(例如，硬盘驱动器、光盘(CD)、数字通用盘(DVD)等等)。计算系统1000中包括的任何部件可以包括使用根据示例性实施例所公开的技术形成的一个或多个集成电路结构或器件(例如，一个或多个堆叠晶体管结构和垂直二极管)。在一些实施例中，多个功能可以集成到一个或多个芯片中(例如，注意，通信芯片1006可以是处理器1004的部分或以其他方式集成到处理器1004中)。
通信芯片1006实现了无线通信，用于传送来往于计算系统1000的数据。术语“无线”及其派生词可以用于描述可以通过非固态介质借助使用调制的电磁辐射传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并非暗示相关设备不包含任何导线，尽管在一些实施例中它们可以不包含。通信芯片1006可以实施多个无线标准或协议中的任意一种，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物，以及被指定为3G、4G、5G及更高版本的任何其他无线协议。计算系统1000可以包括多个通信芯片1006。例如，第一通信芯片1006可以专用于近距离无线通信，例如Wi-Fi和蓝牙，并且第二通信芯片1006可以专用于远距离无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
计算系统1000的处理器1004包括封装在处理器1004内的集成电路管芯。在一些实施例中，处理器的集成电路管芯包括由使用如本文中不同描述的所公开的技术形成的一个或多个集成电路结构或器件(例如，堆叠晶体管结构和垂直二极管)实现的板载电路。术语“处理器”可以指代任何设备或设备的部分，其例如处理来自寄存器和/或存储器的电子数据，以将该电子数据转变为可以存储在寄存器和/或存储器中的其他电子数据。
通信芯片1006也可以包括封装在通信芯片1006内的集成电路管芯。根据一些这样的示例性实施例，通信芯片的集成电路管芯包括使用如本文中不同描述的所公开的技术形成的一个或多个集成电路结构或器件(例如，堆叠晶体管结构和垂直二极管)。如将根据本公开理解的，注意，多标准无线能力可以直接集成到处理器1004中(例如，其中任何芯片1006的功能集成到处理器1004中，而不是具有单独的通信芯片)。进一步注意，处理器1004可以是具有这种无线能力的芯片组。简而言之，可以使用任意数量的处理器1004和/或通信芯片1006。同样，任何一个芯片或芯片组可以具有集成在其中的多个功能。
在各种实现方式中，计算设备1000可以是膝上型电脑、上网本、笔记本、智能电话、平板电脑、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、数码摄像机或处理数据或采用使用如本文中不同描述的所公开的技术形成的一个或多个集成电路结构或器件(例如，堆叠晶体管结构和垂直二极管)的任何其他电子设备。
进一步的示例性实施例
以下示例涉及进一步的实施例，依据这些实施例，许多排列和配置是显而易见的。
示例1是一种集成电路(IC)结构，包括：在长度方向上水平延伸的半导体鳍状物，所述半导体鳍状物包括底部部分和底部部分上方的顶部部分；与半导体鳍状物的底部部分相关联的底部晶体管；位于底部晶体管上方且与半导体鳍状物的顶部部分相关联的顶部晶体管；以及垂直二极管，包括至少与半导体鳍状物的底部部分相关联的底部区域、至少与半导体鳍状物的顶部部分相关联的顶部区域、电连接到底部区域的底部端子、以及电连接到半导体鳍状物的顶部部分处的顶部区域的顶部端子，所述底部区域包括n型掺杂剂和p型掺杂剂中的一种，所述顶部区域包括n型掺杂剂和p型掺杂剂中的另一种。
示例2包括如示例1所述的IC结构，其中半导体鳍状物是第一半导体鳍状物，垂直二极管是第一垂直二极管，IC结构还包括：在长度方向上水平延伸的第二半导体鳍状物，所述第二半导体鳍状物包括底部部分和底部部分上方的顶部部分；以及第二垂直二极管，包括至少与第二半导体鳍状物的底部部分相关联的底部区域、至少与第二半导体鳍状物的顶部部分相关联的顶部区域、电连接到底部区域的底部端子、以及电连接到第二半导体鳍状物的顶部部分处的顶部区域的顶部端子，所述底部区域包括n型掺杂剂和p型掺杂剂中的一种，所述顶部区域包括n型掺杂剂和p型掺杂剂中的另一种，并且其中第二垂直二极管的顶部端子和底部端子分别电连接到第一垂直二极管的顶部端子和底部端子，以并联电连接第一垂直二极管和第二垂直二极管。
示例3包括如示例1-2中任一项所述的IC结构，其中对于垂直二极管，底部区域在顶部区域下方，底部端子在顶部端子下方，并且底部端子电连接到半导体鳍状物的底部部分处的底部区域。
示例4包括如示例3所述的IC结构，其中垂直二极管的顶部端子和底部端子垂直对准。
示例5包括如示例1-2中任一项所述的IC结构，其中垂直二极管还包括至少与半导体鳍状物的顶部部分相关联的第二顶部区域，并且其中对于垂直二极管，第二顶部区域包括n型掺杂剂和p型掺杂剂中的所述一种，底部区域在顶部区域和第二顶部区域下方，底部端子还电连接到半导体鳍状物的顶部部分处的第二顶部区域。
示例6包括如示例5所述的IC结构，其中垂直二极管还包括位于半导体鳍状物的顶部部分内的顶部区域和第二顶部区域之间且电分离半导体鳍状物的顶部部分内的顶部区域和第二顶部区域的绝缘区域。
示例7包括如示例5-6中任一项所述的IC结构，其中垂直二极管的顶部端子和底部端子水平对准。
示例8包括如示例1-7中任一项所述的IC结构，其中垂直二极管的顶部区域和底部区域相接以形成p-n结。
示例9包括如示例1-8中任一项所述的IC结构，其中顶部晶体管是n型金属氧化物半导体(NMOS)晶体管和p型MOS(PMOS)晶体管中的一种，底部晶体管是NMOS晶体管和PMOS晶体管中的另一种，并且顶部晶体管和底部晶体管构成互补MOS(CMOS)晶体管结构。
示例10包括如示例9所述的IC结构，其中当顶部晶体管是NMOS晶体管时，半导体鳍状物的顶部区域包括n型掺杂剂，并且当顶部晶体管是PMOS晶体管时，半导体鳍状物的顶部区域包括p型掺杂剂。
示例11包括如示例1-10中任一项所述的IC结构，其中半导体鳍状物的顶部部分包括第一半导体材料，并且底部部分包括不同于第一半导体材料的第二半导体材料。
示例12包括如示例11所述的IC结构，其中半导体鳍状物的顶部部分和底部部分相接以形成异质结，并且垂直二极管是异质结二极管。
示例13包括如示例12所述的IC结构，其中异质结二极管是第一异质结二极管，IC结构还包括与第一异质结二极管共享半导体鳍状物的公共所述底部部分的第二异质结二极管，第一异质结二极管和第二异质结二极管一起构成异质结晶体管。
示例14包括如示例1-13中任一项所述的IC结构，其中底部晶体管包括底部源极区和漏极区、以及半导体鳍状物的底部部分的与底部源极区和漏极区相邻且连接底部源极区和漏极区的半导体区域，顶部晶体管包括顶部源极区和漏极区、以及半导体鳍状物的顶部部分的与顶部源极区和漏极区相邻且连接顶部源极区和漏极区的半导体区域，并且半导体鳍状物的顶部部分和底部部分的半导体区域垂直对准。
示例15包括如示例14所述的IC结构，其中底部晶体管还包括位于半导体鳍状物的底部部分的半导体区域上的底部栅极结构，顶部晶体管还包括位于半导体鳍状物的顶部部分的半导体区域上的顶部栅极结构，并且顶部栅极结构和底部栅极结构垂直对准。
示例16是一种集成电路(IC)结构，包括：在长度方向上水平延伸的第一体鳍状物和第二半导体鳍状物，每个半导体鳍状物包括底部部分和底部部分上方的顶部部分；与第一半导体鳍状物的底部部分相关联的底部晶体管；位于底部晶体管上方且与第一半导体鳍状物的顶部部分相关联的顶部晶体管；以及垂直二极管，包括至少与第二半导体鳍状物的底部部分相关联的底部区域、至少与第二半导体鳍状物的顶部部分相关联的顶部区域、电连接到底部区域的底部端子、以及电连接到第二半导体鳍状物的顶部部分处的顶部区域的顶部端子，所述底部区域包括n型掺杂剂和p型掺杂剂中的一种，所述顶部区域包括n型掺杂剂和p型掺杂剂中的另一种。
示例17包括如示例16所述的IC结构，其中垂直二极管是第一垂直二极管，IC结构还包括：在长度方向上水平延伸的第三半导体鳍状物，所述第三半导体鳍状物包括底部部分和底部部分上方的顶部部分；以及第二垂直二极管，包括至少与第三半导体鳍状物的底部部分相关联的底部区域、至少与第三半导体鳍状物的顶部部分相关联的顶部区域、电连接到底部区域的底部端子、以及电连接到第三半导体鳍状物的顶部部分处的顶部区域的顶部端子，所述底部区域包括n型掺杂剂和p型掺杂剂中的一种，所述顶部区域包括n型掺杂剂和p型掺杂剂中的另一种，其中第二垂直二极管的顶部端子和底部端子分别电连接到第一垂直二极管的顶部端子和底部端子，以并联电连接第一垂直二极管和第二垂直二极管。
示例18包括如示例16-17中任一项所述的IC结构，其中对于垂直二极管，底部区域在顶部区域下方，底部端子在顶部端子下方，并且底部端子电连接到第二半导体鳍状物的底部部分处的底部区域。
示例19包括如示例18所述的IC结构，其中垂直二极管的顶部端子和底部端子垂直对准。
示例20包括如示例16-17中任一项所述的IC结构，其中垂直二极管还包括至少与第二半导体鳍状物的顶部部分相关联的第二顶部区域，并且其中对于垂直二极管，第二顶部区域包括n型掺杂剂和p型掺杂剂中的一种，底部区域在顶部区域和第二顶部区域下方，并且底部端子还电连接到第二半导体鳍状物的顶部部分处的第二顶部区域。
示例21包括如示例20所述的IC结构，其中垂直二极管还包括位于第二半导体鳍状物的顶部部分内的顶部区域和第二顶部区域之间并电分离第二半导体鳍状物的顶部部分内的顶部区域和第二顶部区域的绝缘区域。
示例22包括如示例20-21中任一项所述的IC结构，其中垂直二极管的顶部端子和底部端子水平对准。
示例23包括如示例16-22中任一项所述的IC结构，其中顶部晶体管是n型金属氧化物半导体(NMOS)晶体管和p型MOS(PMOS)晶体管中的一种，底部晶体管是NMOS晶体管和PMOS晶体管中的另一种，并且顶部晶体管和底部晶体管构成互补MOS(CMOS)晶体管结构。
示例24包括如示例23所述的IC结构，其中当顶部晶体管是NMOS晶体管时，第一半导体鳍状物和第二半导体鳍状物的顶部区域包括n型掺杂剂，并且当顶部晶体管是PMOS晶体管时，第一半导体鳍状物和第二半导体鳍状物的顶部区域包括p型掺杂剂。
示例25包括如示例24所述的IC结构，其中当顶部晶体管是NMOS晶体管时，第一半导体鳍状物的底部区域包括p型掺杂剂，并且当顶部晶体管是PMOS晶体管时，第一半导体鳍状物的底部区域包括n型掺杂剂。
示例26包括如示例16-25中任一项所述的IC结构，其中第一半导体鳍状物和第二半导体鳍状物的顶部部分包括第一半导体材料，并且第一半导体鳍状物和第二半导体鳍状物的底部部分包括不同于第一半导体材料的第二半导体材料。
示例27包括如示例26所述的IC结构，其中第二半导体鳍状物的顶部部分和底部部分相接以形成异质结，并且垂直二极管是异质结二极管。
示例28包括如示例27所述的IC结构，其中异质结二极管是第一异质结二极管，IC结构还包括与第一异质结二极管共享第二半导体鳍状物的公共所述底部部分的第二异质结二极管，第一异质结二极管和第二异质结二极管一起构成异质结晶体管。
示例29包括如示例16-28中任一项所述的IC结构，其中底部晶体管包括底部源极区和漏极区、以及第一半导体鳍状物的底部部分的与底部源极区和漏极区相邻且连接底部源极区和漏极区的半导体区域，顶部晶体管包括顶部源极区和漏极区、以及第一半导体鳍状物的顶部的与顶部源极区和漏极区相邻且连接顶部源极区和漏极区的半导体区域，并且第一半导体鳍状物的顶部部分和底部部分的半导体区域垂直对准。
示例30包括如示例29所述的IC结构，其中底部晶体管还包括位于第一半导体鳍状物的底部部分的半导体区域上的底部栅极结构，顶部晶体管还包括位于第一半导体鳍状物的顶部部分的半导体区域上的顶部栅极结构，并且顶部栅极结构和底部栅极结构垂直对准。
示例31是一种制造集成电路结构的方法，该方法包括：形成在长度方向上水平延伸的半导体鳍状物，所述半导体鳍状物包括底部部分和底部部分上方的顶部部分；使用半导体鳍状物的底部部分形成底部晶体管；使用半导体鳍状物的顶部部分在底部晶体管上方形成顶部晶体管；以及使用半导体鳍状物形成垂直二极管，垂直二极管的形成包括至少使用半导体鳍状物的底部部分形成底部区域，所述底部区域包括n型掺杂剂和p型掺杂剂中的一种，至少使用半导体鳍状物的顶部部分形成顶部区域，顶部区域包括n型掺杂剂和p型掺杂剂中的另一种，形成电连接到底部区域的底部端子，以及形成电连接到半导体鳍状物的顶部部分处的顶部区域的顶部端子。
示例32包括如示例31所述的方法，其中半导体鳍状物是第一半导体鳍状物，垂直二极管是第一垂直二极管，并且该方法还包括：形成在长度方向上水平延伸的第二半导体鳍状物，所述第二半导体鳍状物包括底部部分和底部部分上方的顶部部分；使用第二半导体鳍状物形成第二垂直二极管，第二垂直二极管的形成包括至少使用第二半导体鳍状物的底部部分形成底部区域，所述底部区域包括n型掺杂剂和p型掺杂剂中的所述一种，至少使用第二半导体鳍状物的顶部部分形成顶部区域，所述顶部区域包括n型掺杂剂和p型掺杂剂中的所述另一种，形成电连接到底部区域的底部端子，以及形成电连接到第二半导体鳍状物的顶部部分处的顶部区域的顶部端子；以及将第二垂直二极管的顶部端子和底部端子分别电连接到第一垂直二极管的顶部端子和底部端子，以并联电连接第一垂直二极管和第二垂直二极管。
示例33包括如示例31-32中任一项所述的方法，其中对于垂直二极管，底部区域在顶部区域下方，底部端子在顶部端子下方，并且底部端子电连接到半导体鳍状物的底部部分处的底部区域。
示例34包括如示例33所述的方法，其中垂直二极管的顶部端子和底部端子垂直对准。
示例35包括如示例31-32中任一项所述的方法，其中垂直二极管的形成还包括至少使用半导体鳍状物的顶部部分形成第二顶部区域，所述第二顶部区域包括n型掺杂剂和p型掺杂剂中的所述一种，对于垂直二极管，底部区域在顶部区域和第二顶部区域下方，并且底部端子的形成包括将底部端子进一步电连接到半导体鳍状物的顶部部分处的第二顶部区域。
示例36包括如示例35所述的方法，其中垂直二极管的形成还包括在顶部区域和第二顶部区域之间形成绝缘区域以电分离半导体鳍状物的顶部部分内的顶部区域和第二顶部区域。
示例37包括如示例35-36中任一项所述的方法，其中垂直二极管的顶部端子和底部端子水平对准。
示例38包括如示例31-37中任一项所述的方法，其中垂直二极管的顶部区域和底部区域相接以形成p-n结。
示例39包括如示例31-38中任一项所述的方法，其中顶部晶体管是n型金属氧化物半导体(NMOS)晶体管和p型MOS(PMOS)晶体管中的一种，底部晶体管是NMOS晶体管和PMOS晶体管中的另一种，并且顶部晶体管和底部晶体管构成互补MOS(CMOS)晶体管结构。
示例40包括如示例39所述的方法，其中当顶部晶体管是NMOS晶体管时，半导体鳍状物的顶部区域包括n型掺杂剂，并且当顶部晶体管是PMOS晶体管时，半导体鳍状物的顶部区域包括p型掺杂剂。
示例41包括如示例31-40中任一项所述的方法，其中半导体鳍状物的顶部部分包括第一半导体材料，并且底部部分包括不同于第一半导体材料的第二半导体材料。
示例42包括如示例41所述的方法，其中半导体鳍状物的顶部部分和底部部分相接以形成异质结，并且垂直二极管是异质结二极管。
示例43包括如示例42所述的方法，其中异质结二极管是第一异质结二极管，该方法还包括形成与第一异质结二极管共享半导体鳍状物的公共所述底部部分的第二异质结二极管，第一异质结二极管和第二异质结二极管一起构成异质结晶体管。
示例44包括如示例31-43中任一项所述的方法，其中底部晶体管的形成包括形成底部源极区和漏极区，其中半导体鳍状物的底部部分的半导体区域与底部源极区和漏极区相邻且连接底部源极区和漏极区，顶部晶体管的形成包括形成顶部源极区和漏极区，其中半导体鳍状物的顶部部分的半导体区域与顶部源极区和漏极区相邻且连接顶部源极区和漏极区，并且半导体鳍状物的顶部部分和底部部分的半导体区域垂直对准。
示例45包括如示例44所述的方法，其中底部晶体管的形成还包括在半导体鳍状物的底部部分的半导体区域上形成底部栅极结构，顶部晶体管的形成还包括在半导体鳍状物的顶部部分的半导体区域上形成顶部栅极结构，并且顶部栅极结构和底部栅极结构垂直对准。
示例46是一种制造集成电路结构的方法，该方法包括：形成在长度方向上水平延伸的第一半导体鳍状物和第二半导体鳍状物，每个半导体鳍状物包括底部部分和底部部分上方的顶部部分；使用第一半导体鳍状物的底部部分形成底部晶体管；使用第一半导体鳍状物的顶部部分在底部晶体管上方形成顶部晶体管；以及使用第二半导体鳍状物形成垂直二极管，垂直二极管的形成包括至少使用第二半导体鳍状物的底部部分形成底部区域，所述底部区域包括n型掺杂剂和p型掺杂剂中的一种，至少使用第二半导体鳍状物的顶部部分形成顶部区域，所述顶部区域包括n型掺杂剂和p型掺杂剂中的一种，形成电连接到底部区域的底部端子，以及形成电连接到第二半导体鳍状物的顶部部分处的顶部区域的顶部端子。
示例47包括如示例46所述的方法，其中垂直二极管是第一垂直二极管，该方法还包括：形成在长度方向上水平延伸的第三半导体鳍状物，所述第三半导体鳍状物包括底部部分和底部部分上方的顶部部分；使用第三半导体鳍状物形成第二垂直二极管，第二垂直二极管的形成包括至少使用第三半导体鳍状物的底部部分形成底部区域，所述底部区域包括n型掺杂剂和p型掺杂剂中的所述一种，至少使用第三半导体鳍状物的顶部部分形成顶部区域，所述顶部区域包括n型掺杂剂和p型掺杂剂中的另一种，形成电连接到底部区域的底部端子，以及形成电连接到第三半导体鳍状物的顶部部分处的顶部区域的顶部端子；以及将第二垂直二极管的顶部端子和底部端子分别电连接到第一垂直二极管的顶部端子和底部端子，以并联电连接第一垂直二极管和第二垂直二极管。
示例48包括如示例46-47中任一项所述的方法，其中对于垂直二极管，底部区域在顶部区域下方，底部端子在顶部端子下方，并且底部端子电连接到第二半导体鳍状物的底部部分处的底部区域。
示例49包括如示例48所述的方法，其中垂直二极管的顶部端子和底部端子垂直对准。
示例50包括如示例46-47中任一项所述的方法，其中垂直二极管的形成还包括至少使用第二半导体鳍状物的顶部部分形成第二顶部区域，所述第二顶部区域包括n型掺杂剂和p型掺杂剂中的所述一种，对于垂直二极管，底部区域在顶部区域和第二顶部区域下方，并且底部端子的形成包括将底部端子进一步电连接到第二半导体鳍状物的顶部部分处的第二顶部区域。
示例51包括如示例50所述的方法，其中垂直二极管的形成还包括在顶部区域和第二顶部区域之间形成绝缘区域以电分离第二半导体鳍状物的顶部部分内的顶部区域和第二顶部区域。
示例52包括如示例50-51中任一项所述的方法，其中垂直二极管的顶部端子和底部端子水平对准。
示例53包括如示例46-52中任一项所述的方法，其中顶部晶体管是n型金属氧化物半导体(NMOS)晶体管和p型MOS(PMOS)晶体管中的一种，底部晶体管是NMOS晶体管和PMOS晶体管中的另一种，并且顶部晶体管和底部晶体管构成互补MOS(CMOS)晶体管结构。
示例54包括如示例53所述的方法，其中当顶部晶体管是NMOS晶体管时，第一半导体鳍状物和第二半导体鳍状物的顶部区域包括n型掺杂剂，并且当顶部晶体管是PMOS晶体管时，第一半导体鳍状物和第二半导体鳍状物的顶部区域包括p型掺杂剂。
示例55包括如示例54所述的方法，其中当顶部晶体管是NMOS晶体管时，第一半导体鳍状物的底部区域包括p型掺杂剂，并且当顶部晶体管是PMOS晶体管时，第一半导体鳍状物的底部区域包括n型掺杂剂。
示例56包括如示例46-55中任一项所述的方法，其中第一半导体鳍状物和第二半导体鳍状物的顶部部分包括第一半导体材料，并且第一半导体鳍状物和第二半导体鳍状物的底部部分包括不同于第一半导体材料的第二半导体材料。
示例57包括如示例56所述的方法，其中第二半导体鳍状物的顶部部分和底部部分相接以形成异质结，并且垂直二极管是异质结二极管。
示例58包括如示例57所述的方法，其中异质结二极管是第一异质结二极管，该方法还包括形成与第一异质结二极管共享第二半导体鳍状物的公共所述底部部分的第二异质结二极管，第一异质结二极管和第二异质结二极管一起构成异质结晶体管。
示例59包括如示例46-58中任一项所述的方法，其中底部晶体管的形成包括形成底部源极区和漏极区，其中第一半导体鳍状物的底部部分的半导体区域与底部源极区和漏极区相邻且连接底部源极区和漏极区域，顶部晶体管的形成包括形成顶部源极区和漏极区，其中第一半导体鳍状物的顶部部分的半导体区域与顶部源极区和漏极区相邻且连接顶部源极区和漏极区，并且第一半导体鳍状物的顶部部分和底部部分的半导体区域垂直对准。
示例60包括如示例59所述的方法，其中底部晶体管的形成还包括在第一半导体鳍状物的底部部分的半导体区域上形成底部栅极结构，顶部晶体管的形成还包括在第一半导体鳍状物的顶部部分的半导体区域上形成顶部栅极结构，并且顶部栅极结构和底部栅极结构垂直对准。
为了说明和描述的目的，提出了示例性实施例的前述描述。本公开并非旨在是详尽无遗的或仅限于所公开的确切形式。根据本公开，许多修改和变化是可能的。本公开的范围旨在不受本具体实施方式的限制，而受所附的权利要求的限制。要求享有本申请优先权的未来提交的申请可以以不同的方式要求保护所公开的主题，并且通常可以包括本文中以不同方式公开或以其他方式展示的一个或多个限制的任何集合。

Claims (25)

1.一种集成电路(IC)结构，包括：
在长度方向上水平延伸的半导体鳍状物，所述半导体鳍状物包括底部部分和所述底部部分上方的顶部部分；
与所述半导体鳍状物的所述底部部分相关联的底部晶体管；
位于所述底部晶体管上方且与所述半导体鳍状物的所述顶部部分相关联的顶部晶体管；以及
垂直二极管，包括
至少与所述半导体鳍状物的所述底部部分相关联的底部区域，所述底部区域包括n型掺杂剂和p型掺杂剂中的一种，
至少与所述半导体鳍状物的所述顶部部分相关联的顶部区域，所述顶部区域包括n型掺杂剂和p型掺杂剂中的另一种，
电连接到所述底部区域的底部端子，以及
电连接到所述半导体鳍状物的所述顶部部分处的所述顶部区域的顶部端子。
2.如权利要求1所述的IC结构，其中，所述半导体鳍状物是第一半导体鳍状物，所述垂直二极管是第一垂直二极管，所述IC结构还包括：
在所述长度方向上水平延伸的第二半导体鳍状物，所述第二半导体鳍状物包括底部部分和所述底部部分上方的顶部部分；以及
第二垂直二极管，包括
至少与所述第二半导体鳍状物的所述底部部分相关联的底部区域，所述底部区域包括n型掺杂剂和p型掺杂剂中的所述一种，
至少与所述第二半导体鳍状物的所述顶部部分相关联的顶部区域，所述顶部区域包括n型和p型掺杂剂中的所述另一种，
电连接到所述底部区域的底部端子，以及
电连接到所述第二半导体鳍状物的所述顶部部分处的所述顶部区域的顶部端子，并且
其中，所述第二垂直二极管的顶部端子和底部端子分别电连接到所述第一垂直二极管的顶部端子和底部端子，以并联电连接所述第一垂直二极管和所述第二垂直二极管。
3.如权利要求1所述的IC结构，其中，对于所述垂直二极管，
所述底部区域在所述顶部区域下方，
所述底部端子在所述顶部端子下方，并且
所述底部端子电连接到所述半导体鳍状物的所述底部部分处的所述底部区域。
4.如权利要求3所述的IC结构，其中，所述垂直二极管的所述顶部端子和所述底部端子垂直对准。
5.如权利要求1所述的IC结构，其中，所述垂直二极管还包括至少与所述半导体鳍状物的所述顶部部分相关联的第二顶部区域，并且其中，对于所述垂直二极管，
所述第二顶部区域包括n型掺杂剂和p型掺杂剂中的所述一种，
所述底部区域在所述顶部区域和所述第二顶部区域下方，并且
所述底部端子进一步电连接到所述半导体鳍状物的所述顶部部分处的所述第二顶部区域。
6.如权利要求5所述的IC结构，其中，所述垂直二极管还包括位于所述半导体鳍状物的所述顶部部分内的所述顶部区域和所述第二顶部区域之间且电分离所述半导体鳍状物的所述顶部部分内的所述顶部区域和所述第二顶部区域的绝缘区域。
7.如权利要求5所述的IC结构，其中，所述垂直二极管的所述顶部端子和所述底部端子水平对准。
8.如权利要求1所述的IC结构，其中，所述垂直二极管的所述顶部区域和所述底部区域相接以形成p-n结。
9.如权利要求1所述的IC结构，其中，所述顶部晶体管是n型金属氧化物半导体(NMOS)晶体管和p型MOS(PMOS)晶体管中的一种，所述底部晶体管是NMOS晶体管和PMOS晶体管中的另一种，并且所述顶部晶体管和所述底部晶体管构成互补MOS(CMOS)晶体管结构。
10.如权利要求9所述的IC结构，其中，当所述顶部晶体管是NMOS晶体管时，所述半导体鳍状物的所述顶部区域包括n型掺杂剂，并且当所述顶部晶体管是PMOS晶体管时，所述半导体鳍状物的所述顶部区域包括p型掺杂剂。
11.如权利要求1所述的IC结构，其中，所述半导体鳍状物的所述顶部部分包括第一半导体材料，并且所述底部部分包括不同于所述第一半导体材料的第二半导体材料。
12.如权利要求11所述的IC结构，其中，所述半导体鳍状物的所述顶部部分和所述底部部分相接以形成异质结，并且所述垂直二极管是异质结二极管。
13.如权利要求12所述的IC结构，其中，所述异质结二极管是第一异质结二极管，所述IC结构还包括与所述第一异质结二极管共享所述半导体鳍状物的公共所述底部部分的第二异质结二极管，所述第一异质结二极管和所述第二异质结二极管一起构成异质结晶体管。
14.如权利要求1-13中任一项所述的IC结构，其中，
所述底部晶体管包括底部源极区和漏极区、以及所述半导体鳍状物的所述底部部分的与所述底部源极区和漏极区相邻且连接所述底部源极区和漏极区的半导体区域，
所述顶部晶体管包括顶部源极区和漏极区、以及所述半导体鳍状物的所述顶部部分的与所述顶部源极区和漏极区相邻且连接所述顶部源极区和漏极区的半导体区域，以及
所述半导体鳍状物的所述顶部部分和所述底部部分的半导体区域垂直对准。
15.如权利要求14所述的IC结构，其中，
所述底部晶体管还包括所述半导体鳍状物的所述底部部分的半导体区域上的底部栅极结构，
所述顶部晶体管还包括所述半导体鳍状物的所述顶部部分的半导体区域上的顶部栅极结构，并且
所述顶部栅极结构和所述底部栅极结构垂直对准。
16.一种集成电路(IC)结构，包括：
在长度方向上水平延伸的第一半导体鳍状物和第二半导体鳍状物，每个半导体鳍状物包括底部部分和所述底部部分上方的顶部部分；
与所述第一半导体鳍状物的所述底部部分相关联的底部晶体管；
位于所述底部晶体管上方且与所述第一半导体鳍状物的所述顶部部分相关联的顶部晶体管；以及
垂直二极管，包括
至少与所述第二半导体鳍状物的所述底部部分相关联的底部区域，所述底部区域包括n型掺杂剂和p型掺杂剂中的一种，
至少与所述第二半导体鳍状物的所述顶部部分相关联的顶部区域，所述顶部区域包括n型掺杂剂和p型掺杂剂中的另一种，
电连接到所述底部区域的底部端子，以及
电连接到所述第二半导体鳍状物的所述顶部部分处的所述顶部区域的顶部端子。
17.如权利要求16所述的IC结构，其中，所述垂直二极管是第一垂直二极管，所述IC结构还包括：
在所述长度方向上水平延伸的第三半导体鳍状物，所述第三半导体鳍状物包括底部部分和所述底部部分上方的顶部部分；以及
第二垂直二极管，包括
至少与所述第三半导体鳍状物的所述底部部分相关联的底部区域，所述底部区域包括n型掺杂剂和p型掺杂剂中的所述一种，
至少与所述第三半导体鳍状物的所述顶部部分相关联的顶部区域，所述顶部区域包括n型掺杂剂和p型掺杂剂中的所述另一种，
电连接到所述底部区域的底部端子，以及
电连接到所述第三半导体鳍状物的所述顶部部分处的所述顶部区域的顶部端子，
其中，所述第二垂直二极管的顶部端子和底部端子分别电连接到所述第一垂直二极管的顶部端子和底部端子，以并联电连接所述第一垂直二极管和所述第二垂直二极管。
18.如权利要求16所述的IC结构，其中，所述顶部晶体管是n型金属氧化物半导体(NMOS)晶体管和p型MOS(PMOS)晶体管中的一种，所述底部晶体管是NMOS晶体管和PMOS晶体管中的另一种，并且所述顶部晶体管和所述底部晶体管构成互补MOS(CMOS)晶体管结构。
19.如权利要求18所述的IC结构，其中，当所述顶部晶体管是NMOS晶体管时，所述第一半导体鳍状物和所述第二半导体鳍状物的所述顶部区域包括n型掺杂剂，并且当所述顶部晶体管是PMOS晶体管时，所述第一半导体鳍状物和所述第二半导体鳍状物的所述顶部区域包括p型掺杂剂。
20.如权利要求19所述的IC结构，其中，当所述顶部晶体管是NMOS晶体管时，所述第一半导体鳍状物的所述底部区域包括p型掺杂剂，并且当所述顶部晶体管是PMOS晶体管时，所述第一半导体鳍状物的所述底部区域包括n型掺杂剂。
21.如权利要求16-20中任一项所述的IC结构，其中，所述第一半导体鳍状物和所述第二半导体鳍状物的顶部部分包括第一半导体材料，并且所述第一半导体鳍状物和所述第二半导体鳍状物的底部部分包括不同于所述第一半导体材料的第二半导体材料。
22.一种制造集成电路结构的方法，所述方法包括：
形成在长度方向上水平延伸的半导体鳍状物，所述半导体鳍状物包括底部部分和所述底部部分上方的顶部部分；
使用所述半导体鳍状物的所述底部部分形成底部晶体管；
使用所述半导体鳍状物的所述顶部部分在所述底部晶体管上方形成顶部晶体管；以及
使用所述半导体鳍状物形成垂直二极管，所述垂直二极管的形成包括至少使用所述半导体鳍状物的所述底部部分形成底部区域，所述底部区域包括n型掺杂剂和p型掺杂剂中的一种，
至少使用所述半导体鳍状物的所述顶部部分形成顶部区域，所述顶部区域包括n型掺杂剂和p型掺杂剂中的另一种，
形成电连接到所述底部区域的底部端子，以及
形成电连接到所述半导体鳍状物的所述顶部部分处的所述顶部区域的顶部端子。
23.如权利要求22所述的方法，其中，所述半导体鳍状物是第一半导体鳍状物，所述垂直二极管是第一垂直二极管，并且所述方法还包括：
形成在长度方向上水平延伸的第二半导体鳍状物，所述第二半导体鳍状物包括底部部分和所述底部部分上方的顶部部分；
使用所述第二半导体鳍状物形成第二垂直二极管，所述第二垂直二极管的形成包括
至少使用所述第二半导体鳍状物的所述底部部分形成底部区域，所述底部区域包括n型掺杂剂和p型掺杂剂中的所述一种，
至少使用所述第二半导体鳍状物的所述顶部部分形成顶部区域，所述顶部区域包括n型掺杂剂和p型掺杂剂中的所述另一种，
形成电连接到所述底部区域的底部端子，以及
形成电连接到所述第二半导体鳍状物的所述顶部处的所述顶部区域的顶部端子；以及
将所述第二垂直二极管的顶部端子和底部端子分别电连接到所述第一垂直二极管的顶部端子和底部端子，以并联电连接所述第一垂直二极管和所述第二垂直二极管。
24.一种制造集成电路结构的方法，所述方法包括：
形成在长度方向上水平延伸的第一半导体鳍状物和第二半导体鳍状物，每个半导体鳍状物包括底部部分和所述底部部分上方的顶部部分；
使用所述第一半导体鳍状物的所述底部部分形成底部晶体管；
使用所述第一半导体鳍状物的所述顶部部分在所述底部晶体管上方形成顶部晶体管；以及
使用所述第二半导体鳍状物形成垂直二极管，所述垂直二极管的形成包括
至少使用所述第二半导体鳍状物的所述底部部分形成底部区域，所述底部区域包括n型掺杂剂和p型掺杂剂中的一种，
至少使用所述第二半导体鳍状物的所述顶部部分形成顶部区域，所述顶部区域包括n型掺杂剂和p型掺杂剂中的一种，
形成电连接到所述底部区域的底部端子，以及
形成电连接到所述第二半导体鳍状物的所述顶部部分处的所述顶部区域的顶部端子。
25.如权利要求24所述的方法，其中，所述垂直二极管是第一垂直二极管，所述方法还包括：
形成在所述长度方向上水平延伸的第三半导体鳍状物，所述第三半导体鳍状物包括底部部分和所述底部部分上方的顶部部分；
使用所述第三半导体鳍状物形成第二垂直二极管，所述第二垂直二极管的形成包括
至少使用所述第三半导体鳍状物的所述底部部分形成底部区域，所述底部区域包括n型掺杂剂和p型掺杂剂中的所述一种，
至少使用所述第三半导体鳍状物的所述顶部部分形成顶部区域，所述顶部区域包括n型掺杂剂和p型掺杂剂中的另一种，
形成电连接到所述底部区域的底部端子，以及
形成电连接到所述第三半导体鳍状物的所述顶部部分处的所述顶部区域的顶部端子，以及
将所述第二垂直二极管的顶部端子和底部端子分别电连接到所述第一垂直二极管的顶部端子和底部端子，以并联电连接所述第一垂直二极管和所述第二垂直二极管。
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