TW202109927A - 記憶體元件 - Google Patents

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Abstract

在一些實施例中，本揭露涉及一種記憶體元件，所述記憶體元件包括排列在基底之上的自旋軌道力矩（SOT）層。磁性隧道接面（MTJ）結構可排列在SOT層之上。MTJ結構包括自由層、參考層及設置在自由層與參考層之間的擴散阻障層。第一導電配線排列在SOT層下方且耦合到SOT層。第二導電配線排列在SOT層下方且耦合到SOT層。第三導電配線排列在MTJ結構之上。記憶體元件更包括排列在第一導電配線與SOT層之間的第一選擇器結構。

Description

記憶體元件
本揭露實施例是有關於數種記憶體元件及其形成方法。
許多現代電子元件包括非揮發性記憶體（non-volatile memory）。非揮發性記憶體是能夠在斷電的情況下存儲資料的電子記憶體。磁阻式隨機存取記憶體（magnetoresistive random access memory，MRAM）是一種根據磁性膜層中磁矩的方向存儲資訊的非揮發性記憶體。有望替代MRAM元件的候選元件是自旋軌道力矩（spin orbit torque，SOT）MRAM元件，SOT MRAM元件使用自旋軌道力矩層來減小功耗並增加SOT MRAM元件的耐久性。
在一些實施例中，本揭露涉及一種記憶體元件，所述記憶體元件包括：自旋軌道力矩（SOT）層，排列在基底之上；磁性隧道接面（MTJ）結構，排列在所述SOT層之上，其中所述MTJ結構包括自由層、參考層及設置在所述自由層與所述參考層之間的擴散阻障層；第一導電配線，排列在所述SOT層下方且耦合到所述SOT層；第二導電配線，排列在所述SOT層下方且耦合到所述SOT層；第三導電配線，排列在所述MTJ結構之上；以及第一選擇器結構，排列在所述第一導電配線與所述SOT層之間。
在其他實施例中，本揭露涉及一種記憶體元件，所述記憶體元件包括：第一自旋軌道力矩（SOT）層，排列在基底之上；第一磁性隧道接面（MTJ）結構，排列在所述第一SOT層之上且直接接觸所述第一SOT層；第一選擇器結構，排列在所述第一MTJ結構之上；第二SOT層，在側向上與所述第一SOT層間隔開；第二MTJ結構，排列在所述第二SOT層之上，直接接觸所述第二SOT層且在側向上與所述第一MTJ結構間隔開；第二選擇器結構，排列在所述第二MTJ結構之上；第一導電配線，耦合到所述第一選擇器結構及所述第二選擇器結構；第二導電配線，耦合到所述第一SOT層；第三導電配線，耦合到所述第二SOT層；第三選擇器結構，排列在所述第一SOT層下方且耦合到所述第一SOT層；第四選擇器結構，排列在所述第二SOT層下方且耦合到所述第二SOT層；以及第四導電配線，耦合到所述第三選擇器結構及所述第四選擇器結構。
在又一些其他實施例中，本揭露涉及一種形成記憶體元件的方法，所述方法包括：在基底上形成內連結構；在所述內連結構之上形成第一導電配線；在所述內連結構之上形成第二導電配線；在所述第一導電配線之上形成耦合到所述第一導電配線的第一選擇器結構；在所述第一選擇器結構之上形成自旋軌道力矩（SOT）層，其中所述SOT層耦合到所述第一導電配線及所述第二導電配線；在所述SOT層之上形成磁性隧道接面（MTJ）結構；以及在所述MTJ結構之上形成耦合到所述MTJ結構的第三導電配線。
以下揭露提供用於實施所提供主題的不同特徵的許多不同的實施例或實例。以下闡述元件及佈置的具體實例以簡化本揭露。當然，這些僅為實例，而非旨在進行限制。舉例來說，以下說明中將第一特徵形成在第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且也可包括其中在第一特徵與第二特徵之間可形成有附加特徵從而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號和/或字母。這種重複使用是出於簡潔及清晰的目的，而不是自身指示所論述的各種實施例和/或配置之間的關係。
此外，為便於說明，本文中可能使用例如“在…之下（beneath）”、“在…下方（below）”、“下部的（lower）”、“在…上方（above）”、“上部的（upper）”等空間相對性用語來闡述圖中所示一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外還囊括元件在使用或操作中的不同取向。裝置可具有其他取向（旋轉90度或在其他取向），且本文中所用的空間相對性描述語可同樣相應地進行解釋。
磁阻式隨機存取記憶體（MRAM）元件包括排列在第一電極與第二電極之間的磁性隧道接面（MTJ）結構。MTJ結構可包括由薄的非磁性阻障層（thin non-magnetic barrier layer）（通常是量子機械隧道阻障層）隔開的第一鐵磁膜與第二鐵磁膜。鐵磁膜（常常被稱為“參考層”）中的一者具有固定的磁化方向，而另一鐵磁膜（常常被稱為“自由層”）具有可變的磁化方向。如果參考層的磁化方向與自由層的磁化方向在平行取向，則電子將相對更容易隧穿過隧道阻障層，這意味著MTJ結構在與例如第一資料值（例如，邏輯“1”）對應的低電阻狀態。相反，如果參考層的磁化方向與自由層的磁化方向處於反平行取向，則電子將更難以隧穿過隧道阻障層，這意味著MTJ結構處於與例如第二資料值（例如，邏輯“0”）對應的高電阻狀態。透過使自由層的磁化方向反轉，MTJ結構可在兩種電阻狀態之間切換。
可用于切換自由層的狀態的機制包括自旋軌道力矩（SOT），其中如在所謂的“SOT MRAM”中一樣，在相鄰的SOT層施加面內（in-plane）電流。這繼而有助於在不對MTJ結構施加電流的情況下切換自由層的狀態，從而增加SOT MRAM元件的耐久性並降低功耗。SOT MRAM元件包括排列在SOT層（例如，鉑、鎢、鉭）之上且耦合到SOT層的MTJ結構，所述SOT層耦合到內連結構。可將寫入電壓施加到SOT層，以切換設置在MTJ結構中的自由層的狀態。
然而，在一些實施例中，SOT MRAM元件是三端子元件。舉例來說，SOT MRAM元件中的每一MTJ結構可耦合到設置在基底之上的至少3個電晶體。因此，SOT MRAM元件的單個MTJ結構可佔用基底的大的表面積，從而導致低的元件單位面積密度。
為得到高的元件單位面積密度，本揭露的各種實施例涉及一種耦合到控制電路系統的SOT MRAM元件，其中SOT MRAM元件中的每一MTJ結構耦合到兩個選擇器結構，以控制每一MTJ結構的電流方向及電流路徑。
舉例來說，在本揭露的一些實施例中，SOT MRAM元件可包括SOT MRAM單元陣列。每一SOT MRAM單元可耦合到與MTJ結構的頂層耦合的讀取字元線（Read Word line，RWL）以及與SOT層的底表面耦合的源極線（SL）及寫入字元線（WWL）。在一些實施例中，每一SOT MRAM單元可包括排列在SL與SOT層之間的第一選擇器結構以及排列在WWL與SOT層之間的第二選擇器結構。在向WWL及SL線施加寫入電壓時，第一選擇器結構及第二選擇器結構可“接通（ON）”（例如，從絕緣體狀態改變為導電狀態），使得電流能夠施加在SOT層，從而將資料狀態寫入到MTJ結構。此外，在向RWL及SL施加讀取電壓時，第一選擇器結構可“接通”而第二選擇器結構可保持“斷開（OFF）”，使得電流能夠施加在MTJ結構，從而讀取存儲在MTJ結構中的資料狀態而不改變所存儲的資料狀態。
因此，在SOT MRAM陣列中，儘管SOT MRAM單元可彼此共用更多個端子（例如，SL、WWL、RWL），但選擇器結構透過控制電路系統而使得每一SOT MRAM單元能夠被獨立地選擇用於資料存儲，從而增加元件單位面積密度。
圖1A示出SOT MRAM單元的一些實施例的剖視圖100A，SOT MRAM單元包括耦合到RWL、WWL及SL的MTJ結構。
如圖1A的剖視圖100A中所示，SOT MRAM單元101包括上覆在SOT層112上的MTJ結構114。在一些實施例中，MTJ結構114包括自由層114a、擴散阻障層114b及參考層114c。在一些實施例中，自由層114a排列在擴散阻障層114b與SOT層112之間，且參考層114c排列在擴散阻障層114b之上。自由層114a與參考層114c為鐵磁性材料，且自由層114a的磁取向與參考層114c的磁取向的關係（例如，平行、反平行）可決定SOT MRAM單元101的資料狀態。在一些實施例中，SOT層112直接接觸MTJ結構114的自由層114a，且穿過SOT層112行進的電流可改變自由層114a的磁取向，以將資料寫入到SOT MRAM單元101上。在一些實施例中，SOT層112可包含例如導電金屬（例如鉭、鉑、鎢等）。
在一些實施例中，MTJ結構114耦合到源極線（SL）102、寫入字元線（WWL）106及讀取字元線（RWL）116。舉例來說，在一些實施例中，SL 102及WWL 106排列在SOT層112及MTJ結構114之下，而RWL 116排列在MTJ結構114之上。此外，在一些實施例中，第一選擇器結構108排列在SL 102與SOT層112之間，且第二選擇器結構110排列在WWL 106與SOT層112之間。在一些實施例中，SOT MRAM單元101包括接觸通孔104，接觸通孔104將SOT MRAM單元101的各種特徵（例如，SOT層112、SL 102、WWL 106、RWL 116、第一選擇器結構108等）電耦合到彼此。
在一些實施例中，第一選擇器結構108及第二選擇器結構110各自包括本質地作為絕緣體的切換層。在一些實施例中，切換層可為導電的，且因此當施加超過切換層的閾值電壓的偏壓時，切換層被“接通”。因此，第一選擇器結構108是否被“接通”至少取決於施加到SL 102的訊號（例如，電壓、電流），且第二選擇器結構110是否被“接通”至少取決於施加到WWL 106的訊號（例如，電壓、電流）。在一些實施例中，第一選擇器結構108和/或第二選擇器結構110包含例如相變材料（例如，硫族化物（例如鍺銻碲））、氧化鈮、銅鍺硒、氧化鉿、氮化砷碲鍺矽或在施加偏壓時可在絕緣與導電之間切換的一些其他合適的材料。
此外，在一些實施例中，第二選擇器結構110在第一方向x 上在側向上與第一選擇器結構108間隔開，而SOT層112在第二方向y 上垂直地排列在第一選擇器結構108及第二選擇器結構110上方。在一些實施例中，第一選擇器結構108與第二選擇器結構110是相同類型的選擇器結構，且因此包括相同的結構（例如，材料、厚度等）。在這種實施例中，第一選擇器結構108與第二選擇器結構110可具有相同的閾值電壓。在其他實施例中，第一選擇器結構108可為與第二選擇器結構110不同類型的選擇器結構，且因此包括不同於第二選擇器結構110的結構（例如，材料、厚度等）。此外，在一些實施例中，第一選擇器結構108及第二選擇器結構110包括被配置成使得電流能夠雙向地經過（例如，在正的第二方向y 上及在負的第二方向y 上）的結構（例如，材料、厚度等）。因此，在將訊號（例如，電流、電壓）施加到SL 102、WWL 106和/或RWL 116時，第一選擇器結構108和/或第二選擇器結構110可被選擇性地“接通”以讀取或寫入到SOT MRAM單元上。
圖1B示出與圖1A的剖視圖100A對應的一些實施例的透視圖100B。
在一些實施例中，SL 102可在第一方向x 上延伸，而WWL 106及RWL 116可在垂直於第一方向x 的第三方向z 上延伸。應理解，SL 102、WWL 106與RWL 116之間的其他關係也在本揭露的範圍內。舉例來說，在一些其他實施例中，SL 102及RWL 116可在相同的方向（例如第一方向x ）上延伸，而WWL 106可在不同的方向（例如第三方向z ）上延伸。在又一些其他實施例中，舉例來說，SL 102、WWL 106及RWL 116可全部在相同的方向上延伸或可全部在彼此不同的方向上延伸。
為將第一資料值（例如，邏輯“1”）寫入到圖1B的SOT MRAM單元101上，可在SOT層112施加電流，以在自由層114a與參考層114c之間的MTJ結構114中引起總體平行取向。在一些實施例中，訊號（例如，電壓、電流）經由SL 102、WWL 106及RWL 116被施加到MTJ結構114和/或SOT層112。因此，在一些實施例中，為將第一資料值（例如，邏輯“1”）寫入到SOT MRAM單元101上，將第一組寫入條件施加到SOT MRAM單元101，其中將寫入電壓施加到SL 102、將WWL 106接地，而RWL 116是電浮置的。在這種實施例中，第一選擇器結構108的閾值電壓最多等於寫入電壓的一半，且第二選擇器結構110的閾值電壓最多等於寫入電壓的一半。因此，當將第一組寫入條件施加到SOT MRAM單元101時，第一選擇器結構108被“接通”或導電，且第二選擇器結構110被“接通”或導電。因此，電流可流過SOT層112，使得MTJ結構114的自由層114a相對於MTJ結構114的參考層114c具有平行取向，從而在SOT MRAM單元101中存儲第一資料值（例如，邏輯“1”）。
為將第二資料值（例如，邏輯“0”）寫入到圖1A的SOT MRAM單元101上，可在SOT層112施加電流，以在自由層114a與參考層114c之間的MTJ結構114中引起反平行取向。在這種實施例中，將第二組寫入條件施加到SOT MRAM單元101，其中將寫入電壓施加到WWL 106，將SL 102接地，且RWL 116是電浮置的。在這種實施例中，第一選擇器結構108被“接通”或導電，且第二選擇器結構110被“接通”或導電。因此，與當將第一組寫入條件施加到SOT MRAM單元101時流經SOT層112的電流相比，電流可以相反的方向流經SOT層112，從而使得MTJ結構114的自由層114a相對於MTJ結構的參考層114c具有反平行取向，以在SOT MRAM單元101中存儲第二資料值（例如，邏輯“0”）。
為從SOT MRAM單元101讀取資料值，在SOT MRAM單元101的MTJ結構114兩端施加讀取條件，以讀取MTJ結構114的電阻狀態。在一些實施例中，讀取條件包括將讀取電壓施加到SL 102並使RWL 116接地，其中WWL 106是電浮置的。在這種情況下，第一選擇器結構108可被“接通”，而第二選擇器結構110保持“斷開”。在這種實施例中，可確定穿過MTJ結構114行進的電流的電阻且此電阻對應於SOT MRAM單元101上所存儲的資料值。
圖1C示出SOT MRAM陣列的一些實施例的示意圖100C。
示意圖100C包括圖1A的SOT MRAM單元101的多行及多列。在一些實施例中，圖1C中僅示出SOT MRAM陣列的一部分。舉例來說，在一些實施例中，儘管在圖1C的示意圖100C中示出了三行及三列，但是在SOT MRAM陣列中可存在多於三行及三列或少於三行及三列。
每一SOT MRAM單元101耦合到SL（圖1B的102）、WWL（圖1B的106）及RWL（圖1B的116），為便於說明，SL（圖1B的102）、WWL（圖1B的106）及RWL（圖1B的116）在圖1C中被示出為線而不是如圖1B所示的導電配線。此外，為便於說明，SOT MRAM單元101被繪製成二維的。在一些實施例中，每一SOT MRAM單元101耦合到RWL（例如，RWLm 、RWLm+1 或RWLm+2 ）、SL（例如，SLn 、SLn+1 、SLn+2 ）及WWL（例如，WWLq 、WWLq+1 、WWLq+2 ）。下標對應於列編號或行編號，其中每一相應的字母（例如，“m”、“n”、“q”）是整數變數。可單獨對SOT MRAM單元101進行存取，以透過對SL（例如，SLn 、SLn+1 、SLn+2 ）中的一者及WWL（例如，WWLq 、WWLq+1 、WWLq+2 ）中的一者進行存取來執行寫入操作，或透過對SL（例如，SLn 、SLn+1 、SLn+2 ）中的一者及RWL（例如，RWLm 、RWLm+1 或RWLm+2 ）中的一者進行存取來執行讀取操作。在一些實施例中，在要寫入或讀取的SOT MRAM單元101被存取時，第一選擇器結構及第二選擇器結構（圖1A的108、110）可防止其他SOT MRAM單元101改變資料狀態。
圖1D示出SOT MRAM陣列的一些實施例的示意圖100D，其中SL、WWL及RWL分別耦合到控制電路系統。
在一些實施例中，SL（例如，SLn 、SLn+1 、SLn+2 ）由SL控制電路系統132控制且耦合到SL控制電路系統132；WWL（例如，WWLq 、WWLq+1 、WWLq+2 ）由WWL控制電路系統134控制且耦合到WWL控制電路系統134；而RWL（例如，RWLm 、RWLm+1 或RWLm+2 ）由RWL控制電路系統130控制且耦合到RWL控制電路系統130。在一些實施例中，SL控制電路系統132被配置成向特定SL施加訊號（例如，電流、電壓）；RWL控制電路系統130被配置成向特定RWL施加訊號（例如，電流、電壓）；而WWL控制電路系統被配置成向特定WWL施加訊號（例如，電流、電壓）。舉例來說，為存取圖1D中所標記的SOT MRAM單元101以執行寫入操作，SL控制電路系統132將選擇性地存取SLn+1 ，而WWL控制電路系統134將選擇性地存取WWLq 。相似地，為存取圖1D中所標記的SOT MRAM單元101以執行例如讀取操作，SL控制電路系統132將選擇性地存取SLn+1 ，而RWL控制電路系統130將選擇性地存取RWLm 。在一些實施例中，在要寫入或讀取的SOT MRAM單元101被存取時，第一選擇器結構及第二選擇器結構（圖1A的108、110）可防止其他SOT MRAM單元101改變資料狀態。
圖2A到圖2C示出選擇器結構的一些實施例的剖視圖200A到200C。
如圖2A的剖視圖200A所示，在一些實施例中，選擇器結構201包括排列在底部電極202與頂部電極206之間的切換層204。在一些實施例中，底部電極202及頂部電極206可具有與切換層204的第二寬度w2 實質上相等的第一寬度w1 。在一些實施例中，底部電極202和/或頂部電極206可為或可包括接觸通孔（圖1A的104）。在其他實施例中，接觸通孔（圖1A的104）可耦合到底部電極202及頂部電極206。在一些實施例中，底部電極202和/或頂部電極206包含例如氮化鈦、銅、鎢或一些其他合適的導電材料。此外，在一些實施例中，切換層204包含當在切換層204兩端施加比切換層204的閾值電壓大的偏壓時可在“斷開”（例如，絕緣）與“接通”（例如，導電）之間切換的材料。舉例來說，在一些實施例中，選擇器結構201的切換層204可包含相變材料（例如，硫族化物（例如鍺銻碲））、氧化鈮、銅鍺硒、氧化鉿、氮化砷碲鍺矽或一些其他合適的材料。此外，在一些實施例中，選擇器結構201可為圖1A中的第一選擇器結構（108）和/或第二選擇器結構（110）的示例性實施例。
在一些實施例中，選擇器結構201具有低的閾值電壓，從而減小整個SOT MRAM元件的功率。舉例來說，在一些實施例中，選擇器結構201的閾值電壓在大約0.3伏特與大約3伏特之間的範圍內。在一些其他實施例中，選擇器結構201的閾值電壓可小於0.3伏特。此外，在一些實施例中，選擇器結構201具有低的切換速度，從而增加整個SOT MRAM元件的讀取速度及寫入速度。舉例來說，在一些實施例中，選擇器結構201的切換速度在大約5納秒與大約1000納秒之間的範圍內。此外，在一些實施例中，在選擇器結構201在“接通”時電阻是低的，從而提升了整個SOT MRAM元件的可靠度。舉例來說，如果在讀取操作期間選擇器結構201被“接通”，則可基於MTJ結構（圖1A的114）的電阻讀取MTJ結構（圖1A的114）中所存儲的資料值。如果選擇器結構201具有高的電阻，則MTJ結構（圖1A的114）的電阻的可讀性可能不可靠和/或不準確。舉例來說，在一些實施例中，在選擇器結構201在“接通”時選擇器結構201的電阻可在大約1千歐姆與大約30千歐姆之間的範圍內。因此，至少電壓閾值、切換速度及在“接通”時的電阻是在設計選擇器結構201時為了優化整個SOT MRAM元件效能而要考慮的參數。
圖2B示出選擇器結構201的一些替代實施例的剖視圖200B。在一些實施例中，切換層204的第二寬度w2 小於底部電極202及頂部電極206的第一寬度w1 。
圖2C示出選擇器結構201的一些其他替代實施例的剖視圖200C。在一些實施例中，切換層204的第二寬度w2 小於底部電極202及頂部電極206的第一寬度w1 。此外，在一些實施例中，切換層204的第二寬度w2 可在切換層204的整個高度上變化。在一些實施例中，切換層204可類似於梯形形狀。
圖3A示出包括耦合到RWL、WWL及SL的MTJ結構且包括第一選擇器結構、第二選擇器結構及第三選擇器結構的SOT MRAM單元的一些實施例的剖視圖300A。
在一些實施例中，SOT MRAM單元101包括第一選擇器結構108、第二選擇器結構110及第三選擇器結構302。在這種實施例中，第一選擇器結構108可排列在SL 102下方及SOT層112下方。因此，在一些實施例中，儘管第一選擇器結構108存在於SOT MRAM單元101中，但是第一選擇器結構108可能不是有效（active）的。換句話說，在這種實施例中，第一選擇器結構108可不影響電流是否在SL 102與SOT層112之間行進。在一些實施例中，儘管第一選擇器結構108並不有效，但由於在製造期間節約成本的原因，第一選擇器結構108仍可存在。
此外，在一些實施例中，SOT MRAM單元101包括第三選擇器結構302。在一些實施例中，第三選擇器結構302可排列在RWL 116與MTJ結構114之間。因此，第三選擇器結構302可具有閾值電壓，且當超過第三選擇器結構302的閾值電壓時，第三選擇器結構302使電流能夠在RWL 116與MTJ結構114之間行進。在一些實施例中，第三選擇器結構302可為與第二選擇器結構110相同類型的選擇器結構，且因此包括與第二選擇器結構110相同的結構（例如，材料、厚度等）。在其他實施例中，第三選擇器結構302可為與第二選擇器結構110不同類型的選擇器結構，且因此包括不同於第二選擇器結構110的結構（例如，材料、厚度等）。
在圖3A的SOT MRAM單元101中，為執行寫入操作，例如為將第一資料值（例如，邏輯“1”）寫入到SOT MRAM單元101上，將寫入電壓施加到SL 102，將WWL 106接地，且RWL 116是電浮置的。在這種情況下，第二選擇器結構110被“接通”或導電，而第三選擇器結構302保持“斷開”。因此，電流僅被施加到SOT層112而不施加在MTJ結構114。
在圖3B的SOT MRAM單元101中，為執行讀取操作，將讀取電壓施加到RWL 116，將SL 102接地，且WWL 106是電浮置的。在這種情況下，第三選擇器結構302被“接通”或導電，而第二選擇器結構110保持“斷開”。因此，電流穿過MTJ結構114，且可確定與所存儲的資料值對應的電阻狀態來讀取SOT MRAM單元101。在這種實施例中，在所有讀取操作期間，電流可單向地（例如，在正的第二方向y 上或在負的第二方向y 上）流過MTJ結構114。因此，在一些實施例中，第三選擇器結構302可為或可包括二極體。在其他實施例中，第三選擇器結構302可為或可包括圖2A到圖2C所示的選擇器結構中的一者。
圖3B示出與圖3A的剖視圖300A對應的一些實施例的透視圖300B。
圖4A示出包括耦合到RWL、WWL及SL的MTJ結構且包括第一選擇器結構、第二選擇器結構及第三選擇器結構的SOT MRAM單元的一些替代實施例的剖視圖400A。
在一些實施例中，在製造期間，從SOT MRAM單元101移除排列在SL 102下方的第一選擇器結構（圖3A的108）和/或接觸通孔104。因此，在一些實施例中，SOT MRAM單元101包括第二選擇器結構110及第三選擇器結構302，且SOT MRAM單元101不包括排列在SL 102下方的第一選擇器結構（圖3A的108）。在這種實施例中，SOT MRAM單元101的大小減小，但是在移除第一選擇器結構（圖3A的108）時所涉及的製造成本可能會增加。在又一些其他實施例中，在製造期間，甚至可不形成第一選擇器結構（圖3A的108）。
圖4B示出與圖4A的剖視圖400A對應的一些實施例的透視圖400B。
圖4C示出包括圖4A的SOT MRAM單元101的SOT MRAM陣列的一些實施例的示意圖400C。
圖4D示出包括圖4A的SOT MRAM單元101的SOT MRAM陣列的一些實施例的示意圖400D，其中SL、WWL及RWL分別耦合到控制電路系統。
應理解，除圖4C的示意圖400C及圖4D的示意圖400D包括圖4A的SOT MRAM單元101且所述SOT MRAM單元101包括圖4A的第二選擇器結構110及第三選擇器結構302之外，圖4C的示意圖400C及圖4D的示意圖400D可分別包括與圖1C的示意圖100C及圖1D的示意圖100D相似的特徵及特性。
圖5A示出在側向上位於第二SOT MRAM單元旁邊的第一SOT MRAM單元的一些實施例的剖視圖500A，其中第一SOT MRAM單元及第二SOT MRAM單元共用第一擴展選擇器結構。
在一些實施例中，第一SOT MRAM單元501a及第二SOT MRAM單元501b排列在第一字元線（WL）504a與第二WL 504b之間且耦合到第一字元線（WL）504a及第二WL 504b。在一些實施例中，第一SOT MRAM單元501a包括第一MTJ結構114A、排列在第一MTJ結構114A下方的第一SOT層112a以及排列在第一MTJ結構114A與第一WL 504a之間的第一上部選擇器結構512a。相似地，在一些實施例中，第二SOT MRAM單元501b包括第二MTJ結構114B、排列在第二MTJ結構114B下方的第二SOT層112b以及排列在第二MTJ結構114B與第二WL 504b之間的第二上部選擇器結構512b。第一MTJ結構114A、第一SOT層112a及第一上部選擇器結構512a可分別與第二MTJ結構114B、第二SOT層112b及第二上部選擇器結構512b完全隔開。
此外，在一些實施例中，第一SOT MRAM單元501a包括耦合到第一SOT層112a的第一源極線（SL）102a。在一些實施例中，接觸通孔104將第一SL 102a耦合到第一SOT層112a，而在其他實施例中，第一SL 102a直接耦合到第一SOT層112a。相似地，在一些實施例中，在第二SOT MRAM單元501b中，第二SL 102b耦合到第二SOT層112b。在一些實施例中，第一SOT MRAM單元501a的第一SOT層112a及第二SOT MRAM單元501b的第二SOT層112b耦合到第一擴展選擇器結構502。因此，第一擴展選擇器結構502延伸跨過第一SOT MRAM單元501a及第二SOT MRAM單元501b。在一些實施例中，第一擴展選擇器結構502耦合到第二WL 504b。在一些實施例中，第一接觸配線506直接接觸第一擴展選擇器結構502且排列在第一SOT層112a與第二WL 504b之間。相似地，在一些實施例中，第二接觸配線508直接接觸第一擴展選擇器結構502且排列在第二SOT層112b與第二WL 504b之間。在一些其他實施例中，一些其他合適的導電結構（例如接觸通孔）可直接接觸第一擴展選擇器結構502而不是第一接觸配線506及第二接觸配線508。此外，第一接觸配線506與第二接觸配線508間隔開。
由於第一SOT MRAM單元501a及第二SOT MRAM單元501b共用第一WL 504a、第二WL 504b及第一擴展選擇器結構502，因而包括第一SOT MRAM單元501a及第二SOT MRAM單元501b的整個SOT MRAM元件的元件密度增加。此外，由於存在選擇器結構（例如，第一上部選擇器結構512a；第二上部選擇器結構512b；第一擴展選擇器結構502），因而第一SOT MRAM單元501a與第二SOT MRAM單元501b能夠共用第一WL 504a及第二WL 504b。應理解，第一上部選擇器結構512a及第二上部選擇器結構512b可包括與圖4A的第三選擇器結構302和/或圖2A到圖2C中的選擇器結構201相同或相似的特徵。此外，應理解，第一擴展選擇器結構502可包括與圖1A的第二選擇器結構110和/或圖2A到圖2C中的選擇器結構201相同或相似的特徵。
圖5B示出與圖5A的剖視圖500A對應的一些實施例的透視圖500B。
在一些實施例中，第一WL 504a與第二WL 504b平行延伸。此外，在一些實施例中，第一SL 102a與第二SL 102b平行延伸。舉例來說，如圖5B的透視圖500B中所示，在一些實施例中，第一WL 504a與第二WL 504b在第一方向x 上平行延伸，且在一些實施例中，第一SL 102a與第二SL 102b在第三方向z 上平行延伸。
圖5C示出耦合到SL及WL的圖5A的第一SOT MRAM單元501a及第二SOT MRAM單元501b的一些實施例的示意圖500C。
示意圖500C包括耦合到第一SOT MRAM單元501a及第二SOT MRAM單元501b的兩行WL（例如，WLr 、WLr+1 ）及兩行SL（例如，SLn 、SLn+1 ）。因此，在一些實施例中，示意圖500C是包括耦合到多個WL及SL的多個第一SOT MRAM單元501a及第二SOT MRAM單元501b的SOT MRAM陣列的一部分。此外，在圖5C的示意圖500C中，為便於說明，第一SL（圖5A的102a）被示出為線SLn ，而第二SL（圖5A的102b）被示出為線SLn+1 。此外，為便於說明，在圖5C的示意圖500C中，第一WL（圖5A的504a）被示出為線WLr ，且第二WL（圖5A的504b）被示出為線WLr+1 。WL及SL的下標可對應於列編號或行編號，其中每一相應的字母（例如，“n”、“r”）均是整數變數。
圖5D示出耦合到由SL控制電路系統控制的SL及由WL控制電路系統控制的WL的第一SOT MRAM單元501a及第二SOT MRAM單元501b的一些實施例的示意圖500D。
在一些實施例中，SL（例如，SLn 、SLn+1 ）由SL控制電路系統132控制且耦合到SL控制電路系統132；而WL（例如，WLr 、WLr+1 ）由WL控制電路系統510控制且耦合到WL控制電路系統510。在一些實施例中，SL控制電路系統132被配置成向特定SL施加訊號（例如，電流、電壓）；而WL控制電路系統510被配置成向特定WL施加訊號（例如，電流、電壓）。舉例來說，為存取第一SOT MRAM單元501a以執行寫入操作，SL控制電路系統132將選擇性地存取SLn ，而WL控制電路系統510將選擇性地存取WLr+1 。相似地，為存取第一SOT MRAM單元501a以執行例如讀取操作，SL控制電路系統132將選擇性地存取SLn ，而WL控制電路系統510將選擇性地存取WLr 。在一些實施例中，在要寫入或讀取的第一SOT MRAM單元501a被存取時，第二上部選擇器結構（圖5A的512b）及第一擴展選擇器結構（圖5A的502）防止第二SOT MRAM單元501b改變資料狀態。
圖5E示出在寫入操作期間共用第一擴展選擇器結構的第一SOT MRAM單元及第二SOT MRAM單元的一些實施例的剖視圖500E。在一些實施例中，圖5E的剖視圖500E可對應於圖5A的剖視圖500A。
舉例來說，在將第一資料值（例如，邏輯“1”）寫入到第一SOT MRAM單元501a的第一MTJ結構114A的寫入操作期間，第一SL 102a及第二WL 504b可由控制電路系統選擇，而第一WL 504a及第二SL 102b是電浮置的。在一些實施例中，SL控制電路系統（圖5D的132）可將寫入電壓Vw 施加到第一SL 102a，而WL控制電路系統（圖5D的510）可使第二WL 504b接地GND。由於從第一SL 102a及第二WL 504b施加在第一擴展選擇器結構502兩端的偏壓，直接排列在第一接觸配線506與第二WL 504b之間的第一擴展選擇器結構502的第一部分502f可被“接通”，以使得電流能夠流過第一擴展選擇器結構502的第一部分502f。此電流也施加在第一SOT層112a，以在自由層114a與參考層114c之間的第一MTJ結構114A中引起總體平行取向，從而將第一資料值（例如，邏輯“1”）寫入到第一MTJ結構114A上。
由於第二SL 102b是電浮置的，因而在第一擴展選擇器結構502的第二部分502s處第一擴展選擇器結構502的閾值電壓未被超過，因而第一擴展選擇器結構502的第二部分502s“斷開”或不導電。第一擴展選擇器結構502的第二部分502s直接排列在第二SOT層112b與第二WL 504b之間。由於第一擴展選擇器結構502的第二部分502s保持“斷開”，而第一擴展選擇器結構502的第一部分502f“接通”，因此第一SOT MRAM單元501a被寫入，而第二SOT MRAM單元501b保持不變。此外，由於第一WL 504a是電浮置的，因而第一上部選擇器結構512a及第二上部選擇器結構512b保持“斷開”。
在一些實施例中，為確保第一擴展選擇器結構502的第一部分502f及第一擴展選擇器結構502的第二部分502s可被選擇性地“接通”（即，第一部分502f或第二部分502s中的一者“接通”，而第一部分502f或第二部分502s中的另一者“斷開”），第一接觸配線506與第二接觸配線508之間所保持的最小距離在圖5E中被示出為第一距離d1 。在一些實施例中，舉例來說，第一距離d1 可大於約20奈米。應理解，第一距離d1 的其他值也在本揭露的範圍內。
此外，在一些其他實施例中，應理解，第一擴展選擇器結構502的第一部分502f與第二部分502s可彼此間隔開。
此外，在一些實施例中，舉例來說，為將第二資料值（例如，邏輯“0”）寫入到第一SOT MRAM單元501a的第一MTJ結構114A上，SL控制電路系統（圖5D的132）可使第一SL 102a接地GND，而WL控制電路系統（圖5D的510）可將寫入電壓Vw 施加到第二WL 504b。因此，第一擴展選擇器結構502的第一部分502f“接通”，而第一擴展選擇器結構502的第二部分502s、第一上部選擇器結構512a及第二上部選擇器結構512b保持“斷開”。
更進一步，在一些實施例中，舉例來說，為執行讀取操作以從第一SOT MRAM單元501a的第一MTJ結構114A讀取所存儲的資料值，SL控制電路系統（圖5D的132）可使第一SL 102a接地GND，而WL控制電路系統（圖5D的510）可將讀取電壓Vr 施加到第一WL 504a。因此，第一上部選擇器結構512a可被“接通”，使得偏壓被施加在第一MTJ結構114A兩端，同時第一擴展選擇器結構502的第一部分502f、第一擴展選擇器結構502的第二部分502s及第二上部選擇器結構512b保持“斷開”。應理解，第一SOT MRAM單元501a的前述讀取操作及寫入操作可相似地應用於第二SOT MRAM單元501b，且這在本揭露的範圍內。
圖6A示出包括垂直地及水準地排列的SOT MRAM單元以減小元件大小的SOT MRAM元件的一些實施例的剖視圖600A。
在一些實施例中，SOT MRAM元件可進一步包括排列在第一SOT MRAM單元501a下方的第三SOT MRAM單元601a。在一些實施例中，SOT MRAM元件可進一步包括第四SOT MRAM單元601b，第四SOT MRAM單元601b排列在第三SOT MRAM單元601a旁邊、第二SOT MRAM單元501b下方。在一些實施例中，第三SOT MRAM單元601a可包括排列在第三SOT層112c之上的第三MTJ結構114C，而第四SOT MRAM單元601b可包括排列在第四SOT層112d之上的第四MTJ結構114D。在一些實施例中，第三SOT層112c及第四SOT層112d可耦合到第二擴展選擇器結構602。在一些實施例中，第三接觸配線606直接接觸第二擴展選擇器結構602，而第四接觸配線608直接接觸第二擴展選擇器結構602。第二擴展選擇器結構602可排列在第三WL 504c之上，其中第三WL 504c與第一WL 504a及第二WL 504b平行延伸。
此外，在一些實施例中，第三SOT MRAM單元601a的第三上部選擇器結構512c排列在第二WL 504b與第三SOT MRAM單元601a的第三MTJ結構114C之間，且耦合到第二WL 504b及第三SOT MRAM單元601a的第三MTJ結構114C。相似地，在這種實施例中，第四SOT MRAM單元601b的第四上部選擇器結構512d排列在第二WL 504b與第四SOT MRAM單元601b的第四MTJ結構114D之間，且耦合到第二WL 504b及第四SOT MRAM單元601b的第四MTJ結構114D。因此，在一些實施例中，第二WL 504b可控制例如第一SOT MRAM單元501a及第二SOT MRAM單元501b的寫入操作，而第二WL 504b還可控制例如第三SOT MRAM單元601a及第四SOT MRAM單元601b的讀取操作。在這種實施例中，由於第一擴展選擇器結構502、第三上部選擇器結構512c及第四上部選擇器結構512d，WL控制電路系統（圖5D的510）仍然可選擇性地存取第一SOT MRAM單元501a、第二SOT MRAM單元501b、第三SOT MRAM單元601a或第四SOT MRAM單元601b中的一個SOT MRAM單元。因此，可垂直地及水準地排列SOT MRAM單元，以減小整個SOT MRAM元件的大小。
圖6B示出與圖6A的剖視圖600A對應的一些實施例的透視圖600B。
圖6C示出耦合到SL及WL的第一SOT MRAM單元501a、第二SOT MRAM單元501b、第三SOT MRAM單元601a及第四SOT MRAM單元601b的一些實施例的示意圖600C。
應理解，圖6C的示意圖600C可為SOT MRAM陣列的一部分，且因此，在SOT MRAM陣列中可存在多於三個WL、多於四個SL和/或多於四個SOT MRAM單元。
圖6D示出耦合到由SL控制電路系統控制的SL及由WL電路系統控制的WL的第一SOT MRAM單元501a、第二SOT MRAM單元501b、第三SOT MRAM單元601a及第四SOT MRAM單元601b的一些實施例的示意圖600D。
應理解，根據對SOT MRAM單元（例如，501a、501b、601a、601b）中的一者執行的讀取操作或寫入操作而定，WL控制電路系統510可選擇性地將訊號（例如，電流、電壓）施加到WL（例如，WLr 、WLr+1 、WLr+2 ）中的一者，而SL控制電路系統132可選擇性地將訊號（例如，電流、電壓）施加到SL（例如，SLn 、SLn+1 、SLn+2 、SLn+3 ）中的一者。
圖6E示出在第三SOT MRAM單元601a的讀取操作期間與圖6A的剖視圖600A對應的SOT MRAM元件的一些實施例的剖視圖600E。
在一些實施例中，舉例來說，為執行讀取操作以從第三SOT MRAM單元601a的第三MTJ結構114C讀取所存儲的資料值，SL控制電路系統（圖6D的132）可使第三SL 102c接地GND，而WL控制電路系統（圖6D的510）可將讀取電壓Vr 施加到第二WL 504b。因此，第三上部選擇器結構512c可“接通”，使得偏壓被施加在第三MTJ結構114C兩端，同時第一擴展選擇器結構502及第四上部選擇器結構512d保持“斷開”。由於在第三SOT MRAM單元601a被存取的同時第一SL 102a、第二SL 102b及第四SL 102d是電浮置的，因而第一擴展選擇器結構502及第四上部選擇器結構512d保持“斷開”。
此外，應理解，與關於圖5E論述的操作方法相似，圖6E的每一SOT MRAM單元（例如，501a、501b、601a、601b）可針對讀取操作及寫入操作而被選擇性地存取。
圖7示出圖6A的剖視圖600A中所示的SOT MRAM元件的一些替代實施例的剖視圖700。
在一些實施例中，第一接觸配線506、第二接觸配線508、第三接觸配線606及第四接觸配線608可分別從第一SOT MRAM單元501a、第二SOT MRAM單元501b、第三SOT MRAM單元601a及第四SOT MRAM單元601b中省略。在這種實施例中，接觸通孔104的第一接觸通孔104a可從第一SOT層112a延伸到第一擴展選擇器結構502，而接觸通孔104的第二接觸通孔104b可從第二SOT層112b延伸到第一擴展選擇器結構502。此外，在這種實施例中，接觸通孔104的第三接觸通孔104c可從第三SOT層112c延伸到第二擴展選擇器結構602，而接觸通孔104的第四接觸通孔104d可從第四SOT層112d延伸到第二擴展選擇器結構602。
圖8示出圖6A的剖視圖600A中所示的SOT MRAM元件的一些其他替代實施例的剖視圖800。
在一些實施例中，第一接觸配線506、第二接觸配線508、第三接觸配線606及第四接觸配線608可分別從第一SOT MRAM單元501a、第二SOT MRAM單元501b、第三SOT MRAM單元601a及第四SOT MRAM單元601b中省略。此外，在一些實施例中，第一擴展選擇器結構502可直接接觸第一SOT層112a及第二SOT層112b。相似地，在一些實施例中，第二擴展選擇器結構602可直接接觸第三SOT層112c及第四SOT層112d。在這種實施例中，接觸通孔104中的第一接觸通孔104a可從第一擴展選擇器結構502延伸到第二WL 504b，而接觸通孔104中的第二接觸通孔104b可從第二擴展選擇器結構602延伸到第三WL 504c。在這種實施例中，舉例來說，在圖8的SOT MRAM元件中，與圖6E相比可能更難控制第一擴展選擇器結構502和/或第二擴展選擇器結構602的“接通”部分（例如，圖5E的502f、502s）。然而，舉例來說，與製造圖6E的SOT MRAM元件相比，透過製造圖8的SOT MRAM元件可減少時間成本及材料成本。
圖9到圖22示出形成耦合到RWL、WWL及SL且包括選擇器結構的SOT MRAM單元的方法的一些實施例的剖視圖900到2200。儘管圖9到圖22是關於一種方法來闡述，但是應理解，圖9到圖22中所揭露的結構不限於這種方法，而是也可作為獨立於所述方法的結構而單獨存在。
此外，為便於說明，剖視圖900到2200示出SOT MRAM陣列的單個SOT MRAM單元。應理解，SOT MRAM陣列中的其他SOT MRAM單元可與所述單個SOT MRAM單元同時形成，和/或其他SOT MRAM單元中的每一者可例如如針對所述單個SOT MRAM單元所示的一樣相似地形成。
如圖9的剖視圖900中所示，在基底902之上局部地形成內連結構904。在一些實施例中，基底902可為例如塊狀半導體基底（例如，塊狀矽（bulk silicon））、絕緣體上矽（silicon-on-insulator，SOI）基底或一些其他合適的基底。在一些實施例中，內連結構904包括排列在基底902之上的第一內連介電層906a、位於第一內連介電層906a之上的第二內連介電層906b以及排列在第二內連介電層906b內的第一接觸通孔104a。在一些其他實施例中，可省略第二內連介電層906b和/或第一接觸通孔104a。此外，在一些實施例中，如第一內連介電層906a與第二內連介電層906b之間垂直地排列的“點”所表示，可在第一內連介電層906a與第二內連介電層906b之間排列其他的內連介電層、接觸通孔和/或接觸配線。此外，在一些實施例中，半導體元件（未示出）可排列在內連結構904與基底902之間。
在一些實施例中，可在內連結構904之上形成第一導電配線908。在一些實施例中，第一導電配線908界定源極線（SL）。因此，在一些實施例中，舉例來說，第一導電配線908可對應於圖1A的SL 102。在一些實施例中，舉例來說，排列在內連結構904內的第一接觸通孔104a和/或附加接觸通孔及接觸配線可在設置在基底902中的半導體元件（未示出）到第一導電配線908之間形成導電路徑。
在一些實施例中，內連結構904的第一內連介電層906a和/或第二內連介電層906b可包含例如氮化物（例如，氮化矽、氮氧化矽）、碳化物（例如，碳化矽）、氧化物（例如，氧化矽）、硼矽酸鹽玻璃（borosilicate glass，BSG）、磷矽酸鹽玻璃（phosphoric silicate glass，PSG）、硼磷矽酸鹽玻璃（borophosphosilicate glass，BPSG）、低介電常數氧化物（例如，摻雜碳的氧化物、SiCOH）或一些其他合適的介電質。此外，在一些實施例中，第一接觸通孔104a和/或第一導電配線908可包含導電材料，例如（舉例來說）鉭、鈦、銅、鎢、鋁或一些其他合適的導電材料。
在一些實施例中，用於形成圖9的內連結構904的製程包括各種步驟，所述各種步驟包括沉積製程（例如，物理氣相沉積（physical vapor deposition，PVD）、化學氣相沉積（chemical vapor deposition，CVD）、電漿增強化學氣相沉積（plasma enhanced chemical vapor deposition，PE-CVD）、原子層沉積（atomic layer deposition，ALD）、濺鍍等）、移除製程（例如，濕式蝕刻、乾式蝕刻、化學機械平坦化（chemical mechanical planarization，CMP）等）、和/或圖案化製程（例如，微影/蝕刻）。
如圖10的剖視圖1000所示，在一些實施例中，在第一導電配線908之上形成第三內連介電層906c。在這種實施例中，第三內連介電層906c可透過沉積製程（例如，CVD、PVD、ALD等）形成。此外，在一些實施例中，可透過圖案化製程（例如，微影/蝕刻）及移除製程（例如，濕式蝕刻、乾式蝕刻、CMP等）各種步驟在第三內連介電層906c中形成第一開口1002。
如圖11的剖視圖1100中所示，在一些實施例中，可在第三內連介電層906c之上及第一開口（圖10的1002）內形成第一導電材料1102。因此，第一導電材料1102可直接接觸第一導電配線908。在一些實施例中，第一導電材料1102可透過沉積製程（例如，CVD、PVD、ALD、濺鍍等）形成。
如圖12的剖視圖1200中所示，在一些實施例中，執行移除製程以從第三內連介電層906c上方移除第一導電材料（圖11的1102），從而形成耦合到第一導電配線908的第二接觸通孔104b。在一些實施例中，透過CMP來實施移除製程，而在其他實施例中，可使用蝕刻來實施移除製程。
如圖13的剖視圖1300中所示，在一些實施例中，在第三內連介電層906c之上形成第四內連介電層906d。此外，在一些實施例中，在第四內連介電層906d中在第二接觸通孔104b正上方形成第二開口1302，並在第四內連介電層906d中形成第三開口1304，且第三開口1304與第二開口1302間隔開。此外，可在第四內連介電層906d之上以及第二開口1302及第三開口1304內形成第二導電材料1306。應理解，在一些實施例中，圖13中的第四內連介電層906d、第二開口1302及第三開口1304以及第二導電材料1306的形成可分別使用與形成第三內連介電層（圖10的906c）、第一開口（圖10的1002）及第一導電材料（圖11的1102）相同或相似的製程來形成。
如圖14的剖視圖1400中所示，在一些實施例中，執行移除製程以從第四內連介電層906d上方移除第二導電材料（圖13的1306），從而形成第二導電配線1406，且由此形成耦合到第二接觸通孔104b的第三接觸通孔104c。在一些實施例中，透過CMP來實施移除製程，而在其他實施例中，可使用蝕刻來實施移除製程。此外，在一些實施例中，第二導電配線1406界定寫入字元線（WWL）。舉例來說，在一些實施例中，第二導電配線1406可對應於圖1A的WWL 106。此外，在一些實施例中，舉例來說，第二導電配線1406可透過在內連結構904內形成的導電路徑耦合到基底902內的半導體元件（未示出）。
如圖15的剖視圖1500中所示，在一些實施例中，可在第四內連介電層906d之上形成第一電極層1502、第二電極層1506及排列在第一電極層1502與第二電極層1506之間的切換材料1504。在一些實施例中，第一電極層1502排列在第三接觸通孔104c及第二導電配線1406之上且直接接觸第三接觸通孔104c及第二導電配線1406。在一些其他實施例中，可省略第一電極層1502和/或第二電極層1506。在這種其他實施例中，切換材料1504可直接接觸第三接觸通孔104c和/或第二導電配線1406。
在一些實施例中，第一電極層1502和/或第二電極層1506包含鈦、氮化鈦、銅、鎢或一些其他合適的導電材料。此外，在一些實施例中，切換材料1504可包含當在切換材料1504兩端施加比切換材料1504的閾值電壓大的偏壓時可在“斷開”（例如，絕緣）與“接通”（例如，導電）之間切換的材料。舉例來說，在一些實施例中，切換材料1504可包括相變材料（例如，硫族化物（例如鍺銻碲））、氧化鈮、銅鍺硒、氧化鉿、氮化砷碲鍺矽或一些其他合適的材料。在一些實施例中，第一電極層1502、第二電極層1506及切換材料中的每一者可透過沉積製程（例如，CVD、PVD、ALD、濺鍍等）來形成。在一些實施例中，切換材料1504可透過不同於第一電極層1502及第二電極層1506的沉積製程形成。
如圖16的剖視圖1600中所示，在一些實施例中，執行移除製程以移除第一電極層（圖15的1502）、第二電極層（圖15的1506）及切換材料（圖15的1504）的部分，以形成第三接觸通孔104c的第一選擇器結構108及第二導電配線1406的第二選擇器結構110。在一些實施例中，第一選擇器結構108及第二選擇器結構110包括分別與第一電極層（圖15的1502）、切換材料（圖15的1504）及第二電極層（圖16的1506）對應的底部電極202、切換層204及頂部電極206。因此，在一些實施例中，第一選擇器結構108及第二選擇器結構110包括包含相同材料及厚度的層（202、204、206），且因此第一選擇器結構108及第二選擇器結構110包括相同的結構。在這種實施例中，第一選擇器結構108及第二選擇器結構110可包含相同的閾值電壓。應理解，在一些其他實施例中，第一選擇器結構108及第二選擇器結構110可單獨形成，且因此具有彼此不同的結構和/或閾值電壓。
在一些實施例中，第一選擇器結構108及第二選擇器結構110可透過包括沉積製程（例如，PVD、CVD、ALD、濺鍍等）、移除製程（例如，濕式蝕刻、乾式蝕刻、化學機械平坦化（CMP）等）、和/或圖案化製程（例如，微影/蝕刻）的各種步驟形成。
如圖17的剖視圖1700中所示，在一些實施例中，第五內連介電層906e可排列在第四內連介電層906d之上且環繞第一選擇器結構108及第二選擇器結構110。在一些實施例中，在第五內連介電層906e內分別形成第四接觸通孔104d及第五接觸通孔104e，且第四接觸通孔104d及第五接觸通孔104e直接接觸第一選擇器結構108及第二選擇器結構110。在一些實施例中，使用與第一內連介電層906a到第四內連介電層906d相同或相似的製程形成第五內連介電層906e，且可使用與第一接觸通孔104a到第三接觸通孔104c相同或相似的製程形成第四接觸通孔104d及第五接觸通孔104e。
如圖18的剖視圖1800中所示，在一些實施例中，在第五內連介電層906e之上形成第六內連介電層906f，且在第六內連介電層906f內形成第四開口1802。第四開口1802直接排列在第一選擇器結構108及第二選擇器結構110之上，且暴露出第四接觸通孔104d及第五接觸通孔104e。在一些實施例中，使用與第一內連介電層906a到第五內連介電層906e相同或相似的製程形成第六內連介電層，且使用與第一開口（圖10的1002）、第二開口（圖13的1302）和/或第三開口（圖13的1304）相同或相似的製程形成第四開口1802。
如圖19的剖視圖1900中所示，在一些實施例中，在第六內連介電層906f中的第四開口（圖18的1802）內形成自旋軌道力矩（SOT）層112。在一些實施例中，SOT層112包含導電金屬，例如（舉例來說）鉑、鎢、鉭或一些其他合適的導電金屬。SOT層112連續地延伸跨過第四接觸通孔104d及第五接觸通孔104e。因此，在一些實施例中，第一選擇器結構108及第二選擇器結構110電耦合到SOT層112。在一些實施例中，透過包括沉積製程（例如，PVD、CVD、ALD、濺鍍等）及移除製程（例如，濕式蝕刻、乾式蝕刻、CMP等）的各種步驟形成SOT層112。
如圖20的剖視圖2000中所示，在一些實施例中，在SOT層112之上形成第一鐵磁性材料2002a、隧道阻障材料2002b及第二鐵磁性材料2002c。隧道阻障材料2002b可排列在第一鐵磁性材料2002a與第二鐵磁性材料2002c之間，且在一些實施例中，第一鐵磁性材料2002a直接接觸SOT層112。在一些實施例中，第一鐵磁性材料2002a、隧道阻障材料2002b及第二鐵磁性材料2002c可透過沉積製程（例如，PVD、CVD、ALD、濺鍍等）的各種步驟形成。在一些實施例中，第一鐵磁性材料2002a及第二鐵磁性材料2002c包含鐵磁性材料，且因此可包含例如鈷鐵、鈷鐵硼或一些其他合適的鐵磁性材料。此外，在一些實施例中，隧道阻障材料2002b可包括使得電子能夠在第一鐵磁性材料2002a與第二鐵磁性材料2002c之間發生隧穿（tunneling）的材料。在一些實施例中，舉例來說，隧道阻障材料2002b可包含氧化鋁、氧化鈦、氧化錳或一些其他合適的材料。
如圖21的剖視圖2100中所示，在一些實施例中，執行移除製程以移除第一鐵磁性材料（圖20的2002a）的外側部分、隧道阻障材料（圖20的2002b）的外側部分及第二鐵磁性材料（圖20的2002c）的外側部分，以形成排列在SOT層112之上的磁性隧道接面（MTJ）結構114。MTJ結構114包括分別與第一鐵磁性材料（圖20的2002a）、隧道阻障材料（圖20的2002b）及第二鐵磁性材料（圖20的2002c）對應的自由層114a、擴散阻障層114b及參考層114c。自由層114a直接接觸SOT層112，而擴散阻障層114b排列在自由層114a與參考層114c之間。在一些實施例中，透過圖案化製程（例如，微影/蝕刻）來執行移除製程。
如圖22的剖視圖2200中所示，在一些實施例中，在MTJ結構114之上形成第七內連介電層906g。此外，可在第七內連介電層906g內及MTJ結構114之上形成第三導電配線2216。在一些實施例中，第三導電配線2216界定讀取字元線（RWL）。因此，在一些實施例中，舉例來說，第三導電配線2216可對應於圖1A的RWL 116。在一些實施例中，第六接觸通孔104f可將第三導電配線2216耦合到MTJ結構114。在一些實施例中，可使用與第一內連介電層906a到第六內連介電層906g相同或相似的製程形成第七內連介電層906g，且可使用與第一接觸通孔104a到第五接觸通孔104e相同或相似的製程形成第六接觸通孔104f。此外，在一些實施例中，可使用與第一導電配線908及第二導電配線1406相同或相似的製程形成第三導電配線2216。在一些實施例中，第一導電配線908、第二導電配線1406及第三導電配線2216可耦合到控制電路系統以對MTJ結構114執行讀取操作及寫入操作，且第一選擇器結構108及第二選擇器結構110可提升圖22中包括MTJ結構114的整個SOT MRAM單元的可靠度。
應理解，可例如對圖9到圖22中所示的方法進行修改以在圖1A、圖3A、圖4A、圖5A、圖6A、圖7或圖8中的任一者中形成SOT MRAM單元，且這些經修改的方法在本發明的範圍內。
圖23示出形成例如如圖1A所示的SOT MRAM單元的方法2300的一些實施例的流程圖。
儘管方法2300在下文中被示出及描述為一系列動作或事件，但是應理解，這些動作或事件的所示次序不應被解釋為限制性含義。舉例來說，一些動作可以不同的次序發生和/或與在本文中示出和/或描述的那些動作之外的其他動作或事件同時發生。另外，可能並非全部所示出的動作均為實現本文說明的一個或多個方面或實施例所必需的。此外，本文所繪示的一個或多個動作可在一個或多個單獨的動作和/或階段中施行。
在動作2302處，在基底之上形成內連結構。
在動作2304處，在內連結構之上形成第一導電配線。圖9示出與動作2302及2304對應的一些實施例的剖視圖900。
在動作2306處，在內連結構之上形成第二導電配線。圖13及圖14分別示出與動作2306對應的一些實施例的剖視圖1300及1400。
在動作2308處，在第一導電配線之上形成第一選擇器結構，且第一選擇器結構耦合到第一導電配線。圖15及圖16分別示出與動作2308對應的一些實施例的剖視圖1500及1600。
在動作2310處，在第一選擇器結構之上形成自旋軌道力矩（SOT）層，且SOT層耦合到第一導電配線及第二導電配線。圖19示出與動作2310對應的一些實施例的剖視圖1900。
在動作2312處，在SOT層之上形成磁性隧道接面（MTJ）結構。圖20及圖21分別示出與動作2312對應的一些實施例的剖視圖2000及2100。
在動作2314處，在MTJ結構之上形成第三導電配線，且第三導電配線耦合到MTJ結構。圖22示出與動作2314對應的一些實施例的剖視圖2200。
因此，本揭露涉及一種高密度SOT MRAM單元陣列，其中每一SOT MRAM單元均耦合到RWL、SL及WWL且使用控制電路系統及選擇器結構進行選擇。
因此，在一些實施例中，本揭露涉及一種記憶體元件，所述記憶體元件包括：自旋軌道力矩（SOT）層，排列在基底之上；磁性隧道接面（MTJ）結構，排列在所述SOT層之上，其中所述MTJ結構包括自由層、參考層及設置在所述自由層與所述參考層之間的擴散阻障層；第一導電配線，排列在所述SOT層下方且耦合到所述SOT層；第二導電配線，排列在所述SOT層下方且耦合到所述SOT層；第三導電配線，排列在所述MTJ結構之上；以及第一選擇器結構，排列在所述第一導電配線與所述SOT層之間。
在一些實施例中，所述的記憶體元件更包括：第二選擇器結構，排列在所述第二導電配線與所述自旋軌道力矩層之間。
在一些實施例中，所述第一選擇器結構與所述第二選擇器結構在側向上彼此隔開，所述第一選擇器結構與所述第二選擇器結構是相同的類型且具有相同的結構。
在一些實施例中，所述的記憶體元件更包括：第二選擇器結構，排列在所述磁性隧道接面結構與所述第三導電配線之間。
在一些實施例中，所述第二選擇器結構是二極體。
在一些實施例中，所述的記憶體元件更包括：第三選擇器結構，排列在所述第二導電配線與所述基底之間。
在一些實施例中，所述第一導電配線耦合到寫入字元線控制電路系統，所述第二導電配線耦合到源極線控制電路系統，且所述第三導電配線耦合到讀取字元線控制電路系統。
在其他實施例中，本揭露涉及一種記憶體元件，所述記憶體元件包括：第一自旋軌道力矩（SOT）層，排列在基底之上；第一磁性隧道接面（MTJ）結構，排列在所述第一SOT層之上且直接接觸所述第一SOT層；第一選擇器結構，排列在所述第一MTJ結構之上；第二SOT層，在側向上與所述第一SOT層間隔開；第二MTJ結構，排列在所述第二SOT層之上，直接接觸所述第二SOT層且在側向上與所述第一MTJ結構間隔開；第二選擇器結構，排列在所述第二MTJ結構之上；第一導電配線，耦合到所述第一選擇器結構及所述第二選擇器結構；第二導電配線，耦合到所述第一SOT層；第三導電配線，耦合到所述第二SOT層；第三選擇器結構，排列在所述第一SOT層下方且耦合到所述第一SOT層；第四選擇器結構，排列在所述第二SOT層下方且耦合到所述第二SOT層；以及第四導電配線，耦合到所述第三選擇器結構及所述第四選擇器結構。
在一些實施例中，所述第三選擇器結構與所述第四選擇器結構連續地連接彼此。
在一些實施例中，所述的記憶體元件更包括：第一導電接觸件，排列在所述第一自旋軌道力矩層與所述第三選擇器結構之間，其中所述第一導電接觸件直接接觸所述第三選擇器結構；以及第二導電接觸件，排列在所述第二自旋軌道力矩層與所述第四選擇器結構之間，其中所述第二導電接觸件直接接觸所述第四選擇器結構，且其中所述第二導電接觸件在側向上與所述第一導電接觸件間隔開非零距離。
在一些實施例中，所述非零距離大於約20奈米。
在一些實施例中，所述第一選擇器結構與所述第二選擇器結構是相同的類型且具有相同的結構。
在一些實施例中，所述第一導電配線及所述第四導電配線耦合到字元線控制電路系統，且其中所述第二導電配線及所述第三導電配線耦合到源極線控制電路系統。
在一些實施例中，所述的記憶體元件更包括：第三自旋軌道力矩層，排列在所述第四導電配線下方；第三磁性隧道接面結構，排列在所述第三自旋軌道力矩層與所述第四導電配線之間且直接接觸所述第三自旋軌道力矩層；第五選擇器結構，排列在所述第四導電配線與所述第三磁性隧道接面結構之間；以及第五導電配線，排列在所述第三自旋軌道力矩層下方且耦合到所述第三自旋軌道力矩層。
在一些實施例中，所述第二導電配線、所述第三導電配線及所述第五導電配線彼此平行且耦合到源極線控制電路系統。
在又一些其他實施例中，本揭露涉及一種形成記憶體元件的方法，所述方法包括：在基底上形成內連結構；在所述內連結構之上形成第一導電配線；在所述內連結構之上形成第二導電配線；在所述第一導電配線之上形成耦合到所述第一導電配線的第一選擇器結構；在所述第一選擇器結構之上形成自旋軌道力矩（SOT）層，其中所述SOT層耦合到所述第一導電配線及所述第二導電配線；在所述SOT層之上形成磁性隧道接面（MTJ）結構；以及在所述MTJ結構之上形成耦合到所述MTJ結構的第三導電配線。
在一些實施例中，所述的方法，更包括：在所述磁性隧道接面結構之上形成第二選擇器結構，其中所述第二選擇器結構排列在所述第三導電配線與所述磁性隧道接面結構之間。
在一些實施例中，所述的方法更包括：在所述第二導電配線之上形成第二選擇器結構，其中所述第二選擇器結構排列在所述第二導電配線與所述自旋軌道力矩層之間。
在一些實施例中，所述第二導電配線排列在所述第一導電配線上方。
在一些實施例中，所述第一導電配線及所述第三導電配線耦合到第一控制電路系統，且其中所述第二導電配線耦合到與所述第一控制電路系統不同的第二控制電路系統。
以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解以下詳細說明。所屬領域中的技術人員應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的和/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這些等效構造並不悖離本揭露的精神及範圍，而且他們可在不悖離本揭露的精神及範圍的條件下在本文中作出各種改變、代替及變更。
100A、200A、200B、200C、300A、400A、500A、500E、600A、600E、700、800、900、1000、1100、1200、1300、1400、1500、1600、1700、1800、1900、2000、2100、2200:剖視圖 100B、300B、400B、500B、600B:透視圖 100C、100D、400C、400D、500C、500D、600C、600D:示意圖 101:自旋軌道力矩（SOT）磁阻式隨機存取記憶體（MRAM）單元 102、SLn+2 、SLn+3 :源極線（SL） 102a:第一源極線（SL） 102b:第二源極線（SL） 102c:第三源極線（SL） 102d:第四源極線（SL） 104:接觸通孔 104a:第一接觸通孔 104b:第二接觸通孔 104c:第三接觸通孔 104d:第四接觸通孔 104e:第五接觸通孔 104f:第六接觸通孔 106、WWLq 、WWLq+1 、WWLq+2 :寫入字元線（WWL） 108:第一選擇器結構 110:第二選擇器結構 112:自旋軌道力矩（SOT）層 112a:第一自旋軌道力矩（SOT）層 112b:第二自旋軌道力矩（SOT）層 112c:第三自旋軌道力矩（SOT）層 112d:第四自旋軌道力矩（SOT）層 114:磁性隧道接面（MTJ）結構 114a:自由層 114b:擴散阻障層 114c:參考層 114A:第一磁性隧道接面（MTJ）結構 114B:第二磁性隧道接面（MTJ）結構 114C:第三磁性隧道接面（MTJ）結構 114D:第四磁性隧道接面（MTJ）結構 116、RWLm 、RWLm+1 、RWLm+2 :讀取字元線（RWL） 130:讀取字元線（RWL）控制電路系統 132:源極線（SL）控制電路系統 134:寫入字元線（WWL）控制電路系統 201:選擇器結構 202:底部電極/層 204:切換層/層 206:頂部電極/層 302:第三選擇器結構 501a:第一自旋軌道力矩（SOT）磁阻式隨機存取記憶體（MRAM）單元 501b:第二自旋軌道力矩（SOT）磁阻式隨機存取記憶體（MRAM）單元 502:第一擴展選擇器結構 502f:第一部分 502s:第二部分 504a:第一字元線（WL） 504b:第二字元線（WL） 504c:第三字元線（WL） 506:第一接觸配線 508:第二接觸配線 510:字元線（WL）控制電路系統 512a:第一上部選擇器結構 512b:第二上部選擇器結構 512c:第三上部選擇器結構 512d:第四上部選擇器結構 601a:第三自旋軌道力矩（SOT）磁阻式隨機存取記憶體（MRAM）單元 601b:第四自旋軌道力矩（SOT）磁阻式隨機存取記憶體（MRAM）單元 602:第二擴展選擇器結構 606:第三接觸配線 608:第四接觸配線 902:基底 904:內連結構 906a:第一內連介電層 906b:第二內連介電層 906c:第三內連介電層 906d:第四內連介電層 906e:第五內連介電層 906f:第六內連介電層 906g:第七內連介電層 908:第一導電配線 1002:第一開口 1102:第一導電材料 1302:第二開口 1304:第三開口 1306:第二導電材料 1406:第二導電配線 1502:第一電極層 1504:切換材料 1506:第二電極層 1802:第四開口 2002a:第一鐵磁性材料 2002b:隧道阻障材料 2002c:第二鐵磁性材料 2216:第三導電配線 2300:方法 2302、2304、2306、2308、2310、2312、2314:動作 d1 :第一距離 GND:接地 SLn 、SLn+1 :源極線/線 Vr :讀取電壓 Vw :寫入電壓 WLr 、WLr+1 :字元線/線 WLr+2 :字元線 w1 :第一寬度 w2 :第二寬度x :第一方向y :第二方向z :第三方向
結合附圖閱讀以下詳細說明，會最好地理解本揭露的各個方面。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1A、圖1B、圖1C及圖1D示出自旋軌道力矩（SOT）磁阻式隨機存取記憶體（MRAM）元件的一些實施例的各種視圖及示意圖，所述自旋軌道力矩磁阻式隨機存取記憶體元件包括位於SOT層之上的磁性隧道接面（magnetic tunnel junction，MTJ）結構，所述磁性隧道接面結構具有位於源極線（source line，SL）與SOT層之間的第一選擇器結構以及位於寫入字元線（write word line，WWL）與SOT層之間的第二選擇器結構。 圖2A、圖2B及圖2C示出選擇器結構的各種實施例的剖視圖。 圖3A及圖3B示出SOT MRAM元件的一些附加實施例的各種視圖，所述SOT MRAM元件包括位於SOT層之上的MTJ結構，所述SOT MRAM元件具有位於SL及SOT層之下的第一選擇器結構、位於WWL與SOT層之間的第二選擇器結構、以及位於讀取寫入線（read write line，RWL）與MTJ結構之間的第三選擇器結構。 圖4A、圖4B、圖4C及圖4D示出SOT MRAM元件的一些附加實施例的各種視圖及示意圖，所述SOT MRAM元件包括位於SOT層之上的MTJ結構，所述SOT MRAM元件具有位於WWL與SOT層之間的第二選擇器結構以及位於RWL與MTJ結構之間的第三選擇器結構。 圖5A、圖5B、圖5C、圖5D及圖5E示出SOT MRAM元件的一些附加實施例的各種視圖及示意圖，所述SOT MRAM元件包括位於第一SOT層之上的第一MTJ結構以及位於第二SOT層之上的第二MTJ結構，第一MTJ結構及第二MTJ結構兩者耦合到第一擴展選擇器結構。 圖6A、圖6B、圖6C、圖6D及圖6E示出SOT MRAM元件的一些附加實施例的各種視圖及示意圖，所述SOT MRAM元件包括位於第一SOT層之上的第一MTJ結構，所述第一MTJ結構與位於第二SOT層之上的第二MTJ結構在側向上相鄰且在垂直方向上位於第三SOT層之上的第三MTJ結構上方，其中第一MTJ結構、第二MTJ結構及第三MTJ結構耦合到相同的第二WL。 圖7及圖8示出圖6A的SOT MRAM元件的一些替代實施例的剖視圖。 圖9到圖22示出形成MRAM元件的方法的一些實施例的剖視圖，所述MRAM元件具有位於SOT層之上且耦合到兩個選擇器結構、SL、WWL、及RWL的MTJ結構。 圖23示出對應於圖9到圖22的方法的一些實施例的流程圖。
100A:剖視圖
101:自旋軌道力矩(SOT)磁阻式隨機存取記憶體(MRAM)單元
102:源極線(SL)
104:接觸通孔
106:寫入字元線
108:第一選擇器結構
110:第二選擇器結構
112:自旋軌道力矩(SOT)層
114:磁性隧道接面(MTJ)結構
114a:自由層
114b:擴散阻障層
114c:參考層
116:讀取字元線

Claims (1)

  1. 一種記憶體元件，包括： 自旋軌道力矩（SOT）層，排列在基底之上； 磁性隧道接面（MTJ）結構，排列在所述自旋軌道力矩層之上，其中所述磁性隧道接面結構包括自由層、參考層及設置在所述自由層與所述參考層之間的擴散阻障層； 第一導電配線，排列在所述自旋軌道力矩層下方且耦合到所述自旋軌道力矩層； 第二導電配線，排列在所述自旋軌道力矩層下方且耦合到所述自旋軌道力矩層； 第三導電配線，排列在所述磁性隧道接面結構之上；以及 第一選擇器結構，排列在所述第一導電配線與所述自旋軌道力矩層之間。
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