CN112309456B - 存储器器件和半导体管芯以及制造存储器器件的方法 - Google Patents

存储器器件和半导体管芯以及制造存储器器件的方法 Download PDF

Info

Publication number
CN112309456B
CN112309456B CN202010743312.7A CN202010743312A CN112309456B CN 112309456 B CN112309456 B CN 112309456B CN 202010743312 A CN202010743312 A CN 202010743312A CN 112309456 B CN112309456 B CN 112309456B
Authority
CN
China
Prior art keywords
layer
lines
auxiliary
line
parallel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010743312.7A
Other languages
English (en)
Other versions
CN112309456A (zh
Inventor
应继锋
王仲盛
林灿
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN112309456A publication Critical patent/CN112309456A/zh
Application granted granted Critical
Publication of CN112309456B publication Critical patent/CN112309456B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1655—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1657—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1697—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/18—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using Hall-effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F10/00—Thin magnetic films, e.g. of one-domain structure
    • H01F10/32—Spin-exchange-coupled multilayers, e.g. nanostructured superlattices
    • H01F10/324—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer
    • H01F10/3254—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer the spacer being semiconducting or insulating, e.g. for spin tunnel junction [STJ]
    • H01F10/3259—Spin-exchange-coupled multilayers comprising at least a nanooxide layer [NOL], e.g. with a NOL spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F10/00—Thin magnetic films, e.g. of one-domain structure
    • H01F10/32—Spin-exchange-coupled multilayers, e.g. nanostructured superlattices
    • H01F10/324—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer
    • H01F10/329—Spin-exchange coupled multilayers wherein the magnetisation of the free layer is switched by a spin-polarised current, e.g. spin torque effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F41/00—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties
    • H01F41/14—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying magnetic films to substrates
    • H01F41/30—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying magnetic films to substrates for applying nanostructures, e.g. by molecular beam epitaxy [MBE]
    • H01F41/302—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying magnetic films to substrates for applying nanostructures, e.g. by molecular beam epitaxy [MBE] for applying spin-exchange-coupled multilayers, e.g. nanostructured superlattices
    • H01F41/305—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying magnetic films to substrates for applying nanostructures, e.g. by molecular beam epitaxy [MBE] for applying spin-exchange-coupled multilayers, e.g. nanostructured superlattices applying the spacer or adjusting its interface, e.g. in order to enable particular effect different from exchange coupling
    • H01F41/307—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying magnetic films to substrates for applying nanostructures, e.g. by molecular beam epitaxy [MBE] for applying spin-exchange-coupled multilayers, e.g. nanostructured superlattices applying the spacer or adjusting its interface, e.g. in order to enable particular effect different from exchange coupling insulating or semiconductive spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F41/00—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties
    • H01F41/32—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying conductive, insulating or magnetic material on a magnetic film, specially adapted for a thin magnetic film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Nanotechnology (AREA)
  • Geometry (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)
  • Semiconductor Memories (AREA)

Abstract

提供了一种存储器器件，包括位线、辅助线、选择器和存储器单元。字线与位线相交。辅助线设置在字线和位线之间。选择器插入在位线和辅助线之间。存储器单元插入在字线和辅助线之间。本申请的实施例还涉及半导体管芯以及制造存储器器件的方法。

Description

存储器器件和半导体管芯以及制造存储器器件的方法
技术领域
本申请的实施例涉及存储器器件和半导体管芯以及制造存储器器件的方法。
背景技术
一些集成电路制造过程包括与制造数据存储电路元件相关的制造步骤。诸如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、闪存(非易失性存储器的一种形式)的数据存储元件将数据存储电路元件以紧密封装的元件阵列形式放置在集成电路中，以使数据存储元件占用的芯片面积的量最小化。磁阻随机存取存储器(MRAM)是一种数据存储元件，在MRAM中根据电路元件中的磁场方向存储信息。MRAM使用磁场来存储信息，而不是使用存储电路元件中电荷的存在或不存在、或利用存储在数据存储电路元件中的电荷数量来存储信息。
发明内容
根据本申请的一方面，提供了一种存储器器件，包括：多条位线；多条字线，与多条位线相交；多条辅助线，设置在多条字线和多条位线之间；多个选择器，插入在多条位线和多条辅助线之间；以及多个存储器单元，插入在多条字线和多条辅助线之间。
根据本申请的另一方面，还提供了一种半导体管芯，包括：半导体衬底；互连结构，设置在半导体衬底上方，互连结构包括嵌入式存储器器件，并且嵌入式存储器器件包括：多条平行位线；多条平行字线，与多条平行位线相交；多条平行辅助线，与多条平行位线相交，并且设置在多条平行字线和多条平行位线之间；多个选择器，插入在多条平行位线和多条平行辅助线之间；以及多个存储器单元，插入在多条平行字线和多条平行辅助线之间。
根据本申请的又一方面，还提供了一种制造存储器器件的方法，包括：在第一电极上方形成磁隧道结(MTJ)；在磁隧道结上方形成辅助线，辅助线包括位于磁隧道结上方的自旋霍尔效应辅助(SHE辅助)层和位于自旋霍尔效应辅助层上方的第二电极；以及在辅助线上方形成选择器。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的实施例。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或缩小。
图1示意性示出了根据一些实施例的包括以阵列布置的自旋轨道矩(SOT，spin-orbit torque)MRAM单元的存储器器件的透视图。
图2是根据一些实施例的包括嵌入式SOT-MRAM单元的半导体管芯的截面图。
图3A至图3H是示出根据一些实施例的图2所示的半导体管芯的制造过程的截面图。
图4是根据一些实施例的嵌入式SOT-MRAM单元和SOT-MRAM单元上方的选择器的截面图。
图5A至图5G是示出根据一些实施例的SOT-MRAM单元和选择器的制造过程的截面图。
具体实施方式
以下公开提供了用于实现所提供的主题的不同特征的许多不同的实施例或示例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。可以预期其他的组件、值、操作、材料、布置等。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”等的空间相对术语，以便于描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而在此使用的空间相对描述符可以同样地作相应的解释。
磁阻随机存取存储器(MRAM)单元是集成电路的数据存储元件的一种形式。与其他器件相比，MRAM单元使用少量功率来读取数据和写入数据。与其他器件相比，MRAM也具有长的数据保留时间。在一些实施例中，MRAM单元具有多年的数据保留时间，而用于读取数据和写入数据的功率消耗类似于动态随机存取存储器(DRAM)单元的单次读取或写入操作。然而，与DRAM单元相反，MRAM单元能够在不定期刷新单元的情况下存储数据以保存所存储的数据。
MRAM单元包括磁隧道结(MTJ)，MTJ使得能够使用隧道磁阻(TMR)来确定MRAM单元的信息状态。磁隧道结包括至少三个层的堆叠，至少三个层包括介电隧穿阻挡层和通过介电隧穿阻挡层隔开的两个铁磁层。两个铁磁层包括参考层(也称为磁性固定层)和自由层(也称为磁性存储层)。参考层具有磁场方向锁定的可磁化材料层，并且自由层具有磁场方向在不同方向之间变化的可磁化材料层。
与当参考层的磁场和自由层的磁场具有相反方向时允许穿过MRAM单元的电流量相比，当参考层和自由层的磁场以相同方向对准时MRAM单元允许大的电流量流过。MRAM单元的不同的电流量与不同的信息状态相关联(例如，高的电流量与“1”位相关联，而低的电流量与“0”位相关联，或者反之亦然)。
因为MRAM单元的磁场能够提供长期的数据存储，所以MRAM单元在集成电路和半导体制造中越来越受到关注。在一些实施例中，在发生热致(thermally-induced)场翻转之前，MRAM单元中MTJ的参考层和/或自由层的磁化将与存储的信息位相关联的磁场取向保留长达若干年或更长时间。MRAM单元的读取时间和写入时间很快(约是DRAM单元读取速度)，但是数据保留时间比没有刷新的DRAM单元的数据保留时间长几个数量级。
通过施加经过MRAM单元的MTJ的充电电流，可以将存储的信息位写入自由层。施加的经过参考层的充电电流变为自旋极化并且在自由层上产生转矩。施加的充电电流的方向和参考层的磁化确定所生成的转矩的方向。足够大的转矩可以切换自由层的磁场。当执行MRAM单元的“写入”程序时，需要双向充电电流来确定自由层的信息状态(即磁场)，以使得可以将“0”位或“1”位存储在MRAM单元的MTJ中。
图1示意性示出了根据一些实施例的包括以阵列布置的自旋轨道转矩(SOT)MRAM单元的存储器器件的透视图。
参考图1，存储器器件包括多条位线、多条字线、多条自旋霍尔效应(SHE，SpinHall Effect)线、多个选择器和布置成阵列的多个SHE辅助SOT-MRAM单元。位线可以包括位线BL(1)、位线BL(2)、…、位线BL(m)和位线BL(m+1)。为了简单起见，在图1中未示出位线BL(1)和位线BL(2)。可以基于存储器器件的设计要求(例如，存储器容量、处理能力等)来修改位线的数量，并且本发明不对其进行限制。在一些实施例中，位线BL(1)、位线BL(2)、…、位线BL(m)和位线BL(m+1)基本上彼此平行。在一些实施例中，位线BL(1)、位线BL(2)、…、位线BL(m)和位线BL(m+1)中的每条位线通过并联耦合的晶体管TR1组电耦合到相对高的电压电平VDD。施加到位线BL(1)、位线BL(2)、…、位线BL(m)和位线BL(m+1)的电压电平VDD以及流过BL(1)、位线BL(2)、…、位线BL(m)和位线BL(m+1)的电流可以通过电耦合到位线BL(1)、位线BL(2)、…、位线BL(m)和位线BL(m+1)的各自的晶体管TR1组被单独地控制。可以通过向每个晶体管TR1组的栅极施加栅极电压VG1来单独地导通电耦合到位线BL(1)、位线BL(2)、…、位线BL(m)和位线BL(m+1)的每个晶体管TR1组。
字线可以包括字线WL(1)、字线WL(2)、…、字线WL(n-1)、字线WL(n)、字线WL(n+1)和字线WL(n+2)。为了简单起见，在图1中未示出字线WL(1)和字线WL(2)。可以基于存储器器件的设计要求(例如，存储器容量、处理能力等)来修改字线的数量，并且本发明不对其进行限制。在一些实施例中，字线WL(1)、字线WL(2)、…、字线WL(n-1)、字线WL(n)、字线WL(n+1)和字线WL(n+2)基本上彼此平行。此外，位线BL(1)、位线BL(2)、…、位线BL(m)和位线BL(m+1)的延伸方向可以基本上垂直于字线WL(1)、字线WL(2)、…、字线WL(n-1)、字线WL(n)、字线WL(n+1)和字线WL(n+2)的延伸方向。
在一些实施例中，字线WL(1)、字线WL(2)、…、字线WL(n-1)、字线WL(n)、字线WL(n+1)和字线WL(n+2)中的每条位线通过并联耦合的晶体管TR2组电耦合到相对低的电压电平VSS(例如，地)。施加到字线WL(1)、字线WL(2)、...、字线WL(n-1)、字线WL(n)、字线WL(n+1)和字线WL(n+2)的电压电平VSS以及流过字线WL(1)、字线WL(2)、...、字线WL(n-1)、字线WL(n)、字线WL(n+1)和字线WL(n+2)的电流可以通过电耦合到字线WL(1)、字线WL(2)、…、字线WL(n-1)、字线WL(n)、字线WL(n+1)和字线WL(n+2)的各自的晶体管TR2组被单独地控制。可以通过向每个晶体管TR2组的栅极施加栅极电压VG2来单独地导通电连接到字线WL(1)、字线WL(2)、…、字线WL(n-1)、字线WL(n)、字线WL(n+1)和字线WL(n+2)的每个晶体管TR2组。
辅助线可以包括辅助线SHEL(1)、辅助线SHEL(2)、…、辅助线SHEL(n-1)、辅助线SHEL(n)、辅助线SHEL(n+1)和辅助线SHEL(n+2)。为了简单起见，在图1中未示出辅助线SHEL(1)和辅助线SHEL(2)。可以基于存储器器件的设计要求(例如，存储器容处理能力等)来修改辅助线的数量，并且本发明不对其进行限制。在一些实施例中，辅助线SHEL(1)、辅助线SHEL(2)、…、辅助线SHEL(n-1)、辅助线SHEL(n)、辅助线SHEL(n+1)和辅助线SHEL(n+2)基本上彼此平行。在一些实施例中，字线WL(1)、字线WL(2)、…、字线WL(n-1)、字线WL(n)、字线WL(n+1)和字线WL(n+2)的延伸方向基本上平行于辅助线SHEL(1)、辅助线SHEL(2)、…、辅助线SHEL(n-1)、辅助线SHEL(n)、辅助线SHEL(n+1)和辅助线SHEL(n+2)的延伸方向。此外，辅助线SHEL(1)、辅助线SHEL(2)、…、辅助线SHEL(n-1)、辅助线SHEL(n)、辅助线SHEL(n+1)和辅助线SHEL(n+2)的延伸方向可以基本上垂直于位线BL(1)、位线BL(2)、…、位线BL(m)和位线BL(m+1)的延伸方向。
在一些实施例中，辅助线SHEL(1)、辅助线SHEL(2)、…、辅助线SHEL(n-1)、辅助线SHEL(n)、辅助线SHEL(n+1)和辅助线SHEL(n+2)中的每条辅助线通过并联耦合的晶体管TR3组电耦合到相对低的电压电平VSS(例如，地)。施加到辅助线SHEL(1)、辅助线SHEL(2)、…、辅助线SHEL(n-1)、辅助线SHEL(n)、辅助线SHEL(n+1)和辅助线SHEL(n+2)的电压电平VSS以及流过辅助线SHEL(1)、辅助线SHEL(2)、…、辅助线SHEL(n-1)、辅助线SHEL(n)、辅助线SHEL(n+1)和辅助线SHEL(n+2)的电流可以通过电耦合到辅助线SHEL(1)、辅助线SHEL(2)、…、辅助线SHEL(n-1)、辅助线SHEL(n)、辅助线SHEL(n+1)和辅助线SHEL(n+2)的各自的晶体管TR3组被单独地控制。可以通过向每个晶体管TR3组的栅极施加栅极电压VG3来单独地导通电耦合到辅助线SHEL(1)、辅助线SHEL(2)、…、辅助线SHEL(n-1)、辅助线SHEL(n)、辅助线SHEL(n+1)和辅助线SHEL(n+2)的每个晶体管TR3组。
选择器可以包括选择器S(1，1)、…、选择器S(m，n)、…、和选择器S(m+1，n+2)。为了简单起见，在图1中仅示出了选择器S(m，n)。选择器的数量可以由位线、字线和/或辅助线的数量确定，位线、字线和/或辅助线的数量可以基于存储器器件的设计要求(例如，存储器容量、处理能力等)来进行修改。本发明不对选择器的数量进行限制。尽管未在图1中示出，但是选择器S(1、1)是设置在位线BL(1)和辅助线SHEL(1)之间的选择器。如图1所示，选择器S(m，n)是设置在位线BL(m)和辅助线SHEL(n)之间的选择器，并且选择器S(m+1，n+2)是设置在位线BL(m+1)和辅助线SHEL(n+2)之间的选择器。在一些实施例中，选择器S(m，n)是可以通过正向偏置来导通的二极管。选择器S(m，n)可以是设置在位线BL(m)和辅助线SHEL(n)之间并且与位线BL(m)和辅助线SHEL(n)电耦合的铟锌氧化物(IZO)二极管。可以通过由位线BL(m)和辅助线SHEL(n)施加的正向偏置(例如，电压电平VDD和电压电平VSS之间的差)来选择并且导通选择器S(m，n)。
SHE辅助SOT-MRAM单元可以包括以阵列布置的SHE辅助SOT-MRAM单元C(1，1)、…、SHE辅助SOT-MRAM单元C(m，n)、…、和SHE辅助SOT-MRAM单元C(m+1，n+2)。为了简单起见，在图1中仅示出了SHE辅助SOT-MRAM单元C(m，n)。SHE辅助SOT-MRAM单元的数量可以由位线、字线和/或辅助线的数量确定，位线、字线和/或辅助线的数量可以基于存储器器件的设计要求(例如，存储器容量、处理能力等)来进行修改。本发明不对SHE辅助SOT-MRAM单元的数量进行限制。尽管未在图1中示出，但是SHE辅助SOT-MRAM单元C(1，1)是设置在位线BL(1)和字线WL(1)之间的单元，并且SHE辅助SOT-MRAM单元C(1，1)设置在辅助线SHEL(1)和字线WL(1)之间。如图1所示，SHE辅助SOT-MRAM单元C(m，n)是设置在位线BL(m)和字线WL(n)之间的单元，并且SHE辅助SOT-MRAM单元C(m，n)设置在辅助线SHEL(n)和字线WL(n)之间。SHE辅助SOT-MRAM单元C(m+1，n+2)是设置在位线BL(m+1)和字线WL(n+2)之间的单元，并且SHE辅助SOT-MRAM单元C(m+1，n+2)设置在辅助线SHEL(n+2)和字线WL(n+2)之间。上述的“m”和“n”是正整数，其中整数m大于2，并且整数n大于2。
在一些其他实施例中，SHE辅助SOT-MRAM单元C(1，1)、...、SHE辅助SOT-MRAM单元C(m，n)、...、和SHE辅助SOT-MRAM单元C(m+1，n+2)中的每个包括垂直MTJ。包括在每个SHE辅助SOT-MRAM单元中的MTJ可以分别包括参考层、设置在参考层上方的自由层以及设置在自由层与参考层之间的介电隧穿阻挡层，其中参考层具有有锁定的磁场方向的可磁化材料层，并且自由层具有其中磁场方向在不同方向之间变化的可磁化材料层。在一些其他实施例中，包括在每个SHE辅助SOT-MRAM单元中的MTJ可以进一步包括其他功能层，诸如晶种层、抗钉扎层、间隔件层和/或保持件。将结合图4详细描述包括在每个SHE辅助SOT-MRAM单元中的MTJ的结构。
如图1所示，字线WL(1)、字线WL(2)、…、字线WL(n-1)、字线WL(n)、字线WL(n+1)和字线WL(n+2)可以通过半导体管芯的互连结构中的第一图案化导电布线层来制造。辅助线SHEL(1)、辅助线SHEL(2)、…、辅助线SHEL(n-1)、辅助线SHEL(n)、辅助线SHEL(n+1)和辅助线SHEL(n+2)可以通过半导体管芯的互连结构中的第二图案化导电布线层来制造。位线BL(1)、位线BL(2)、…、位线BL(m)和位线BL(m+1)可以通过半导体管芯的互连结构中的第三图案化导电布线层来制造。第三图案化导电布线层设置在第二图案化导电布线层上方，并且第二图案化导电布线层设置在第一图案化导电布线层上方。换句话说，第二图案化导电布线层形成在第一图案化导电布线层和第三图案化导电布线层之间。此外，第一图案化导电布线层通过第一介电层(图1中未示出)与第二图案化导电布线层间隔开，并且第二图案化导电布线层通过第二介电层(图1中未示出)与第三图案化导电布线层间隔开。SHE辅助SOT-MRAM单元C(1，1)、...、SHE辅助SOT-MRAM单元C(m，n)、...、和SHE辅助SOT-MRAM单元C(m+1，n+2)可以形成位于在第一图案化导电布线层和第二图案化导电布线层之间的第一介电层中，并且选择器S(1，1)、...、选择器S(m，n)、...和选择器S(m+1，n+2)位于在第二图案化导电布线层和第三图案化导电布线层之间的第二介电层中。
当执行SHE辅助SOT-MRAM单元C(m，n)的自旋转移转矩(STT)写入程序时，电耦合到位线BL(m)的晶体管TR1组、电耦合到辅助线SHEL(n)的晶体管TR3组和电耦合到字线WL(n)的晶体管TR2组被导通。因为导通电耦合到位线BL(m)的晶体管TR2组和电连接到辅助线SHEL(n)的晶体管TR2组，选择器S(m，n)被选择并且导通。在SHE辅助SOT-MRAM单元C(m，n)的STT写入程序期间，SHE辅助电流ISHE水平地流过辅助线SHEL(n)，并且STT写入电流ISTT垂直地流过位线BL(m)和选择器S(m，n)，以使得将信息位存储在SHE辅助SOT-MRAM单元C(m，n)中。存储的信息位可以通过在SHE辅助SOT-MRAM单元C(m，n)中施加经过MTJ的STT写入电流ISTT被写入自由层。经过MTJ的参考层的所施加的STT写入电流ISTT变成自旋极化并且在自由层上产生转矩。STT写入电流ISTT的方向和参考层的磁化确定所生成的转矩的方向。由辅助线SHEL(n)传输的SHE辅助电流ISHE可以创建SHE辅助SOT-MRAM单元C(m，n)的写入能力。此外，由于字线和位线分别耦合到晶体管TR1组和晶体管TR2组，所以在SHE辅助SOT-MRAM单元的操作(即，读取和写入程序)中使用的STT写入电流ISTT和读取电流可以增加，以改进SHE辅助SOT-MRAM单元的操作稳定性。
在读取程序中，在SHE辅助SOT-MRAM单元C(m，n)中流动感测电流。当参考层和自由层的磁化在SHE辅助SOT-MRAM单元C(m，n)中彼此平行时，SHE辅助SOT-MRAM单元C(m，n)的电阻达到最小值，从而感测电流读取“0”代码。当在SHE辅助SOT-MRAM单元C(m，n)中两个磁化彼此反平行时，SHE辅助SOT-MRAM单元C(m，n)的电阻达到最大值，从而感测电流读取“1”代码。
图2是根据一些实施例的包括嵌入式SOT-MRAM单元的半导体管芯的截面图。参考图1和图2，半导体管芯100可以包括：半导体衬底110，半导体衬底110包括形成在其上的多个晶体管TR1和多个晶体管TR2；以及半导体衬底110上方的互连结构120。为了简单起见，在图2中示出了一个晶体管TR1和一个晶体管TR2。形成在半导体衬底110上方的晶体管TR1和TR2可以是FinFET、MOSFET、GAA(全环栅)纳米线FET、GAA纳米片FET等。互连结构120可以包括多个介电层和多个互连布线(例如，铜布线)。为了将图1所示的存储器器件集成到半导体管芯100中，在互连结构120中嵌入位线、字线、辅助线、选择器和SHE辅助嵌入式SOT-MRAM单元。换句话说，位线、字线、辅助线、选择器和SHE辅助嵌入式SOT-MRAM单元C(m，n)的形成可以集成在半导体管芯100的互连结构120的制造中。
如图2所示，当执行SHE辅助SOT-MRAM单元C(m，n)的STT写入程序时，栅极电压VG1施加到晶体管TR1的栅电极并且栅极电压VG2施加到晶体管TR2的栅电极以导通晶体管TR1和TR2，使得来自源极线的STT写入电流ISTT可以顺序地流过晶体管TR1的沟道、互连结构120中的互连布线、位线BL(m)、选择器S(m，n)、SHE辅助嵌入式SOT-MRAM单元C(m，n)、字线WL(n)和晶体管TR2的沟道。在SHE辅助SOT-MRAM单元C(m，n)的STT写入程序期间，通过SHE辅助电流ISHE的辅助，通过STT写入机制将信息位存储在SHE辅助SOT-MRAM单元C(m，n)中。将结合图3A至图3H描述详细的制造过程。
图3A至图3H是示出根据一些实施例的图2所示的半导体管芯100的制造过程的截面图。
参考图3A，半导体衬底110包括掺杂的源极/漏极区。在一些实施例中，半导体衬底110是体半导体衬底。“体”半导体衬底是指完全由至少一种半导体材料构成的衬底。在一些实施例中，体半导体衬底包括半导体材料或以下的堆叠：例如半导体材料，诸如硅(Si)、锗(Ge)、硅锗(SiGe)、碳掺杂硅(Si：C)、硅锗碳(SiGeC)；或例如III-V化合物半导体，诸如砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)、锑化铟(InSb)、砷化镓磷(GaAsP)、砷化铝铟(AlInAs)、砷化铝镓(AlGaAs)、砷化镓铟(GaInAs)、磷化镓铟(GaInP)或磷化砷化铟镓(GaInAsP)。在一些实施例中，体半导体衬底例如包括单晶半导体材料，诸如单晶硅。在一些实施例中，根据设计要求体半导体衬底是掺杂的。在一些实施例中，体半导体衬底掺杂有p型掺杂剂或n型掺杂剂。术语“p型”是指将杂质添加到本征半导体中，本征半导体会形成价电子缺乏。示例性的p型掺杂剂(即，p型杂质)包括但不限于硼、铝、镓和铟。“N型”是指添加杂质，杂质将自由电子贡献给本征半导体。示例性的n型掺杂剂(即，n型杂质)包括但不限于锑、砷和磷。在一些实施例中，如果掺杂，则半导体衬底110具有在1.0×1014原子/cm3至1.0×1017原子/cm3范围内的掺杂剂浓度，然而掺杂剂浓度可以更大或更小。在一些实施例中，半导体衬底110是绝缘体上半导体(SOI)衬底，绝缘体上半导体衬底包括形成在绝缘体层(未示出)上的顶部半导体层。顶部半导体层例如包括上述的：半导体材料，诸如Si、Ge、SiGe、Si：C、SiGeC；或III-V族化合物半导体，包括GaAs、GaP、InP、InAs、InSb、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP或GaInASP。绝缘体层例如是氧化硅层等。在基础衬底上方提供绝缘体层，基础衬底通常为硅或玻璃衬底。
多个隔离结构112可以形成在半导体衬底110中以限定有源区域，在有源区域中形成图1所示的晶体管(TR1、TR2和TR3)。在一些实施例中，晶体管(TR1、TR2和TR3)的源极/漏极区114和栅极结构116可以形成在半导体衬底100上方。
参考图3B，在形成晶体管(TR1、TR2和TR3)的源极/漏极区114和栅极结构116之后，在半导体衬底110上方形成层间介电层ILD-0。在一些实施例中，层间介电层ILD-0包括氧化硅。可选地，在一些实施例中，层间介电层ILD-0包括介电常数(k)小于4的低k介电材料。在一些实施例中，低k介电材料的介电常数为约1.2至约3.5。在一些实施例中，层间介电层ILD-0包括原硅酸四乙酯(TEOS)形成的氧化物、未掺杂的硅酸盐玻璃、或掺杂的硅酸盐玻璃(诸如，硼磷硅酸盐玻璃(BPSG)、氟硅玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG))、和/或其他合适的介电材料。在一些实施例中，通过CVD、PECVD、PVD或旋涂来沉积层间介电层ILD-0。在一些实施例中，层间介电层ILD-0沉积为具有在栅极结构116的顶表面上方的顶表面。随后，例如通过使用栅极结构116作为抛光停止和/或蚀刻停止的CMP和/或凹进蚀刻来平坦化层间介电层ILD-0。在平坦化之后，层间介电层ILD-0具有与栅极结构116的顶表面基本上共面的表面。
参考图3C，在形成层间介电层ILD-0之后，形成层间介电层ILD-1以覆盖层间介电层ILD-0。在一些实施例中，层间介电层ILD-1包括氧化硅。可选地，在一些实施例中，层间介电层ILD-1包括介电常数(k)小于4的低k介电材料。在一些实施例中，低k介电材料的介电常数为约1.2至约3.5。在一些实施例中，层间介电层ILD-1包括TEOS形成的氧化物，未掺杂的硅酸盐玻璃、或掺杂的硅酸盐玻璃(诸如，BPSG、FSG、PSG、BSG)、和/或其他合适的介电材料。在一些实施例中，通过CVD、PECVD、PVD或旋涂来沉积层间介电层ILD-1。在一些实施例中，层间介电层ILD-1沉积为具有顶表面。图案化层间介电层ILD-0和层间介电层ILD-1以形成暴露源极/漏极区114的部分的接触件开口。然后，形成金属材料以覆盖层间介电层ILD-1并填充在介电层ILD-0和层间介电层ILD-1中限定的开口。随后，例如通过光刻和蚀刻工艺来图案化金属材料，从而形成栅极接触件C1、源极/漏极接触件C2和互连布线M-1，其中，互连布线M-1形成在层间介电层ILD-1上方，栅极接触件C1与栅极结构116接触，并且源极/漏极接触件C2与源极/漏极区114接触。
参考图3D，在层间介电层ILD-1上方依次形成层间介电层ILD-2、互连布线M-2、层间介电层ILD-3、互连布线M-3、层间介电层ILD-4和互连布线M-4。层间介电层ILD-2、互连布线M-2、层间介电层ILD-3、互连布线M-3、层间介电层ILD-4和互连布线M-4的制造工艺为与层间介电层ILD-1和互连布线M-1的制造工艺类似。因此省略了与制造工艺有关的详细描述。
在一些实施例中，在形成层间介电层ILD-4和互连布线M-4之后，形成字线以电连接到晶体管TR2的源极/漏极区114。为了简单起见，在图3D中仅示出了字线WL(n)。在一些其他实施例中，字线由互连结构中的多于四个的互连布线形成。在一些可选实施例中，字线由互连结构中少于四个的互连布线形成。本发明不对字线中包括的互连布线的数量进行限制。
参考图3E，可以将阵列布置的SHE辅助SOT-MRAM单元形成在互连布线M-4上并且与互连布线M-4接触，使得SHE辅助SOT-MRAM单元形成在各自的位线上并且与各自的位线接触。为了简单起见，在图3E中仅示出了字线WL(n)。以SHE辅助SOT-MRAM单元C(m，n)作为示例，SHE辅助SOT-MRAM单元C(m，n)形成在位线BL(n)上并且与位线BL(n)接触。
在形成SHE辅助SOT-MRAM单元C(m，n)之后，在层间介电层ILD-4上方形成层间介电层ILD-5以横向地围绕SHE辅助SOT-MRAM单元C(m，n)。层间介电层ILD-5的材料可以与层间介电层ILD-0的材料类似。在一些实施例中，通过CVD、PECVD、PVD或旋涂来沉积层间介电层ILD-5。在一些实施例中，层间介电层ILD-5沉积为具有在SHE辅助SOT-MRAM单元C(m，n)的顶表面上方的顶表面。随后，例如通过使用SHE辅助SOT-MRAM单元C(m，n)的顶部作为抛光停止和/或蚀刻停止的CMP和/或凹进蚀刻来平坦化层间介电层ILD-5。在平坦化之后，层间介电层ILD-5具有与SHE辅助SOT-MRAM单元C(m，n)的顶表面基本上共面的表面。
在形成SHE辅助SOT-MRAM单元C(m，n)和层间介电层ILD-5之后，可以在层间介电层ILD-5中形成导电通孔以电连接互连布线M-4。
参考图3F，在SHE辅助SOT-MRAM单元上方形成辅助线。为了简单起见，在图3F中仅示出了辅助线SHEL(n)。在一些实施例中，辅助线SHEL(n)的材料包括反铁磁材料，诸如铂(Pt)、钽(Ta)、钨(W)、ha(Hf)、铱(Ir)、(Os)、以及锰(Mn)或其合金。可以通过在层间介电层ILD-5上方沉积(例如，通过溅射或电镀)上述反铁磁材料、然后进行图案化工艺来形成辅助线SHEL(n)。随后可以例如通过光刻和蚀刻工艺图案化沉积的反铁磁材料，以形成辅助线SHEL(n)。
在一些实施例中，在形成辅助线SHEL(n)之后，在层间介电层ILD-5上方形成互连布线M-5，并且互连布线M-5的材料与辅助线SHEL(n)的材料相同或不同。在一些其他实施例中，在形成辅助线SHEL(n)之前，在层间介电层ILD-5上方形成互连线M-5，并且互连线M-5的材料与辅助线SHEL(n)的材料相同或不同。在一些可选实施例中，辅助线SHEL(n)和互连布线M-5通过相同系列的工艺(例如，沉积反铁磁材料然后进行光刻和蚀刻工艺)形成，并且互连布线M-5的材料与辅助线SHEL(n)的材料相同。
参考图3G，在辅助线上方形成选择器。为了简单起见，在图3G中仅示出了选择器S(m，n)。在选择器S(m，n)是IZO二极管的实施例中，可以通过沉积IZO材料然后进行图案化工艺来形成IZO二极管。IZO材料可以沉积在互连布线M-5和层间介电层ILD-5上方、然后可以例如通过光刻和蚀刻工艺来进行图案化，以在互连布线M-5上方形成选择器S(m，n)。
在形成选择器S(m，n)之后，在层间介电层ILD-5上方形成层间介电层ILD-6以横向地围绕互连布线M-5。层间介电层ILD-6的材料可以与层间介电层ILD-5的材料类似。在一些实施例中，通过CVD、PECVD、PVD或旋涂来沉积层间介电层ILD-6。在一些实施例中，层间介电层ILD-6沉积为具有在选择器S(m，n)的顶表面上方的顶表面。随后，例如通过使用选择器S(m，n)的顶部作为抛光停止和/或蚀刻停止的CMP和/或凹进蚀刻来平坦化层间介电层ILD-6。在平坦化之后，层间介电层ILD-6具有与选择器S(m，n)的顶表面基本上共面的表面。
在形成选择器S(m，n)和层间介电层ILD-6之后，可以在层间介电层ILD-6中形成导电通孔以电连接互连布线M-5。在一些实施例中，在形成选择器S(m，n)之后，在层间介电层ILD-6中形成导电通孔。在一些其他实施例中，在形成选择器S(m，n)之前，在层间介电层ILD-6中形成导电通孔。
参考图3H，在层间介电层ILD-6上方形成互连布线M-6，并且互连布线M-6的材料与互连布线M-5的材料相同或不同。在形成互连布线M-6之后，在层间介电层ILD-6上方形成钝化层PV以覆盖互连布线M-6。在一些实施例中，钝化层PV包括氧化硅、氮化硅等。可以通过CVD、PECVD、PVD或旋涂来沉积钝化层PV。
图4是根据一些实施例的嵌入式SOT-MRAM单元和在SOT-MRAM单元上方的选择器的截面图。参考图4，在一些其他实施例中，SHE辅助SOT-MRAM单元C(m，n)可以包括在字线WL(n)上方的缓冲层210、在缓冲层210上方的晶种层220、在晶种层220上方的硬偏置层230、在硬偏置层230上方的反平行耦合(APC)层240、在反平行耦合(APC)层240上方的至少一个参考层250、在至少一个参考层250上方的介电阻挡层260、在介电阻挡层260上方的至少一个自由层270以及在至少一个自由层270上方的覆盖层280。
缓冲层210可以包括厚度为约8nm的氮化钛(TiNX)膜和厚度为约2nm的氮化钽(TaNX)膜，其中氮化钽(TaNX)膜被层压在氮化钛(TiNX)膜上。晶种层220可以是具有约5nm厚度的镍铬(Ni-Cr)膜。硬偏置层230可以包括具有约0.3nm厚度的底部钴(Co)膜和具有约0.3nm厚度的铂(Pt)膜、以及具有约0.3nm厚度的上部Co膜，其中Pt膜夹在底部Co膜和上部Co膜之间。反平行耦合层240可以是具有约0.5nm厚度的铱(Ir)膜。参考层250可以包括具有约0.6nm厚度的钴(Co)膜、具有约0.3nm厚度的钼(Mo)膜以及具有约1.0nm厚度的铁-硼(Fe-B)膜，其中Mo膜层压在Co膜上，并且Fe-B膜层压在Mo膜上。介电阻挡层260可以是具有约0.8nm厚度的氧化镁(MgO)膜。自由层270可以包括具有约1.0nm厚度的铁-硼(Fe-B)膜、具有约0.4nm厚度的镁(Mg)膜、具有约0.6nm厚度的底部钴-铁-硼(Co-Fe-B)膜、具有约0.6nm厚度的MgO膜和具有约0.4nm厚度的上部Co-Fe-B膜，其中Mg膜层压在Fe-B膜上，底部Co-Fe-B膜层压在Mg膜上，MgO膜层压在Co-Fe-B膜上，并且上部Co-Fe-B膜层压在MgO膜上。覆盖层280可以是具有约2nm厚度的钨(W)膜。
在一些其他实施例中，SHE辅助SOT-MRAM单元C(m，n)可以仅包括在字线WL(n)上方的参考层250、在参考层250上方的介电阻挡层260以及在介电阻挡层260上方的自由层270，从而形成磁隧道结(MTJ)。
辅助线SHEL(n)可以包括在SHE辅助SOT-MRAM单元C(m，n)和层间介电层ILD-5上方的重金属层292。在一些实施例中，重金属层292包括铂(Pt)、β-钽(Ta)、β-钨(β-W)、铪(Hf)、铱(Ir)、锇(Os)或其合金。在一些实施例中，具有大的自旋轨道耦合强度的材料具有从约150μΩcm到约250μΩcm范围的高电阻率。低于150μΩcm的电阻率不能始终产生足够的自旋轨道耦合以翻转自由层的磁化。高于250μΩcm的电阻率会产生强的自旋轨道耦合效应，但是强的自旋轨道耦合效应与大量的热量产生和功耗相关联，从而降低了磁阻随机存取存储器的低功耗和速度优势。
辅助线SHEL(n)可以进一步包括在重金属层292上方的顶部电极层294，其中在辅助线SHEL(n)的顶表面上形成凹坑D。在一些实施例中，凹坑D形成在顶部电极层294的顶表面上。选择器S(m，n)可以被嵌入在层间介电层ILD-6中并且设置在辅助线SHEL(n)上方，以覆盖凹坑D。位线BL(m)可以设置在选择器S(m，n)和层间介电层ILD-6上方。此外，选择器S(m，n)设置在辅助线SHEL(n)和位线BL(m)之间并与辅助线SHEL(n)和位线BL(m)电耦合，使得可以通过由辅助线SHEL(n)和位线BL(m)施加的正向电压偏置来选择并且导通选择器S(m，n)。
结合图5A至图5G描述SHE辅助SOT-MRAM单元C(m，n)的详细过程。
参考图5A，在字线WL(m)上方形成SHE辅助SOT-MRAM单元C(m，n)。在一些实施例中，可以通过依次沉积包括在字线WL(n)上方的底部电极材料层、在底部电极材料层上方的晶种材料层、在晶种材料层上方的抗钉扎材料层、在抗钉扎材料层上方的间隔件材料层、在间隔件材料层上方的参考材料层、在参考材料层上方的介电阻挡材料层、在介电阻挡材料层上方的自由材料层、以及在自由材料层上方的保持件材料来形成SHE辅助SOT-MRAM单元C(m，n)。然后，通过例如光刻和蚀刻工艺对依次沉积的材料层进行图案化，以形成SHE辅助SOT-MRAM单元C(m，n)。在一些实施例中，在依次沉积的材料层上方形成蚀刻掩模，并且通过至少一个蚀刻工艺来图案化沉积的材料层。蚀刻掩模可以包括用于限定SHE辅助SOT-MRAM单元C(m，n)的尺寸和位置的盖300和硬掩模400。在图案化沉积的材料层之后，在字线WL(n)上方形成SHE辅助SOT-MRAM单元C(m，n)，SHE辅助SOT-MRAM单元C(m，n)包括在字线WL(n)上方的底部电极层210、在底部电极层210上方的晶种层220、在晶种层220上方的抗钉扎层230、在抗钉扎层230上方的间隔件层240、在间隔件层240上方的参考层250、在参考层250上方的介电阻挡层260、在介电阻挡层260上方的自由层270、以及在自由层270上方的保持件280。在对沉积的材料层进行图案化之后，通过盖300和硬掩模400覆盖SHE辅助SOT-MRAM单元C(m，n)。
参考图5B和图5C，在SHE辅助SOT-MRAM单元C(m，n)、字线WL(m)、盖300和硬掩模400上方沉积层间介电层ILD-5。然后，例如通过CMP和/或凹进蚀刻来随后平坦化层间介电层ILD-5，直到暴露SHE辅助SOT-MRAM单元C(m，n)的保持件280。
参考图5D，在SHE辅助SOT-MRAM单元C(m，n)和层间介电层ILD-5上方顺序地形成重金属层292和顶部电极层294。顶部电极层294可以包括导电材料层294-1和在导电材料层294-1上方的介电保护层294-2。导电材料层294-1可以包括通过PVD(例如，溅射)或CVD形成的金属层，并且导电材料层294-1可以用作用于随后执行的蚀刻工艺的蚀刻停止层。介电保护层294-2可以包括TiN、TaN或其组合。
参考图5E和图5F，在介电保护层294-2上方形成包括开口的图案化的光刻胶层500，开口用于限定凹坑D的尺寸、形状和位置。执行至少一个蚀刻工艺以部分地去除通过图案化的光刻胶层500的开口暴露的介电保护层294-2和导电材料层294-1，从而在顶部电极层294的顶表面上形成凹坑D。执行至少一个蚀刻工艺并且在导电材料层294-1处停止，并且导电材料层294-1保护辅助线SHEL(n)不被蚀刻和损坏。
参考图5G，在顶部电极层294的顶表面上形成凹坑D之后，形成选择器S(m，n)、层间介电层ILD-6和位线BL(n)。在一些实施例中，覆盖层280和重金属层292由相同的材料形成，诸如钨(W)。通过“缝合”制造工艺，其中利用溅射-蚀刻对覆盖层280进行预清洁并且然后沉积重金属层292，期望引起大的SHE效应，从而有效地写入SOT-MRAM单元。
本发明的实施例涉及一种存储器器件，包括位线、字线、辅助线、选择器和存储器单元。字线与位线相交。辅助线设置在字线和位线之间。选择器插入在位线和辅助线之间。存储器单元插入在字线和辅助线之间。在一些实施例中，辅助线与字线基本上平行，并且辅助线与位线相交。在一些实施例中，选择器中的每个选择器分别插入在位线中的位线与辅助线中的辅助线的交点之间。在一些实施例中，存储器单元中的每个存储器单元分别插入在字线中的字线和辅助线中的辅助线之间。在一些实施例中，选择器和存储器单元由辅助线隔开。在一些实施例中，存储器器件还包括第一开关，其中，位线通过第一开关电耦合到第一电压电平。在一些实施例中，存储器器件还包括第二开关，其中，字线通过第二开关电耦合到第二电压电平，并且第二电压电平低于第一电压电平。在一些实施例中，存储器器件还包括第三开关，其中，辅助线通过第三开关电耦合到第三电压电平，并且第三电压电平低于第一电压电平。
本发明的另一实施例涉及一种半导体管芯，包括半导体衬底和互连结构。互连结构在半导体衬底上方，互连结构包括嵌入式存储器器件，并且嵌入式存储器器件包括平行位线、平行字线、平行辅助线、选择器和存储器单元。字线与平行位线相交。平行辅助线与平行位线相交并且设置在平行字线和平行位线之间。选择器插入在平行位线和平行辅助线之间。存储器单元插入在平行字线和平行辅助线之间。在一些实施例中，选择器中的每个选择器分别插入在位线中的位线与辅助线中的辅助线的交点之间。在一些实施例中，存储器单元中的每个存储器单元分别插入在字线中的字线和辅助线中的辅助线之间。在一些实施例中，选择器设置在平行辅助线的顶部上，并且存储器单元设置在平行辅助线下方。在一些实施例中，半导体管芯还包括第一开关，其中，位线通过第一开关电耦合到第一电压电平。在一些实施例中，半导体管芯还包括第二开关，其中，字线通过第二开关电耦合到第二电压电平，并且第二电压电平低于第一电压电平。在一些实施例中，半导体管芯还包括第三开关，其中，辅助线通过第三开关电耦合到第三电压电平，并且第三电压电平低于第一电压电平。在一些实施例中，平行辅助线包括与多个存储器单元相对应的凹坑。
本发明的另一实施例涉及一种包括以下步骤的方法。在第一电极上方形成磁隧道结(MTJ)。在MTJ上方形成辅助线，其中，辅助线包括在MTJ上方的自旋霍尔效应辅助(SHE辅助)层和在SHE辅助层上方的第二电极。在辅助线上方形成选择器。在一些实施例中，方法还包括在辅助线的表面上形成凹坑，其中，选择器形成为覆盖凹坑。在一些实施例中，MTJ的形成包括在第一电极上方顺序地沉积参考层、阻挡层和自由层；对参考层、阻挡层和自由层进行图案化。在一些其他实施例中，MTJ的形成包括在第一电极上方顺序地沉积晶种层、抗钉扎层、间隔件层、参考层、阻挡层和自由层。图案化晶种层、抗钉扎层、间隔件层、参考层、阻挡层和自由层。
本发明的可选实施例涉及一种存储器单元，包括第一电极、辅助线、设置在第一电极和辅助线之间的磁隧道结(MTJ)以及选择器。辅助线包括自旋霍尔效应辅助(SHE辅助)层和第二电极。SHE辅助层设置在第一电极和第二电极之间。选择器设置在第二电极上并且电连接到第二电极。在一些实施例中，MTJ包括参考层、自由层以及设置在参考层与自由层之间的磁隧穿层，并且自由层设置在磁隧穿层和SHE辅助层之间。在一些实施例中，辅助层包括用于SHE效应增强的凹坑。在一些实施例中，第二电极包括用于SHE效应增强的凹坑。
本发明的另一实施例涉及一种存储器器件，包括：多条位线；多条字线，与多条位线相交；多条辅助线，设置在多条字线和多条位线之间；多个选择器，插入在多条位线和多条辅助线之间；以及多个存储器单元，插入在多条字线和多条辅助线之间。
在上述存储器器件中，多条辅助线与多条字线平行，并且多条辅助线与多条位线相交。
在上述存储器器件中，多个选择器中的每个选择器分别插入在多条位线中的位线与多条辅助线中的辅助线的交点之间。
在上述存储器器件中，多个存储器单元中的每个存储器单元分别插入在多条字线中的字线和多条辅助线中的辅助线之间。
在上述存储器器件中，多个选择器和多个存储器单元由多条辅助线隔开。
在上述存储器器件中，还包括多个第一开关，其中，多条位线通过多个第一开关电耦合到第一电压电平。
在上述存储器器件中，还包括多个第二开关，其中，多条字线通过多个第二开关电耦合到第二电压电平，并且第二电压电平低于第一电压电平。
在上述存储器器件中，还包括多个第三开关，其中，多条辅助线通过多个第三开关电耦合到第三电压电平，并且第三电压电平低于第一电压电平。
本发明的另一实施例涉及一种半导体管芯，包括：半导体衬底；互连结构，设置在半导体衬底上方，互连结构包括嵌入式存储器器件，并且嵌入式存储器器件包括：多条平行位线；多条平行字线，与多条平行位线相交；多条平行辅助线，与多条平行位线相交，并且设置在多条平行字线和多条平行位线之间；多个选择器，插入在多条平行位线和多条平行辅助线之间；以及多个存储器单元，插入在多条平行字线和多条平行辅助线之间。
在上述半导体管芯中，多个选择器中的每个选择器分别插入在多条位线中的位线与多条辅助线中的辅助线的交点之间。
在上述半导体管芯中，多个存储器单元中的每个存储器单元分别插入在多条字线中的字线和多条辅助线中的辅助线之间。
在上述半导体管芯中，多个选择器设置在多条平行辅助线的顶部上，并且多个存储器单元设置在多条平行辅助线下方。
在上述半导体管芯中，还包括多个第一开关，其中，多条位线通过多个第一开关电耦合到第一电压电平。
在上述半导体管芯中，还包括多个第二开关，其中，多条字线通过多个第二开关电耦合到第二电压电平，并且第二电压电平低于第一电压电平。
在上述半导体管芯中，还包括多个第三开关，其中，多条辅助线通过多个第三开关电耦合到第三电压电平，并且第三电压电平低于第一电压电平。
在上述半导体管芯中，多条平行辅助线包括与多个存储器单元相对应的多个凹坑。
本发明的另一实施例涉及一种制造存储器器件的方法，包括：在第一电极上方形成磁隧道结(MTJ)；在磁隧道结上方形成辅助线，辅助线包括位于磁隧道结上方的自旋霍尔效应辅助(SHE辅助)层和位于自旋霍尔效应辅助层上方的第二电极；以及在辅助线上方形成选择器。
在上述方法中，还包括在辅助线的表面上形成凹坑，其中，选择器形成为覆盖凹坑。
在上述方法中，在第一电极上方形成磁隧道结包括：在第一电极上方顺序地沉积参考层、阻挡层和自由层；以及图案化参考层、阻挡层和自由层。
在上述方法中，在第一电极上方形成磁隧道结包括：在第一电极上方顺序地沉积晶种层、抗钉扎层、间隔件层、参考层、阻挡层和自由层；以及图案化晶种层、抗钉扎层、间隔件层、参考层、阻挡层和自由层。
上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他过程和结构的基础，以实现相同的目的和/或实现本文介绍的实施例的相同优点。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换和改变。

Claims (20)

1.一种存储器器件，包括：
多条位线；
多条字线，与所述多条位线相交；
多条辅助线，设置在所述多条字线和所述多条位线之间；
多个选择器，插入在所述多条位线和所述多条辅助线之间；以及
多个存储器单元，插入在所述多条字线和所述多条辅助线之间。
2.根据权利要求1所述的存储器器件，其中，所述多条辅助线与所述多条字线平行，并且所述多条辅助线与所述多条位线相交。
3.根据权利要求2所述的存储器器件，其中，所述多个选择器中的每个选择器分别插入在所述多条位线中的位线与所述多条辅助线中的辅助线的交点之间。
4.根据权利要求3所述的存储器器件，其中，所述多个存储器单元中的每个存储器单元分别插入在所述多条字线中的字线和所述多条辅助线中的辅助线之间。
5.根据权利要求1所述的存储器器件，其中，所述多个选择器和所述多个存储器单元由所述多条辅助线隔开。
6.根据权利要求1所述的存储器器件，还包括多个第一开关，其中，所述多条位线通过所述多个第一开关电耦合到第一电压电平。
7.根据权利要求6所述的存储器器件，还包括多个第二开关，其中，所述多条字线通过所述多个第二开关电耦合到第二电压电平，并且所述第二电压电平低于所述第一电压电平。
8.根据权利要求6所述的存储器器件，还包括多个第三开关，其中，所述多条辅助线通过所述多个第三开关电耦合到第三电压电平，并且所述第三电压电平低于所述第一电压电平。
9.一种半导体管芯，包括：
半导体衬底；
互连结构，设置在所述半导体衬底上方，所述互连结构包括嵌入式存储器器件，并且所述嵌入式存储器器件包括：
多条平行位线；
多条平行字线，与所述多条平行位线相交；
多条平行辅助线，与所述多条平行位线相交，并且设置在所述多条平行字线和所述多条平行位线之间；
多个选择器，插入在所述多条平行位线和所述多条平行辅助线之间；以及
多个存储器单元，插入在所述多条平行字线和所述多条平行辅助线之间。
10.根据权利要求9所述的半导体管芯，其中，所述多个选择器中的每个选择器分别插入在所述多条平行位线中的位线与所述多条平行辅助线中的辅助线的交点之间。
11.根据权利要求10所述的半导体管芯，其中，所述多个存储器单元中的每个存储器单元分别插入在所述多条平行字线中的字线和所述多条平行辅助线中的辅助线之间。
12.根据权利要求9所述的半导体管芯，其中，所述多个选择器设置在所述多条平行辅助线的顶部上，并且所述多个存储器单元设置在所述多条平行辅助线下方。
13.根据权利要求9所述的半导体管芯，还包括多个第一开关，其中，所述多条位线通过所述多个第一开关电耦合到第一电压电平。
14.根据权利要求13所述的半导体管芯，还包括多个第二开关，其中，所述多条平行字线通过所述多个第二开关电耦合到第二电压电平，并且所述第二电压电平低于所述第一电压电平。
15.根据权利要求13所述的半导体管芯，还包括多个第三开关，其中，所述多条平行辅助线通过所述多个第三开关电耦合到第三电压电平，并且所述第三电压电平低于所述第一电压电平。
16.根据权利要求9所述的半导体管芯，其中，所述多条平行辅助线包括与所述多个存储器单元相对应的多个凹坑。
17.一种制造存储器器件的方法，包括：
在第一电极上方形成磁隧道结；
在磁隧道结上方形成辅助线，所述辅助线包括位于所述磁隧道结上方的自旋霍尔效应辅助层和位于所述自旋霍尔效应辅助层上方的第二电极；以及
在所述辅助线上方形成选择器。
18.根据权利要求17所述的方法，还包括在所述辅助线的表面上形成凹坑，其中，所述选择器形成为覆盖所述凹坑。
19.根据权利要求17所述的方法，其中，在所述第一电极上方形成所述磁隧道结包括：
在所述第一电极上方顺序地沉积参考层、阻挡层和自由层；以及
图案化所述参考层、所述阻挡层和所述自由层。
20.根据权利要求17所述的方法，其中，在所述第一电极上方形成所述磁隧道结包括：
在所述第一电极上方顺序地沉积晶种层、抗钉扎层、间隔件层、参考层、阻挡层和自由层；以及
图案化所述晶种层、所述抗钉扎层、所述间隔件层、所述参考层、所述阻挡层和所述自由层。
CN202010743312.7A 2019-07-30 2020-07-29 存储器器件和半导体管芯以及制造存储器器件的方法 Active CN112309456B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962880643P 2019-07-30 2019-07-30
US62/880,643 2019-07-30
US16/739,016 2020-01-09
US16/739,016 US11289538B2 (en) 2019-07-30 2020-01-09 Memory device and semiconductor die, and method of fabricating memory device

Publications (2)

Publication Number Publication Date
CN112309456A CN112309456A (zh) 2021-02-02
CN112309456B true CN112309456B (zh) 2024-02-23

Family

ID=74260562

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010743312.7A Active CN112309456B (zh) 2019-07-30 2020-07-29 存储器器件和半导体管芯以及制造存储器器件的方法

Country Status (3)

Country Link
US (3) US11289538B2 (zh)
CN (1) CN112309456B (zh)
TW (1) TWI739452B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10276794B1 (en) 2017-10-31 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and fabrication method thereof
US11961544B2 (en) 2021-05-27 2024-04-16 International Business Machines Corporation Spin-orbit torque (SOT) magnetoresistive random-access memory (MRAM) with low resistivity spin hall effect (SHE) write line
US11915734B2 (en) * 2021-08-13 2024-02-27 International Business Machines Corporation Spin-orbit-torque magnetoresistive random-access memory with integrated diode
US12020736B2 (en) 2021-08-13 2024-06-25 International Business Machines Corporation Spin-orbit-torque magnetoresistive random-access memory array

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106062878A (zh) * 2014-09-25 2016-10-26 克劳帕斯科技有限公司 写辅助sram电路及操作方法
CN107481749A (zh) * 2016-06-13 2017-12-15 中电海康集团有限公司 一种自旋霍尔效应辅助写入的多态磁性随机存取存储器位元及自旋霍尔效应辅助写入方法
US9858975B1 (en) * 2016-08-24 2018-01-02 Samsung Electronics Co., Ltd. Zero transistor transverse current bi-directional bitcell
CN108028060A (zh) * 2015-09-24 2018-05-11 英特尔公司 自对准存储器阵列

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014142922A1 (en) 2013-03-14 2014-09-18 Intel Corporation Cross point array mram having spin hall mtj devices
KR102517711B1 (ko) 2016-06-30 2023-04-04 삼성전자주식회사 메모리 셀 및 이를 포함하는 메모리 장치
TWI613845B (zh) 2016-08-04 2018-02-01 財團法人工業技術研究院 垂直磁化自旋軌道磁性元件
US10381060B2 (en) * 2016-08-25 2019-08-13 Qualcomm Incorporated High-speed, low power spin-orbit torque (SOT) assisted spin-transfer torque magnetic random access memory (STT-MRAM) bit cell array
JP2018152432A (ja) 2017-03-10 2018-09-27 東芝メモリ株式会社 磁気記憶装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106062878A (zh) * 2014-09-25 2016-10-26 克劳帕斯科技有限公司 写辅助sram电路及操作方法
CN108028060A (zh) * 2015-09-24 2018-05-11 英特尔公司 自对准存储器阵列
CN107481749A (zh) * 2016-06-13 2017-12-15 中电海康集团有限公司 一种自旋霍尔效应辅助写入的多态磁性随机存取存储器位元及自旋霍尔效应辅助写入方法
US9858975B1 (en) * 2016-08-24 2018-01-02 Samsung Electronics Co., Ltd. Zero transistor transverse current bi-directional bitcell

Also Published As

Publication number Publication date
US11289538B2 (en) 2022-03-29
US11825664B2 (en) 2023-11-21
US20240040801A1 (en) 2024-02-01
CN112309456A (zh) 2021-02-02
US20220216269A1 (en) 2022-07-07
US20210036055A1 (en) 2021-02-04
TW202105781A (zh) 2021-02-01
TWI739452B (zh) 2021-09-11

Similar Documents

Publication Publication Date Title
US11699474B2 (en) SOT-MRAM with shared selector
CN112309456B (zh) 存储器器件和半导体管芯以及制造存储器器件的方法
US9583167B2 (en) Low power memory cell with high sensing margin
US11075336B2 (en) Magnetic random access memory and manufacturing method thereof
US11502241B2 (en) Magnetic device and magnetic random access memory
US20180130943A1 (en) Magnetic tunnel junction element with reduced temperature sensitivity
US11004901B2 (en) Magnetic random access memory and manufacturing method thereof
TWI779555B (zh) 磁記憶體裝置及其製造方法
US20210359199A1 (en) Strained ferromagnetic hall metal sot layer
US11716859B2 (en) Memory device, semiconductor device, and method of fabricating semiconductor device
US11968844B2 (en) Memory device
US12020736B2 (en) Spin-orbit-torque magnetoresistive random-access memory array
US20230363290A1 (en) Memory device
US20240016066A1 (en) Memory device and method of fabricating the same
US20230354719A1 (en) Memory device and semiconductor die
US20230263074A1 (en) Memory Device Including Bottom Electrode Bridges and Method of Manufacture
CN112750855A (zh) 磁性存储器件、磁性存储器及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant