TWI739452B - 記憶體元件及半導體晶粒及其製作方法 - Google Patents

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Abstract

一種包括位元線、輔助線、選擇器及記憶體單元的記憶體元件。字元線與位元線交叉。輔助線設置在字元線與位元線之間。選擇器介於位元線與輔助線之間。記憶體單元介於字元線與輔助線之間。

Description

記憶體元件及半導體晶粒及其製作方法
本發明是有關於一種記憶體元件及半導體晶粒及其製作方法。
一些積體電路製程包括與製作資料儲存電路元件相關聯的製造步驟。資料儲存元件，例如動態隨機存取記憶體（Dynamic Random Access Memory，DRAM）、靜態隨機存取記憶體（Static Random Access Memory，SRAM）、快閃記憶體（非易失性記憶體的一種形式）可將資料儲存電路元件以緊密封裝的元件陣列形式形成在積體電路中，以使資料儲存元件所佔據的晶粒面積量最小化。磁阻隨機存取記憶體（Magnetoresistive Random Access Memory，MRAM）是一種基於電路元件中磁場的取向來儲存資訊的資料儲存元件。MRAM利用磁場來儲存資訊，而不是利用儲存電路元件中是否存在電荷或者利用儲存在資料儲存電路元件中的電荷數量來儲存資訊。
本發明的實施例是有關於一種包括位元線、字元線、輔助線、選擇器及記憶體單元的記憶體元件。字元線與位元線交叉。輔助線設置在字元線與位元線之間。選擇器介於位元線與輔助線之間。記憶體單元介於字元線與輔助線之間。
本發明的另一實施例是有關於一種包括半導體基底及內連線結構的半導體晶粒。內連線結構位於半導體基底之上，內連線結構包括嵌入式記憶體元件，且嵌入式記憶體元件包括平行的位元線、平行的字元線、平行的輔助線、選擇器及記憶體單元。字元線與平行的位元線交叉。平行的輔助線與平行的位元線交叉且設置在平行的字元線與平行的位元線之間。選擇器介於平行的位元線與平行的輔助線之間。記憶體單元介於平行的字元線與平行的輔助線之間。
本發明的又一實施例是有關於一種半導體元件的製造方法，其包括以下步驟。在第一電極之上形成磁性穿隧接合（MTJ）。在MTJ之上形成輔助線，其中輔助線包括位於MTJ之上的自旋霍爾效應輔助（SHE-assisted）層及位於SHE輔助層之上的第二電極。在輔助線之上形成選擇器。
本發明的替代實施例是有關於一種記憶體單元，所述記憶體單元包括第一電極、輔助線、設置在第一電極與輔助線之間的磁性穿隧接合（MTJ）以及選擇器。輔助線包括自旋霍爾效應輔助（SHE-assisted）層及第二電極。SHE輔助層設置在第一電極與第二電極之間。選擇器設置在第二電極上且電性連接到第二電極。
以下公開內容提供用於實施所提供主題的不同特徵的許多不同的實施例或例子。以下闡述組件、值、操作、材料、排列等的具體例子是為了簡化本公開。當然，這些僅為例子而非旨在進行限制。也涵蓋其他組件、值、操作、材料、排列等。舉例來說，在以下說明中，在第二特徵之上或第二特徵上形成第一特徵可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成附加特徵從而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本公開可在各種例子中重複使用參考編號及/或字母。此種重複使用是為了簡明及清晰起見，且自身並不表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如“在…之下（beneath）”、“在…下方（below）”、“下部的（lower）”、“在…上方（above）”、“上部的（upper）”等空間相對性用語來闡述圖中所示一個元件或特徵與另一（其他）元件或特徵的關係。除圖中所繪示的取向以外，所述空間相對性用語還旨在囊括元件在使用或操作中的不同取向。設備可具有另外的取向（旋轉90度或處於其他取向），且本文所使用的空間相對性描述語可同樣相應地作出解釋。
磁阻隨機存取記憶體（MRAM）單元是一種用於積體電路的資料儲存元件。與其他元件相比，MRAM單元可使用小的功率來讀取及寫入資料。與其他元件相比，MRAM還可具有長的資料保持時間。在一些實施例中，MRAM單元具有長達多年的資料保持時間，而讀取及寫入資料的功耗與動態隨機存取記憶體（DRAM）單元的單次讀取或寫入操作類似。然而，與DRAM單元相比，MRAM單元能夠儲存資料而無需對單元進行定期刷新來保存所儲存的資料。
MRAM單元包括磁性穿隧接合（magnetic tunnel junction，MTJ），磁性穿隧接合能夠使用穿隧磁阻（tunneling magnetoresistance，TMR）來確定MRAM單元的資訊狀態。磁性穿隧接合包括由至少三個層形成的堆疊，所述至少三個層包括介電穿隧障壁層（dielectric tunneling barrier layer）及被介電穿隧障壁層分隔開的兩個鐵磁層（ferromagnetic layer）。所述兩個鐵磁層包括參考層（也稱為磁性釘紮層）及自由層（也稱為磁性儲存層）。參考層具有磁場取向被鎖定的可磁化材料層，且自由層具有磁場取向在不同取向之間變化的可磁化材料層。
當參考層的磁場與自由層的磁場被排列為具有相同的取向時，與當參考層的磁場與自由層的磁場具有相反的取向時流經MRAM單元的所允許電流量相比，MRAM單元允許大量的電流流動。不同的電流量與MRAM單元的不同資訊狀態相關聯（例如，高電流量與位元“1”相關聯，而低電流量則與位元“0”相關聯，或者反之）。
由於MRAM單元的磁場能夠提供長期的資料儲存，因此MRAM單元在積體電路及半導體製造中越來越受到關注。在一些實施例中，在熱感應場翻轉（thermally-induced field flipping）發生之前，MRAM單元中MTJ的參考層及/或自由層的磁化保持與所儲存資訊位元相關聯的磁場取向可長達幾年或更久。MRAM單元的讀取時間及寫入時間快（在DRAM單元讀取速度的級別上），但是資料保持時間比DRAM單元的資料保持時間長幾個數量級而無需刷新。
通過施加流過MRAM單元的MTJ的電荷電流，可將所儲存的資訊位元寫入到自由層中。所施加的流過參考層的電荷電流變成自旋極化，且在自由層上施加力矩。所施加的電荷電流的方向及參考層的磁化決定所產生的力矩的方向。足夠大的力矩可切換自由層的磁場。當執行MRAM單元的“寫入”程序時，需要具有雙向電荷電流來確定自由層的資訊狀態（即，磁場），使得可將位元“0”或位元“1”儲存在MRAM單元的MTJ中。
圖1示意性地示出根據一些實施例的包括排列成陣列的自旋軌道力矩（SOT）MRAM單元的記憶體元件的透視圖。
參考圖1，記憶體元件包括多條位元線、多條字元線、多條自旋霍爾效應（Spin Hall Effect，SHE）線、多個選擇器及排列成陣列的多個自旋霍爾效應輔助（Spin-Hall-Effect-assisted，SHE-assisted）SOT-MRAM單元。位元線可包括位元線BL(1)、位元線BL(2)、…、位元線BL(m)及位元線BL(m+1)。為了簡明起見，位元線BL(1)及位元線BL(2)在圖1中未示出。位元線的數目可基於記憶體元件的設計要求（例如，儲存容量、處理能力等）進行修改，且在本發明中不受限制。在一些實施例中，位元線BL(1)、位元線BL(2)、…、位元線BL(m)及位元線BL(m+1)實質上彼此平行。在一些實施例中，位元線BL(1)、位元線BL(2)、…、位元線BL(m)及位元線BL(m+1)中的每一位元線通過一組並聯耦接的電晶體TR1電性耦接到相對高的電壓位準VDD 。施加到位元線BL(1)、位元線BL(2)、…、位元線BL(m)及位元線BL(m+1)的電壓位準VDD 與流經位元線BL(1)、位元線BL(2)、…、位元線BL(m)及位元線BL(m+1)的電流可由電性耦接到位元線BL(1)、位元線BL(2)、…、位元線BL(m)及位元線BL(m+1)的相應的各組電晶體TR1單獨地控制。電性耦接到位元線BL(1)、位元線BL(2)、…、位元線BL(m)及位元線BL(m+1)的每組電晶體TR1可通過向每組電晶體TR1的閘極施加閘極電壓VG1 來單獨地接通。
字元線可包括字元線WL(1)、字元線WL(2)、…、字元線WL(n-1)、字元線WL(n)、字元線WL(n+1)及字元線WL(n+2)。為了簡明起見，字元線WL(1)及字元線WL(2)在圖1中未示出。字元線的數目可基於記憶體元件的設計要求（例如，儲存容量、處理能力等）進行修改，且在本發明中不受限制。在一些實施例中，字元線WL(1)、字元線WL(2)、…、字元線WL(n-1)、字元線WL(n)、字元線WL(n+1)及字元線WL(n+2)實質上彼此平行。此外，位元線BL(1)、位元線BL(2)、…、位元線BL(m)及位元線BL(m+1)的延伸方向可實質上與字元線WL(1)、字元線WL(2)、…、字元線WL(n-1)、字元線WL(n)、字元線WL(n+1)及字元線WL(n+2)的延伸方向垂直。
在一些實施例中，字元線WL(1)、字元線WL(2)、…、字元線WL(n-1)、字元線WL(n)、字元線WL(n+1)及字元線WL(n+2)中的每一位元線通過一組並聯耦接的電晶體TR2電性耦接到相對低的電壓位準VSS （例如，接地）。施加到字元線WL(1)、字元線WL(2)、…、字元線WL(n-1)、字元線WL(n)、字元線WL(n+1)及字元線WL(n+2)的電壓位準VSS 與流經字元線(1)、字元線(2)、…、字元線WL(n-1)、字元線WL(n)、字元線WL(n+1)及字元線WL(n+2)的電流可由電性耦接到字元線WL(1)、字元線WL(2)、…、字元線WL(n-1)、字元線WL(n)、字元線WL(n+1)及字元線WL(n+2)的相應的各組電晶體TR2單獨地控制。電性耦接到字元線WL(1)、字元線WL(2)、…、字元線WL(n-1)、字元線WL(n)、字元線WL(n+1)及字元線WL(n+2)的每組電晶體TR2可通過向每組電晶體TR2的閘極施加閘極電壓VG2 來單獨地接通。
輔助線可包括輔助線SHEL(1)、輔助線SHEL(2)、…、輔助線SHEL(n-1)、輔助線SHEL(n)、輔助線SHEL(n+1)及輔助線SHEL(n+2)。為了簡明起見，輔助線SHEL(1)及輔助線SHEL(2)在圖1中未示出。輔助線的數目可基於記憶體元件的設計要求（例如，儲存容量、處理能力等）進行修改，且在本發明中不受限制。在一些實施例中，輔助線SHEL(1)、輔助線SHEL(2)、…、輔助線SHEL(n-1)、輔助線SHEL(n)、輔助線SHEL(n+1)及輔助線SHEL(n+2)實質上彼此平行。在一些實施例中，字元線WL(1)、字元線WL(2)、…、字元線WL(n-1)、字元線WL(n)、字元線WL(n+1)及字元線WL(n+2)的延伸方向實質上與輔助線SHEL(1)、輔助線SHEL(2)、…、輔助線SHEL(n-1)、輔助線SHEL(n)、輔助線SHEL(n+1)及輔助線SHEL(n+2)的延伸方向平行。此外，輔助線SHEL(1)、輔助線SHEL(2)、…、輔助線SHEL(n-1)、輔助線SHEL(n)、輔助線SHEL(n+1)及輔助線SHEL(n+2)的延伸方向可實質上與位元線BL(1)、位元線BL(2)、…、位元線BL(m)及位元線BL(m+1)的延伸方向垂直。
在一些實施例中，輔助線SHEL(1)、輔助線SHEL(2)、…、輔助線SHEL(n-1)、輔助線SHEL(n)、輔助線SHEL(n+1)及輔助線SHEL(n+2)中的每一輔助線通過一組並聯耦接的電晶體TR3電性耦接到相對低的電壓位準VSS （例如，接地）。施加到輔助線SHEL(1)、輔助線SHEL(2)、…、輔助線SHEL(n-1)、輔助線SHEL(n)、輔助線SHEL(n+1)及輔助線SHEL(n+2)的電壓位準VSS 與流經輔助線SHEL(1)、輔助線SHEL(2)、…、輔助線SHEL(n-1)、輔助線SHEL(n)、輔助線SHEL(n+1)及輔助線SHEL(n+2)的電流可由電性耦接到輔助線SHEL(1)、輔助線SHEL(2)、…、輔助線SHEL(n-1)、輔助線SHEL(n)、輔助線SHEL(n+1)及輔助線SHEL(n+2)的相應的各組電晶體TR3單獨地控制。電性耦接到輔助線SHEL(1)、輔助線SHEL(2)、…、輔助線SHEL(n-1)、輔助線SHEL(n)、輔助線SHEL(n+1)及輔助線SHEL(n+2)的每組電晶體TR3可通過向每組電晶體TR3的閘極施加閘極電壓VG3 來單獨地接通。
選擇器可包括選擇器S(1, 1)、…、選擇器S(m, n)、…、及選擇器S(m+1, n+2)。為了簡明起見，圖1中僅示出選擇器S(m, n)。選擇器的數目可由位元線、字元線及/或輔助線的數目來確定，位元線、字元線及/或輔助線的數目可基於記憶體元件的設計要求（例如，儲存容量、處理能力等）進行修改。選擇器的數目在本發明中不受限制。儘管在圖1中未示出，但選擇器S(1, 1)是設置在位元線BL(1)與輔助線SHEL(1)之間的選擇器。如圖1所示，選擇器S(m, n)是設置在位元線BL(m)與輔助線SHEL(n)之間的選擇器，且選擇器S(m+1, n+2)是設置在位元線BL(m+1)與輔助線SHEL(n+2)之間的選擇器。在一些實施例中，選擇器S(m, n)是二極體且可通過正向偏壓來接通。選擇器S(m, n)可為設置在位元線BL(m)與輔助線SHEL(n)之間且電性耦接到位元線BL(m)與輔助線SHEL(n)的氧化銦鋅（indium zinc oxide，IZO）二極體。選擇器S(m, n)可通過由位元線BL(m)及輔助線SHEL(n)施加的正向偏壓（例如，電壓位準VDD 與電壓位準VSS 之間的電壓差）進行選擇並接通。
SHE輔助SOT-MRAM單元可包括排列成陣列的SHE輔助SOT-MRAM單元C(1, 1)、…、SHE輔助SOT-MRAM單元C(m, n)、…、及SHE輔助SOT-MRAM單元C(m+1, n+2)。為了簡明起見，圖1中僅示出SHE輔助SOT-MRAM單元C(m, n)。SHE輔助SOT-MRAM單元的數目可由位元線、字元線及/或輔助線的數目來確定，位元線、字元線及/或輔助線的數目可基於記憶體元件的設計要求（例如，儲存容量、處理能力等）進行修改。SHE輔助SOT-MRAM單元的數目在本發明中不受限制。儘管在圖1中未示出，但SHE輔助SOT-MRAM單元C(1, 1)是設置在位元線BL(1)與字元線WL(1)之間的單元，且SHE輔助SOT-MRAM單元C(1, 1)設置在輔助線SHEL(1)與字元線WL(1)之間。如圖1所示，SHE輔助SOT-MRAM單元C(m, n)是設置在位元線BL(m)與字元線WL(n)之間的單元，且SHE輔助SOT-MRAM單元C(m, n)設置在輔助線SHEL(n)與字元線WL(n)之間。SHE輔助SOT-MRAM單元C(m+1, n+2)是設置在位元線BL(m+1)與字元線WL(n+2)之間的單元，且SHE輔助SOT-MRAM單元C(m+1, n+2)設置在輔助線SHEL(n+2)與字元線WL(n+2)之間。上述“m”及“n”是正整數，其中整數m大於2，且整數n大於2。
在一些其他實施例中，SHE輔助SOT-MRAM單元C(1, 1)、…、SHE輔助SOT-MRAM單元C(m, n)、…、及SHE輔助SOT-MRAM單元C(m+1, n+2)中的每一者包括垂直MTJ。每一SHE輔助SOT-MRAM單元中所包括的MTJ可分別包括參考層、設置在參考層之上的自由層及設置在自由層與參考層之間的介電穿隧障壁層，其中參考層具有磁場取向被鎖定的可磁化材料層，且自由層具有磁場取向在不同取向之間變化的可磁化材料層。在一些其他實施例中，每一SHE輔助SOT-MRAM單元中所包括的MTJ可更包括其他功能層，例如晶種層、抗釘紮層（anti-pinning layer）、間隔層及/或保持層（keeper）。以下，將結合圖4闡述每一SHE輔助SOT-MRAM單元中所包括的MTJ的結構的詳細說明。
如圖1所示，字元線WL(1)、字元線WL(2)、…、字元線WL(n-1)、字元線WL(n)、字元線WL(n+1)及字元線WL(n+2)可由半導體晶粒的內連線結構中的第一圖案化導電配線層製作。輔助線SHEL(1)、輔助線SHEL(2)、…、輔助線SHEL(n-1)、輔助線SHEL(n)、輔助線SHEL(n+1)及輔助線SHEL(n+2)可由半導體晶粒的內連線結構中的第二圖案化導電配線層製作。位元線BL(1)、位元線BL(2)、…、位元線BL(m)及位元線BL(m+1)可由半導體晶粒的內連線結構中的第三圖案化導電配線層製作。第三圖案化導電配線層設置在第二圖案化導電配線層上方，且第二圖案化導電配線層設置在第一圖案化導電配線層上方。換句話說，第二圖案化導電配線層形成在第一圖案化導電配線層與第三圖案化導電配線層之間。此外，第一圖案化導電配線層通過第一介電層（圖1中未示出）而與第二圖案化導電配線層間隔開，且第二圖案化導電配線層通過第二介電層（圖1中未示出）而與第三圖案化導電配線層間隔開。可在第一圖案化導電配線層與第二圖案化導電配線層之間的第一介電層中形成SHE輔助SOT-MRAM單元C(1, 1)、…、SHE輔助SOT-MRAM單元C(m, n)、…、及SHE輔助SOT-MRAM單元C(m+1, n+2)，且可在第二圖案化導電配線層與第三圖案化導電配線層之間的第二介電層中形成選擇器S(1, 1)、…、選擇器S(m, n)、…、及選擇器S(m+1, n+2)。
當執行SHE輔助SOT-MRAM單元C(m, n)的自旋轉移力矩（Spin transfer torque，STT）寫入程序時，電性耦接到位元線BL(m)的各組電晶體TR1、電性耦接到輔助線SHEL(n)的各組電晶體TR3及電性耦接到字元線WL(n)的各組電晶體TR2接通。由於電性耦接到位元線BL(m)的各組電晶體TR2及電性耦接到輔助線SHEL(n)的各組電晶體TR2接通，因此選擇器S(m, n)被選擇並接通。在SHE輔助SOT-MRAM單元C(m, n)的STT寫入程序期間，SHE輔助電流ISHE 水平地流經輔助線SHEL(n)，且STT寫入電流ISTT 垂直地流經位元線BL(m)及選擇器S(m, n)，從而將資訊位元儲存在SHE輔助SOT-MRAM單元C(m, n)中。所儲存的資訊位元可通過施加流過SHE輔助SOT-MRAM單元C(m, n)中的MTJ的STT寫入電流ISTT 而被寫入到自由層中。所施加的流過MTJ的參考層的STT寫入電流ISTT 變成自旋極化，且在自由層上施加力矩。STT寫入電流ISTT 的方向及參考層的磁化決定所產生的力矩的方向。由輔助線SHEL(n)傳輸的SHE輔助電流ISHE 可實現SHE輔助SOT-MRAM單元C(m, n)的寫入能力。此外，由於字元線及位元線分別耦接到各組電晶體TR1及各組電晶體TR2，因此在SHE輔助SOT-MRAM單元的操作（即，讀取及寫入程序）中使用的STT寫入電流ISTT 及讀取電流可增加，從而提高SHE輔助SOT-MRAM單元的操作穩定性。
在讀取程序中，感測電流在SHE輔助SOT-MRAM單元C(m, n)中流動。當參考層的磁化與自由層的磁化在SHE輔助SOT-MRAM單元C(m, n)中彼此平行時，SHE輔助SOT-MRAM單元C(m, n)的電阻達到最小值，從而由感測電流讀取到“0”碼。當在SHE輔助SOT-MRAM單元C(m, n)中這兩個磁化彼此反平行時，SHE輔助SOT-MRAM單元C(m, n)的電阻達到最大值，從而由感測電流讀取到“1”碼。
圖2是根據一些實施例的包括嵌入式SOT-MRAM單元的半導體晶粒的剖面示意圖。參考圖1及圖2，半導體晶粒100可包括半導體基底110及位於半導體基底110之上的內連線結構120，半導體基底110包括形成在其上的多個電晶體TR1及多個電晶體TR2。為了簡明起見，圖2中示出一個電晶體TR1及一個電晶體TR2。形成在半導體基底110之上的電晶體TR1及電晶體TR2可為鰭型場效應電晶體（fin-type field effect transistor，FinFET）、金屬氧化物半導體場效應電晶體（Metal Oxide Semiconductor Field Effect Transistor，MOSFET）、環繞閘極（gate-all-around，GAA）納米線場效應電晶體（nanowire FET）、環繞閘極納米片場效應電晶體（GAA nanosheet FET）等。內連線結構120可包括多個介電層及多個內連線配線（例如，銅配線）。為了將圖1中示出的記憶體元件整合到半導體晶粒100中，可將位元線、字元線、輔助線、選擇器及SHE輔助嵌入式SOT-MRAM單元嵌入在內連線結構120中。換句話說，可將位元線、字元線、輔助線、選擇器及SHE輔助嵌入式SOT-MRAM單元C(m, n)的形成整合在半導體晶粒100的內連線結構120的製作中。
如圖2所示，當執行SHE輔助SOT-MRAM單元C(m, n)的STT寫入程序時，閘極電壓VG1 被施加到電晶體TR1的閘極電極且閘極電壓VG2 被施加到電晶體TR2的閘極電極，以接通電晶體TR1及電晶體TR2，從而使得來自源極線的STT寫入電流ISTT 可依序地流經電晶體TR1的通道、內連線結構120中的內連線配線、位元線BL(m)、選擇器S(m, n)、SHE輔助嵌入式SOT-MRAM單元C(m, n)、字元線WL(n)及電晶體TR2的通道。在SHE輔助SOT-MRAM單元C(m, n)的STT寫入程序期間，借助SHE輔助電流ISHE ，通過STT寫入機制將資訊位元儲存在SHE輔助SOT-MRAM單元C(m, n)中。以下，將結合圖3A到圖3H闡述詳細的製程。
圖3A到圖3H是根據一些實施例的用於示出圖2中所示出的半導體晶粒100的製作流程的剖面示意圖。
參考圖3A，半導體基底110包括經摻雜的源極/汲極區。在一些實施例中，半導體基底110是塊狀（bulk）半導體基底。“塊狀”半導體基底是指完全由至少一種半導體材料構成的基底。在一些實施例中，塊狀半導體基底包含半導體材料或半導體材料的堆疊，例如（舉例來說），矽（Si）、鍺（Ge）、矽鍺（SiGe）、經碳摻雜的矽（Si:C）、矽鍺碳（SiGeC）；或III-V化合物半導體（例如（舉例來說），砷化鎵（GaAs）、磷化鎵（GaP）、磷化銦（InP）、砷化銦（InAs）、銻化銦（InSb）、磷化鎵砷（GaAsP）、砷化鋁銦（AlInAs）、砷化鋁鎵（AlGaAs）、砷化鎵銦（GaInAs）、磷化鎵銦（GaInP）或砷化鎵銦磷化物（GaInAsP））。在一些實施例中，塊狀半導體基底包括單晶半導體材料，例如（舉例來說）單晶矽。在一些實施例中，根據設計要求而定，對塊狀半導體基底進行摻雜。在一些實施例中，塊狀半導體基底摻雜有p型摻質或n型摻質。術語“p型”是指向本徵半導體添加摻質來造成價電子的不足。示例性的p型摻質（即p型雜質）包括但不限於硼、鋁、鎵及銦。“n型”是指向本徵半導體添加會貢獻自由電子的摻質。示例性的n型摻質（即n型雜質）包括但不限於銻、砷及磷。如果經摻雜，則在一些實施例中，半導體基底110具有處於1.0×1014 原子/cm3到1.0×1017 原子/cm3範圍內的摻質濃度，此外，摻質濃度可更大或更小。在一些實施例中，半導體基底110是絕緣體上半導體（semiconductor-on-insulator，SOI）基底，包括形成在絕緣體層（未示出）上的頂部半導體層。頂部半導體層包含上述半導體材料，例如（舉例來說），Si、Ge、SiGe、Si:C、SiGeC；或包括GaAs、GaP、InP、InAs、InSb、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、或GaInAsP的III-V化合物半導體。舉例來說，絕緣體層是氧化矽層等。絕緣體層設置在基底基底之上，通常是矽基底或玻璃基底。
可在半導體基底110中形成多個隔離結構112，以界定形成有如圖1中所示出的電晶體（TR1、TR2及TR3）的主動區。在一些實施例中，可在半導體基底100之上形成電晶體（TR1、TR2及TR3）的源極/汲極區114及閘極結構116。
參考圖3B，在形成電晶體（TR1、TR2及TR3）的源極/汲極區114及閘極結構116之後，在半導體基底110之上形成層間介電層ILD-0。在一些實施例中，層間介電層ILD-0包含氧化矽。作為另外一種選擇，在一些實施例中，層間介電層ILD-0包含介電常數（k）小於4的低介電常數介電材料。在一些實施例中，低介電常數介電材料具有從約1.2到約3.5的介電常數。在一些實施例中，層間介電層ILD-0包含由正矽酸乙酯（tetraethylorthosilicate，TEOS）形成的氧化物、未經摻雜的矽酸鹽玻璃或經摻雜的矽酸鹽玻璃（例如硼磷矽酸鹽玻璃（borophosphosilicate glass，BPSG）、氟矽酸鹽玻璃（fluorosilicate glass，FSG)、磷矽酸鹽玻璃（phosphosilicate glass，PSG）、硼摻雜矽玻璃（boron doped silicon glass，BSG））及/或其他合適的介電材料。在一些實施例中，層間介電層ILD-0通過化學氣相沉積（chemical vapor deposition，CVD）、電漿增強化學氣相沉積（plasma enhanced chemical vapor deposition，PECVD）、物理氣相沉積（physical vapor deposition，PVD）或旋塗進行沉積。在一些實施例中，層間介電層ILD-0被沉積成具有位於閘極結構116的頂表面上方的頂表面。舉例來說，層間介電層ILD-0藉由使用閘極結構116作為研磨及/或蝕刻終止層的化學機械研磨（chemical mechanical polishing，CMP）及/或凹陷蝕刻（recess etch）而被平坦化。在平坦化之後，層間介電層ILD-0具有與閘極結構116的頂表面實質上共面的表面。
參考圖3C，在形成層間介電層ILD-0之後，形成層間介電層ILD-1以覆蓋層間介電層ILD-0。在一些實施例中，層間介電層ILD-1包含氧化矽。作為另外一種選擇，在一些實施例中，層間介電層ILD-1包含介電常數（k）小於4的低介電常數介電材料。在一些實施例中，低介電常數介電材料具有從約1.2到約3.5的介電常數。在一些實施例中，層間介電層ILD-1包含由TEOS形成的氧化物、未經摻雜的矽酸鹽玻璃或經摻雜的矽酸鹽玻璃（例如，BPSG、FSG、PSG、BSG）及/或其他合適的介電材料。在一些實施例中，層間介電層ILD-1通過CVD、PECVD、PVD或旋塗進行沉積。在一些實施例中，層間介電層ILD-1被沉積成具有頂表面。層間介電層ILD-0及層間介電層ILD-1被圖案化以形成用於暴露出源極/汲極區114的一些部分的接觸開口。然後，形成金屬材料以覆蓋層間介電層ILD-1並填充在層間介電層ILD-0及層間介電層ILD-1中界定的開口。舉例來說，金屬材料通過微影及蝕刻製程而被圖案化，使得形成閘極接觸C1、源極/汲極接觸C2及內連線配線M-1，其中內連線配線M-1形成在層間介電層ILD-1之上，閘極接觸C1與閘極結構116接觸，且源極/汲極接觸C2與源極/汲極區114接觸。
參考圖3D，在層間介電層ILD-1之上依序形成層間介電層ILD-2、內連線配線M-2、層間介電層ILD-3、內連線配線M-3、層間介電層ILD-4及內連線配線M-4。由於層間介電層ILD-2、內連線配線M-2、層間介電層ILD-3、內連線配線M-3、層間介電層ILD-4及內連線配線M-4的製程與層間介電層ILD-1及內連線配線M-1的製程類似，因此省略與製程相關的詳細說明。
在一些實施例中，在形成層間介電層ILD-4及內連線配線M-4之後，字元線被形成為電性連接到電晶體TR2的源極/汲極區114。為了簡明起見，圖3D中僅示出字元線WL(n)。在一些其他實施例中，字元線是由內連線結構中的多於四條內連線配線形成。在一些替代實施例中，字元線是由內連線結構中的少於四條內連線配線形成。字元線中所包括的內連線配線的數目在本發明中不受限制。
參考圖3E，排列成陣列的SHE輔助SOT-MRAM單元可形成在內連線配線M-4上且與內連線配線M-4接觸，使得SHE輔助SOT-MRAM單元形成在相應的位元線上且與相應的位元線接觸。為了簡明起見，圖3E中僅示出字元線WL(n)。以SHE輔助SOT-MRAM單元C(m, n)作為例子，SHE輔助SOT-MRAM單元C(m, n)形成在位元線BL(n)上且與位元線BL(n)接觸。
在形成SHE輔助SOT-MRAM單元C(m, n)之後，在層間介電層ILD-4之上形成層間介電層ILD-5，以在側向上環繞SHE輔助SOT-MRAM單元C(m, n)。層間介電層ILD-5的材料可與層間介電層ILD-0的材料類似。在一些實施例中，層間介電層ILD-5通過CVD、PECVD、PVD或旋塗進行沉積。在一些實施例中，層間介電層ILD-5被沉積成具有位於SHE輔助SOT-MRAM單元C(m, n)的頂表面上方的頂表面。舉例來說，層間介電層ILD-5通過使用SHE輔助SOT-MRAM單元C(m, n)的頂部部分作為研磨及/或蝕刻終止層的CMP及/或凹陷蝕刻而被平坦化。在平坦化之後，層間介電層ILD-5具有與SHE輔助SOT-MRAM單元C(m, n)的頂表面實質上共面的表面。
在形成SHE輔助SOT-MRAM單元C(m, n)及層間介電層ILD-5之後，可在層間介電層ILD-5中形成導通孔，以電性連接內連線配線M-4。
參考圖3F，在SHE輔助SOT-MRAM單元之上形成輔助線。為了簡明起見，圖3F中僅示出輔助線SHEL(n)。在一些實施例中，輔助線SHEL(n)的材料包括反鐵磁材料，例如鉑（Pt）、鉭（Ta）、鎢（W）、鉿（Hf）、銥（Ir）、鋨（Os）及錳（Mn）或它們的合金。輔助線SHEL(n)可通過在層間介電層ILD-5之上沉積（例如，通過濺鍍或電鍍）上述反鐵磁材料並接著進行圖案化製程來形成。舉例來說，所沉積的反鐵磁材料可通過微影及蝕刻製程而被圖案化以形成輔助線SHEL(n)。
在一些實施例中，在形成輔助線SHEL(n)之後，在層間介電層ILD-5之上形成內連線配線M-5，且內連線配線M-5的材料與輔助線SHEL(n)的材料相同或不同。在一些其他實施例中，在形成輔助線SHEL(n)之前，在層間介電層ILD-5之上形成內連線配線M-5，且內連線配線M-5的材料與輔助線SHEL(n)的材料相同或不同。在一些替代實施例中，輔助線SHEL(n)及內連線配線M-5是通過相同系列的製程（例如，沉積反鐵磁材料，接著通過微影及蝕刻製程）形成，且內連線配線M-5的材料與輔助線SHEL(n)的材料相同。
參考圖3G，在輔助線之上形成選擇器。為了簡明起見，圖3G中僅示出選擇器S(m, n)。在選擇器S(m, n)是IZO二極體的實施例中，IZO二極體可通過沉積IZO材料並接著進行圖案化製程來形成。IZO材料可沉積在內連線配線M-5及層間介電層ILD-5之上，然後可通過微影及蝕刻製程而被圖案化，以在內連線配線M-5之上形成選擇器S(m, n)。
在形成選擇器S(m, n)之後，在層間介電層ILD-5之上形成層間介電層ILD-6，以在側向上環繞內連線配線M-5。層間介電層ILD-6的材料可與層間介電層ILD-5的材料類似。在一些實施例中，層間介電層ILD-6通過CVD、PECVD、PVD或旋塗進行沉積。在一些實施例中，層間介電層ILD-6被沉積成具有位於選擇器S(m, n)的頂表面上方的頂表面。舉例來說，層間介電層ILD-6通過使用選擇器S(m, n)的頂部部分作為研磨及/或蝕刻終止層的CMP及/或凹陷蝕刻而被平坦化。在平坦化之後，層間介電層ILD-6具有與選擇器S(m, n)的頂表面實質上共面的表面。
在形成選擇器S(m, n)及層間介電層ILD-6之後，可在層間介電層ILD-6中形成導通孔，以電性連接內連線配線M-5。在一些實施例中，在形成選擇器S(m, n)之後，在層間介電層ILD-6中形成導通孔。在一些其他實施例中，在形成選擇器S(m, n)之前，在層間介電層ILD-6中形成導通孔。
參考圖3H，在層間介電層ILD-6之上形成內連線配線M-6，且內連線配線M-6的材料與內連線配線M-5的材料相同或不同。在形成內連線配線M-6之後，在層間介電層ILD-6之上形成鈍化層PV以覆蓋內連線配線M-6。在一些實施例中，鈍化層PV包含氧化矽、氮化矽等。鈍化層PV可通過CVD、PECVD、PVD或旋塗進行沉積。
圖4是根據一些實施例的嵌入式SOT-MRAM單元及位於SOT-MRAM單元之上的選擇器的剖面示意圖。參考圖4，在一些實施例中，SHE輔助SOT-MRAM單元C(m, n)可包括位於字元線WL(n)之上的緩衝層210、位於緩衝層210之上的晶種層220、位於晶種層220之上的硬偏置層（hard biasing layer）230、位於硬偏置層230之上的反平行耦接（antiparallel coupling，APC）層240、位於反平行耦接（APC）層240之上的至少一個參考層250、位於所述至少一個參考層250之上的介電障壁層260、位於介電障壁層260之上的至少一個自由層270以及位於所述至少一個自由層270之上的頂蓋層280。
緩衝層210可包括厚度為約8 nm的氮化鈦（TiNX）膜及厚度為約2 nm的氮化鉭（TaNX）膜，其中氮化鉭（TaNX）膜層疊在氮化鈦（TiNX）膜上。晶種層220可為厚度為約5 nm的鎳鉻（Ni-Cr）膜。硬偏置層230可包括厚度為約0.3 nm的底部鈷（Co）膜及厚度為約0.3 nm的鉑（Pt）膜以及厚度為約0.3 nm的上部Co膜，其中Pt膜夾置在底部Co膜與上部Co膜之間。反平行耦接層240可為厚度為約0.5 nm的銥（Ir）膜。參考層250可包括厚度為約0.6 nm的鈷（Co）膜、厚度為約0.3 nm的鉬（Mo）膜及厚度為約1.0 nm的鐵硼（Fe-B）膜，其中Mo膜層疊在Co膜上，且Fe-B膜層疊在Mo膜上。介電障壁層260可為厚度為約0.8 nm的氧化鎂（MgO）膜。自由層270可包括厚度為約1.0 nm的鐵硼（Fe-B）膜、厚度為約0.4 nm的鎂（Mg）膜、厚度為約0.6 nm的底部鈷鐵硼（Co-Fe-B）膜、厚度為約0.6 nm的MgO膜及厚度為約0.4 nm的上部Co-Fe-B膜，其中Mg膜層疊在Fe-B膜上，底部Co-Fe-B膜層疊在Mg膜上，MgO膜層疊在Co-Fe-B膜上，且上部Co-Fe-B膜層疊在MgO膜上。頂蓋層280可為厚度為約2 nm的鎢（W）膜。
在一些其他實施例中，SHE輔助SOT-MRAM單元C(m, n)可僅包括位於字元線WL(n)之上的參考層250、位於參考層250之上的介電障壁層260及位於介電障壁層260之上的自由層270，從而形成磁性穿隧接合（MTJ）。
輔助線SHEL(n)可包括位於SHE輔助SOT-MRAM單元C(m, n)及層間介電層ILD-5之上的重金屬層292。在一些實施例中，重金屬層292包含鉑（Pt）、β-鉭（Ta）、β-鎢（β-W）、鉿（Hf）、銥（Ir）、鋨（Os）或其合金。在一些實施例中，具有大的自旋軌道耦接強度的材料具有處於從約150 µΩcm到約250 µΩcm的範圍內的高電阻率。低於150 µΩcm的電阻率不能始終產生足夠的自旋軌道耦接來使自由層的磁化翻轉，而250 µΩcm以上的電阻率傾向于產生強的自旋軌道耦接效應，但與較大的產熱量及功耗量相關聯，進而降低磁阻隨機存取記憶體的低功耗及速度優勢。
輔助線SHEL(n)可更包括位於重金屬層292之上的頂部電極層294，其中可在輔助線SHEL(n)的頂表面上形成凹陷D。在一些實施例中，凹陷D形成在頂部電極層294的頂表面上。選擇器S(m, n)可嵌入在層間介電層ILD-6中且設置在輔助線SHEL(n)之上以覆蓋凹陷D。位元線BL(m)可設置在選擇器S(m, n)及層間介電層ILD-6之上。此外，選擇器S(m, n)設置在輔助線SHEL(n)與位元線BL(m)之間且電性耦接到輔助線(n)與位元線BL(m)，使得可通過由輔助線SHEL(n)及位元線BL(m)施加的正向偏壓來選擇並接通選擇器S(m, n)。
結合圖5A到圖5G闡述SHE輔助SOT-MRAM單元C(m, n)的詳細製程。
參考圖5A，在字元線WL(m)之上形成SHE輔助SOT-MRAM單元C(m, n)。在一些實施例中，可通過依序沉積包括位於字元線WL(n)之上的底部電極材料層、位於底部電極材料層之上的晶種材料層、位於晶種材料層之上的抗釘紮材料層、位於抗釘紮材料層之上的間隔件材料層、位於間隔件材料層之上的參考材料層、位於參考材料層之上的介電障壁材料層、位於介電障壁材料層之上的自由材料層及位於自由材料層之上的保持層材料來形成SHE輔助SOT-MRAM單元C(m, n)。然後，可藉由微影及蝕刻製程將依序沉積的材料層圖案化，以形成SHE輔助SOT-MRAM單元C(m, n)。在一些實施例中，在依序沉積的材料層之上形成蝕刻罩幕，且通過至少一個蝕刻製程將沉積的材料層圖案化。蝕刻罩幕可包括用於界定SHE輔助SOT-MRAM單元C(m, n)的尺寸及位置的終止層300及硬罩幕400。在將所沉積的材料層圖案化之後，在字元線WL(n)之上形成包括位於字元線WL(n)之上的底部電極層210、位於底部電極層210之上的晶種層220、位於晶種層220之上的抗釘紮層230、位於抗釘紮層230之上的間隔層240、位於間隔層240之上的參考層250、位於參考層250之上的介電障壁層260、位於介電障壁層260之上的自由層270及位於自由層270之上的保持層280的SHE輔助SOT-MRAM單元C(m, n)。在將所沉積的材料層圖案化之後，SHE輔助SOT-MRAM單元C(m, n)被終止層300及硬罩幕400覆蓋。
參考圖5B及圖5C，沉積層間介電層ILD-5以覆蓋SHE輔助SOT-MRAM單元C(m, n)、字元線WL(m)、終止層300及硬罩幕400。然後，舉例來說，層間介電層ILD-5通過CMP及/或凹陷蝕刻而被平坦化，直到暴露出SHE輔助SOT-MRAM單元C(m, n)的保持層280。
參考圖5D，在SHE輔助SOT-MRAM單元C(m, n)及層間介電層ILD-5之上依序形成重金屬層292及頂部電極層294。頂部電極層294可包括導電材料層294-1以及位於導電材料層294-1之上的介電保護層294-2。導電材料層294-1可包括通過PVD（例如，濺鍍）或CVD形成的金屬層，且導電材料層294-1可用作隨後所執行的蝕刻製程的蝕刻停止層。介電保護層294-2可包含TiN、TaN或其組合。
參考圖5E及圖5F，在介電保護層294-2之上形成圖案化光阻層500，圖案化光阻層500包括用於界定凹陷D的尺寸、形狀及位置的開口。執行至少一個蝕刻製程以局部移除被圖案化光阻層500的開口所暴露出的介電保護層294-2及導電材料層294-1，從而在頂部電極層294的頂表面上形成凹陷D。執行所述至少一個蝕刻製程並在導電材料層294-1處停止，且導電材料層294-1保護輔助線SHEL(n)免受蝕刻及損壞。
參考圖5G，在頂部電極層294的頂表面上形成凹陷D之後，形成選擇器S(m, n)、層間介電層ILD-6及位元線BL(n)。在一些實施例中，頂蓋層280及重金屬層292由相同的材料（例如鎢（W））製成。通過其中利用濺鍍-蝕刻對頂蓋層280進行預清潔並接著沉積重金屬層292的接合（stitching）製程，預期會引起大的SHE效應，從而有效地對SOT-MRAM單元進行寫入。
本發明的實施例涉及一種包括位元線、字元線、輔助線、選擇器及記憶體單元的記憶體元件。字元線與位元線交叉。輔助線設置在字元線與位元線之間。選擇器介於位元線與輔助線之間。記憶體單元介於字元線與輔助線之間。在一些實施例中，輔助線實質上平行於字元線，且輔助線與位元線交叉。在一些實施例中，所述選擇器中的每一選擇器分別介於所述位元線中的位元線與所述輔助線中的一條輔助線的交叉部位之間。在一些實施例中，所述記憶體單元中的每一記憶體單元分別介於所述字元線中的字元線與所述輔助線中的輔助線之間。在一些實施例中，選擇器與記憶體單元由輔助線間隔開。在一些實施例中，記憶體元件更包括第一開關，其中位元線通過第一開關電性耦接到第一電壓位準。在一些實施例中，記憶體元件更包括第二開關，其中字元線通過第二開關電性耦接到第二電壓位準，且第二電壓位準低於第一電壓位準。在一些實施例中，記憶體元件更包括第三開關，其中輔助線通過第三開關電性耦接到第三電壓位準，且第三電壓位準低於第一電壓位準。
本發明的另一實施例涉及一種包括半導體基底及內連線結構的半導體晶粒。內連線結構位於半導體基底之上，內連線結構包括嵌入式記憶體元件，且嵌入式記憶體元件包括平行的位元線、平行的字元線、平行的輔助線、選擇器及記憶體單元。字元線與平行的位元線交叉。平行的輔助線與平行的位元線交叉且設置在平行的字元線與平行的位元線之間。選擇器介於平行的位元線與平行的輔助線之間。記憶體單元介於平行的字元線與平行的輔助線之間。在一些實施例中，所述選擇器中的每一選擇器分別介於所述位元線中的位元線與所述輔助線中的輔助線的交叉部位之間。在一些實施例中，所述記憶體單元中的每一記憶體單元分別介於所述字元線中的字元線與所述輔助線中的輔助線之間。在一些實施例中，選擇器設置在平行的輔助線的頂部上，且記憶體單元設置在平行的輔助線下面。在一些實施例中，半導體晶粒更包括第一開關，其中位元線通過第一開關電性耦接到第一電壓位準。在一些實施例中，半導體晶粒更包括第二開關，其中字元線通過第二開關電性耦接到第二電壓位準，且第二電壓位準低於第一電壓位準。在一些實施例中，半導體晶粒更包括第三開關，其中輔助線通過第三開關電性耦接到第三電壓位準，且第三電壓位準低於第一電壓位準。在一些實施例中，平行的輔助線包括與多個記憶體單元對應的凹陷。
本發明的又一實施例涉及一種方法，包括以下步驟。在第一電極之上形成磁性穿隧接合（MTJ）。在MTJ之上形成輔助線，其中輔助線包括位於MTJ之上的自旋霍爾效應輔助（SHE-assisted）層及位於SHE輔助層之上的第二電極。在輔助線之上形成選擇器。在一些實施例中，所述方法更包括在輔助線的表面上形成凹陷，其中選擇器被形成為覆蓋凹陷。在一些實施例中，MTJ的形成包括：在第一電極之上依序沉積參考層、障壁層及自由層；以及將參考層、障壁層及自由層圖案化。在一些其他實施例中，MTJ的形成包括：在第一電極之上依序沉積晶種層、抗釘紮層、間隔層、參考層、障壁層及自由層；以及將晶種層、抗釘紮層、間隔層、參考層、障壁層及自由層圖案化。
本發明的替代實施例涉及一種記憶體單元，所述記憶體單元包括第一電極、輔助線、設置在第一電極與輔助線之間的磁性穿隧接合（MTJ）以及選擇器。輔助線包括自旋霍爾效應輔助（SHE-assisted）層及第二電極。SHE輔助層設置在第一電極與第二電極之間。選擇器設置在第二電極上且電性連接到第二電極。在一些實施例中，MTJ包括參考層、自由層及設置在參考層與自由層之間的磁性穿隧層，且自由層設置在磁性穿隧層與SHE輔助層之間。在一些實施例中，輔助層包括用於增強SHE效應的凹陷。在一些實施例中，第二電極包括用於增強SHE效應的凹陷。
100:半導體晶粒 110:半導體基底 112:隔離結構 114:源極/汲極區 116:閘極結構 120:內連線結構 210:緩衝層/底部電極層 220:晶種層 230:硬偏置層/抗釘紮層 240:反平行耦接（APC）層/間隔層 250:參考層 260:介電障壁層 270:自由層 280:頂蓋層/保持層 292:重金屬層 294:頂部電極層 294-1:導電材料層 294-2:介電保護層 300:終止層 400:硬罩幕 500:圖案化光阻層 BL(m)、BL(m+1):位元線 C1:閘極接觸 C2:源極/汲極接觸 C(m, n):自旋霍爾效應輔助（SHE-assisted）自旋軌道力矩磁阻隨機存取記憶體（SOT-MRAM）單元 D:凹陷 ILD-0、ILD-1、ILD-2、ILD-3、ILD-4、ILD-5、ILD-6:層間介電層 ISHE :自旋霍爾效應輔助（SHE-assisted）電流 ISTT :自旋轉移力矩（STT）寫入電流 M-1、M-2、M-3、M-4、M-5、M-6:內連線配線 PV:鈍化層 S(m, n)、S(m+1, n+2):選擇器 SHEL(n-1)、SHEL(n)、SHEL(n+1)、SHEL(n+2):輔助線 TR1、TR2、TR3:電晶體 VDD :相對高的電壓位準/電壓位準 VSS :相對低的電壓位準/電壓位準 VG1 、VG2 、VG3 :閘極電壓 WL(n-1)、WL(n)、WL(n+1)、WL(n+2):字元線
圖1示意性地示出根據一些實施例的包括排列成陣列的自旋軌道力矩（spin-orbit torque，SOT）MRAM單元的記憶體元件的透視圖。 圖2是根據一些實施例的包括嵌入式SOT-MRAM單元的半導體晶粒的剖面示意圖。 圖3A到圖3H是根據一些實施例的用於示出圖2中示出的半導體晶粒的製作流程剖面示意圖。 圖4是根據一些實施例的嵌入式SOT-MRAM單元及位於SOT-MRAM單元之上的選擇器的剖面示意圖。 圖5A到圖5G是根據一些實施例的用於示出SOT-MRAM單元及選擇器的製作流程剖面示意圖。
BL(m)、BL(m+1):位元線
C(m,n):自旋霍爾效應輔助(SHE-assisted)自旋軌道力矩磁阻隨機存取記憶體(SOT-MRAM)單元
ISHE:自旋霍爾效應輔助(SHE-assisted)電流
ISTT:自旋轉移力矩(STT)寫入電流
S(m,n)、S(m+1,n+2):選擇器
SHEL(n-1)、SHEL(n)、SHEL(n+1)、SHEL(n+2):輔助線
TR1、TR2、TR3:電晶體
VDD:相對高的電壓位準/電壓位準
VSS:相對低的電壓位準/電壓位準
VG1、VG2、VG3:閘極電壓
WL(n-1)、WL(n)、WL(n+1)、WL(n+2):字元線

Claims (10)

  1. 一種記憶體元件，包括：多條位元線；多條字元線，與所述多條位元線交叉；多條輔助線，設置在所述多條字元線與所述多條位元線之間，且所述多條輔助線與所述多條字元線及所述多條位元線電性絕緣；多個選擇器，介於所述多條位元線與所述多條輔助線之間；以及多個記憶體單元，介於所述多條字元線與所述多條輔助線之間。
  2. 如請求項1所述的記憶體元件，其中所述多條輔助線實質上平行於所述多條字元線，且所述多條輔助線與所述多條位元線交叉。
  3. 如請求項1所述的記憶體元件，其中所述多個選擇器與所述多個記憶體單元通過所述多條輔助線間隔開。
  4. 一種半導體晶片，包括：半導體基底；內連線結構，設置在所述半導體基底之上，所述內連線結構包括嵌入式記憶體元件，且所述嵌入式記憶體元件包括：多條平行的位元線；多條平行的字元線，與所述多條平行的位元線交叉； 多條平行的輔助線，與所述多條平行的位元線交叉且設置在所述多條平行的字元線與所述多條平行的位元線之間，且所述多條輔助線與所述多條字元線及所述多條位元線電性絕緣；多個選擇器，介於所述多條平行的位元線與所述多條平行的輔助線之間；以及多個記憶體單元，介於所述多條平行的字元線與所述多條平行的輔助線之間。
  5. 如請求項4所述的半導體晶片，其中所述多個選擇器中的每一選擇器分別介於所述多條位元線中的位元線與所述多條輔助線中的輔助線的交叉部位之間。
  6. 如請求項4所述的半導體晶片，其中所述多個選擇器設置在所述多條平行的輔助線的頂部上，且所述多個記憶體單元設置在所述多條平行的輔助線下面。
  7. 如請求項4所述的半導體晶片，其中所述多條平行的輔助線包括與所述多個記憶體單元對應的多個凹陷。
  8. 一種半導體元件的製造方法，包括：在第一電極之上形成磁性穿隧接合(MTJ)；在所述磁性穿隧接合之上形成輔助線，所述輔助線包括位於所述磁性穿隧接合之上的自旋霍爾效應輔助(SHE-assisted)層及位於所述自旋霍爾效應輔助層之上的第二電極；以及在所述輔助線之上形成選擇器。
  9. 如請求項8所述的方法，其中在所述第一電極之上形成所述磁性穿隧接合包括：在所述第一電極之上依序沉積參考層、磁性穿隧障壁層及自由層；以及將所述參考層、所述磁性穿隧障壁層及所述自由層圖案化。
  10. 如請求項8所述的方法，其中在所述第一電極之上形成所述磁性穿隧接合包括：在所述第一電極之上依序沉積晶種層、硬偏置層、反平行耦接層、參考層、磁性穿隧障壁層及自由層；以及將所述晶種層、所述硬偏置層、所述反平行耦接層、所述參考層、所述磁性穿隧障壁層及所述自由層圖案化。
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