JP2012059805A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

【課題】ＭＴＪ素子が微細化されても、製造工程においてＭＴＪ素子が劣化され難い構成を有する半導体記憶装置を提供する。
【解決手段】本実施形態による半導体記憶装置は、半導体基板を備える。選択トランジスタが半導体基板上に形成されている。下部電極が選択トランジスタの一方の拡散層に電気的に接続されている。磁気トンネル接合素子が下部電極上に設けられている。第１の保護膜が磁気トンネル接合素子の側面に設けられている。上部電極が磁気トンネル接合素子および第１の保護膜上に設けられている。第２の保護膜が上部電極、第１の保護膜および下部電極の側面に設けられている。
【選択図】図２

Description

本発明の実施形態は、半導体記憶装置およびその製造方法に関する。

素子の抵抗変化を利用してデータを記憶する抵抗変化型素子として、磁気ランダムアクセスメモリ(ＭＲＡＭ（Magnetic Random Access Memory）)が開発されている。ＭＲＡＭの書込み方式には、磁場書込み方式およびスピン注入書込み方式がある。磁場書込み方式では、ＭＴＪ（Magnetic Tunnel Junction）素子のサイズを縮小すると、保持力が大きくなるため、書込み電流が増大する傾向があった。一方、スピン注入書込み方式は、スピントランスファートルク（ＳＴＴ（Spin Transfer Torque））書込み方式を用いているので、磁性体のサイズが小さくなる程、磁化反転に必要なスピン注入電流が小さくなるという特性を有する。このため、スピン注入書込み方式のＭＴＪ素子は、高集積化、低消費電力化および高性能化に有利である。また、磁場書込み方式では、磁場の広がりによる非選択メモリセルへの誤った書込みが発生するおそれがあるが、スピン注入書込み方式では、そのような非選択メモリセルへの誤った書込みは発生しない。

ＭＲＡＭを微細化するために、スピン注入型を採用し、ＭＴＪ素子のさらなる微細化を進める必要がある。しかしながら、微細化されたＭＴＪ素子は、配線形成工程などのＢＥＯＬ（Back End Of Line）工程において発生するＨラジカル、Ｈ_２Ｏ、Ｏ_２等による影響を受けやすく、劣化しやすい。

特開２００５−７９２５８号公報 特開２００５−２７７２４９号公報

ＭＴＪ素子が微細化されても、製造工程においてＭＴＪ素子が劣化され難い構成を有する半導体記憶装置を提供する。

本実施形態による半導体記憶装置は、半導体基板を備える。選択トランジスタが半導体基板上に形成されている。下部電極が選択トランジスタの一方の拡散層に電気的に接続されている。磁気トンネル接合素子が下部電極上に設けられている。第１の保護膜が磁気トンネル接合素子の側面に設けられている。上部電極が磁気トンネル接合素子および第１の保護膜上に設けられている。第２の保護膜が上部電極、第１の保護膜および下部電極の側面に設けられている。

本実施形態に従ったＭＲＡＭのメモリセルＭＣの構成を示す断面図。 本実施形態によるＭＴＪ素子およびその周辺の構造を示す断面図。 第１の実施形態によるＭＲＡＭの製造方法を示す断面図。 図３に続く、ＭＲＡＭの製造方法を示す断面図。 図４に続く、ＭＲＡＭの製造方法を示す断面図。 図５に続く、ＭＲＡＭの製造方法を示す断面図。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。

図１は、本実施形態に従ったＭＲＡＭのメモリセルＭＣの構成を示す断面図である。メモリセルＭＣは、ＭＴＪ素子と、選択トランジスタＳＴとで構成されている。ＭＴＪ素子および選択トランジスタＳＴは、ビット線対ＢＬ１、ＢＬ２の間に直列に接続されている。

選択トランジスタＳＴは、ゲート電極Ｇ（ワード線ＷＬ）と、不純物拡散層（ソースＳおよびドレインＤ）とを備えている。ゲート電極Ｇは、ロウ方向（図１の紙面垂直方向）に延伸しており、ワード線ＷＬとしての機能を兼ね備える。ドレインＤは、ドレインコンタクトＣＤ、コンタクトプラグＰＬＧ１〜ＰＬＧ３を介してビット線ＢＬ１に電気的に接続されている。ソースＳは、ソースコンタクトＣＳを介してＭＴＪ素子の下に設けられた下部電極ＬＥに電気的に接続されている。

ＭＴＪ素子は、下部電極ＬＥと上部電極ＵＬとの間に接続されている。上部電極ＵＥは、コンタクトプラグＰＬＧ４、ＰＬＧ５を介してビット線ＢＬ２に接続されている。

ビット線ＢＬ１およびＢＬ２は、ともにカラム方向に延伸しているが、互いに絶縁されている。従って、図１では省略されているが、ビット線ＢＬ１とＢＬ２は、互いにロウ方向にずれて配置されている。これにより、ビット線ＢＬ１とＢＬ２との間に電圧差を印加することができる。

隣接するメモリセルＭＣ間には、ＳＴＩ（Shallow Trench Isolation）２０が素子分離のために設けられている。ＭＴＪ素子、コンタクトＣＤ、ＣＳ、ＰＬＧ１〜ＰＬＧ５は、その周囲を層間絶縁膜ＩＬＤ１〜ＩＬＤ５によって取り囲まれている。層間絶縁膜ＩＬＤ１〜ＩＬＤ５の材料は、低誘電率の絶縁材料であればよく、特に限定しない。層間絶縁膜ＩＬＤ１〜ＩＬＤ５の材料は、例えば、シリコン窒化膜、シリコン酸化膜などでよい。

図２は、本実施形態によるＭＴＪ素子およびその周辺の構造を示す断面図である。図２では、層間絶縁膜ＩＬＤ１よりも上の構造を示し、選択トランジスタＳＴは省略されている。

下部電極ＬＥは、ソースコンタクトＣＳおよび層間絶縁膜ＩＬＤ１上に形成されている。これにより、下部電極ＬＥは、ソースコンタクトＣＳを介してソースＳに電気的に接続されている。下部電極ＬＥの材料は、導電性材料であり、例えば、Ｔａ、Ａｌ、Ｉｒ、Ｔｉ、ＷまたはＺｒのいずれかでよい。下部電極ＬＥの材料は、後に、上部電極ＵＥ、第１の保護膜３０および絶縁膜４０の各側面を被覆する第２の保護膜５０の形成に用いられる。従って、下部電極ＬＥの材料は、酸化されることによって絶縁性材料になる。また、下部電極ＬＥの材料のエッチング時に、残渣として残りやすい材料であることが好ましい。即ち、下部電極ＬＥの材料は、酸化前には導電性を有し、酸化後に絶縁性を有し、かつ、エッチング残渣として残りやすい材料であることが好ましい。尚、第１の保護膜３０は、積層膜であってもよい。例えば、ＭＴＪ素子の側面に直接に設けられた第１の絶縁膜と、ＭＴＪ素子の側面に第１の絶縁膜を介して設けられた第２の絶縁膜（図示せず）との積層膜であってもよい。

ＭＴＪ素子は、下部電極ＬＥ上に設けられている。ＭＴＪ素子は、固定層、トンネルバリア膜および記録層の順に積層されている。固定層の材料は、例えば、Ｃｏ、Ｆｅ、Ｎｉ、Ｐｔ、Ｆｅ、Ｐｄ、Ｂ、Ｔａ、Ｄｙ、Ｔｖ、Ｃｒ等を含む磁性層であり、トンネルバリア膜の材料は、例えば、酸化マグネシウムであり、記録層の材料は、例えば、Ｃｏ、Ｆｅ、Ｎｉ、Ｐｔ、Ｆｅ、Ｐｄ、Ｂ、Ｔａ、Ｄｙ、Ｔｖ、Ｃｒ等を含む磁性層である。固定層の磁化方向は固定されている。よって、ＭＴＪ素子は、記録層の磁化方向によってデータを記憶する。ＭＴＪ素子は、２枚の強磁性層の磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。例えば、低抵抗状態をデータ“０”と定義し、高抵抗状態をデータ“１”と定義すれば、ＭＴＪ素子に１ビットデータを記録することができる。

第１の保護膜３０は、ＭＴＪ素子の側面に直接接している。絶縁膜４０は、ＭＴＪ素子の側面に第１の保護膜３０を介して設けられている。第１の保護膜３０の材料は、例えば、シリコン窒化膜であり、絶縁膜４０の材料は、例えば、ＨＤＰ（High Density Plasma）によって堆積されたシリコン酸化膜である。第１の保護膜３０は、ＭＴＪ素子の側面を保護している。

上部電極ＵＥは、第１の保護膜３０、絶縁膜４０およびＭＴＪ素子上に設けられている。上部電極ＵＥの材料は、導電性材料であり、例えば、Ｔａ、ＴｉＡｌｘＮｙ、ＴａＮ、ＷＮ、Ｗ、ＴｉＮのいずれかでよい。

上部電極ＵＥ、第１の保護膜３０、絶縁膜４０および下部電極ＬＥのそれぞれの側面は、第２の保護膜６０によって被覆されている。第２の保護膜６０の材料は、絶縁性を有する金属酸化膜で構成されている。第２の保護膜６０の材料は、例えば、ＴａＯｘ、ＡｌＯｘ、ＩｒＯｘまたはＺｒＯｘ（ｘは正数）で構成されている。第２の保護膜６０は、下部電極ＬＥの材料を酸化した金属酸化膜であることが好ましい。これにより、第２の保護膜６０は、下部電極ＬＥのエッチング時に上部電極ＵＥ、第１の保護膜３０および絶縁膜４０の各側面に付着した金属を、そのまま酸化することによって得られる。即ち、第２の保護膜６０の形成工程が簡素化され得る。

第２の保護膜６０は、絶縁性の材料から構成されるので、上部電極ＵＥと下部電極ＬＥとの間を電気的に接続しない。よって、第２の保護膜６０を設けても、上部電極ＵＥと下部電極ＬＥとの間の電気的な絶縁状態を維持することができる。

例えば、ＴａＯｘ、ＡｌＯｘ、ＩｒＯｘまたはＺｒＯｘ等の金属酸化物は、Ｈラジカル、Ｈ_２Ｏ、Ｏ_２を通過させにくい。従って、第２の保護膜６０は、Ｈラジカル、Ｈ_２Ｏ、Ｏ_２等の劣化因子が第１の保護膜３０または絶縁膜４０と上部電極ＵＥとの間の界面、あるいは、ＭＴＪ素子と上部電極ＵＥとの間の界面を介して侵入することを防止することができる。水素ラジカルは、シンターアニール時に発生しやすく、このときに、ＭＴＪ素子が劣化しやすい。

尚、上部電極ＵＥ、第１の保護膜３０および絶縁膜４０の各側面に付着する金属残渣の膜厚が厚すぎると、酸化処理おいてこの金属残渣膜の全部を酸化することができない。この場合、第２の保護膜６０が、上部電極ＵＥと下部電極ＬＥとの間を短絡させてしまう。このような事態を回避するために、上部電極ＵＥ、第１の保護膜３０および絶縁膜４０の各側面に付着する金属残渣の膜厚は、数ｎｍから３０ｎｍ程度が好ましい。金属残渣の膜厚が数ｎｍ以上であることによって、第２の保護膜６０は、Ｈ_２ラジカル、Ｈ_２Ｏ、Ｏ_２等の劣化因子の侵入を防止することができる。金属残渣の膜厚が３０ｎｍ以下であることによって、この金属残渣を完全に酸化することができ、上部電極ＵＥと下部電極ＬＥとの間の短絡を防止することができる。

上部電極ＵＥ上には、ハードマスクとして用いられるシリコン窒化膜７０およびシリコン酸化膜８０が設けられている。第２の保護膜６０、シリコン窒化膜７０、シリコン酸化膜８０を被覆するように層間絶縁膜ＩＬＤ２が設けられている。コンタクトプラグＰＬＧ４は、層間絶縁膜ＩＬＤ２、シリコン窒化膜７０およびシリコン酸化膜８０を貫通して、上部電極ＵＥに電気的に接続されている。

図３から図６は、第１の実施形態によるＭＲＡＭの製造方法を示す断面図である。まず、シリコン基板等の半導体基板１０を準備する。半導体基板１０にＳＴＩ２０を形成し、アクティブエリアに選択トランジスタＳＴを形成する。選択トランジスタＳＴを被覆するように層間絶縁膜ＩＬＤ１を堆積し、層間絶縁膜ＩＬＤ１の表面を平坦化する。次に、選択トランジスタＳＴのソースＳおよびドレインＤのそれぞれに達するコンタクトプラグＣＳおよびＣＤを層間絶縁膜ＩＬＤ１内に形成する。

次に、層間絶縁膜ＩＬＤおよびコンタクトＣＳ、ＣＤ上に、下部電極の材料１０１を堆積する。下部電極の材料１０１上にＭＴＪ素子を形成する。ＭＴＪ素子の形成方法は、以下の通りである。まず、固定層の材料、トンネルバリア膜の材料および記録層の材料の順番に堆積する。これらの材料は上述の通りである。

次に、ＭＴＪ素子の材料の上に、ハードマスク（図示せず）の材料を堆積する。ハードマスクの材料は、例えば、ＳｉＯ_２、ＳｉＮである。ハードマスクの材料をＭＴＪ素子の平面パターンに加工する。そして、ハードマスクをマスクとして用いて、ＲＩＥ（Reactive Ion Etching）でＭＴＪ素子を加工する。これにより、ＭＴＪ素子が形成される。尚、ＭＴＪ素子は、コンタクトプラグＣＳおよびＰＬＧ４からずれた位置に配置されている。これは、コンタクトプラグ上のラフネスや結晶構造によるＭＴＪ素子の特性劣化を抑制するためである。

次に、ＭＴＪ素子の上面および側面を被覆するように第１の保護膜の材料としてシリコン窒化膜１０３およびシリコン酸化膜１０５を堆積する。次に、ＣＭＰ（Chemical Mechanical Polishing）を用いて、ＭＴＪ素子の上面が露出するまで、シリコン酸化膜１０５およびシリコン窒化膜１０３を研磨する。このとき、シリコン酸化膜１０５およびシリコン窒化膜１０３は、まだＭＴＪ素子の側面を被覆した状態である。

次に、シリコン酸化膜１０５、シリコン窒化膜１０３およびＭＴＪ素子上に、上部電極の材料１０７、絶縁膜１０９を順番に堆積する。

次に、ハードマスク８０の材料としてシリコン酸化膜を堆積し、リソグラフィおよびＲＩＥを用いてこのシリコン酸化膜を加工する。このとき、シリコン酸化膜は、ＭＴＪ素子を含む構造体の平面パターンに形成される。これにより、図３に示す構造が得られる。

次に、ハードマスク８０をマスクとして用いて、ＲＩＥで絶縁膜１０９、上部電極の材料１０７、シリコン酸化膜１０５、シリコン窒化膜１０３をエッチングする。これにより、図４に示すように上部電極ＵＥ、第１の保護膜３０および絶縁膜４０が形成される。このとき、下部電極の材料１０１は、まだエッチングされずに残っている。下部電極の材料１０１は、上記材料のエッチング時にエッチングストッパとして機能してもよい。

次に、ハードマスク８０、７０、上部電極ＵＥ、第１の保護膜３０および絶縁膜４０をマスクとして用いて、下部電極の材料１０１をエッチングする。材料１０１は、ＲＩＥ、ＩＢＥ（Ion Beam Etching）などを用いて加工される。このときのエッチング条件は、高バイアスかつ側面にフェンスが形成されやすい条件であることが好ましい。例えば、材料１０１は、酸素（Ｏ_２）および塩素（Ｃｌ_２）をそれぞれ１８０ｓｃｃｍおよび２０ｓｃｃｍの流量で供給された雰囲気中において、２００ワットのバイアスでエッチングされる。このとき、物理的な作用によって、下部電極の材料１０１が上部電極ＵＥ、第１の保護膜３０および絶縁膜４０の各側面に反跳し付着する。上部電極ＵＥ、第１の保護膜３０および絶縁膜４０の各側面に付着する材料１０１の膜厚は、エッチング時間で制御することができる。このようにして、下部電極ＵＥの形成と同時に、上部電極ＵＥ、第１の保護膜３０および絶縁膜４０の各側面に第２の保護膜５０の材料が残渣として付着する。

尚、酸化雰囲気中で下部電極の材料１０１のエッチングを行うことによって、下部電極の材料１０１のエッチング、および、上部電極ＵＥ、第１の保護膜３０および絶縁膜４０の各側面に付着した材料１０１の酸化を同時に（同一工程で）行うことができる。この場合、下部電極ＵＥの形成と同時に、上部電極ＵＥ、第１の保護膜３０および絶縁膜４０の各側面に第２の保護膜５０が形成される。

下部電極の材料１０１のエッチングが酸化雰囲気中で実行されない場合、あるいは、上部電極ＵＥ、第１の保護膜３０および絶縁膜４０の各側面に付着した材料１０１の酸化が不十分な場合、下部電極ＵＥの形成後、熱処理を実行し、上部電極ＵＥ、第１の保護膜３０および絶縁膜４０の各側面に付着した第２の保護膜５０の材料を酸化する。このとき、第２の保護膜５０は絶縁膜となる。これにより、図５に示す構造が得られる。

次に、図６に示すように、層間絶縁膜ＩＬＤ２を堆積し、層間絶縁膜ＩＬＤ２の平坦化後、図１に示すように、コンタクトプラグＰＬＧ１を形成する。さらに、層間絶縁膜ＩＬＤ３を堆積し、層間絶縁膜ＩＬＤ３の平坦化後、コンタクトプラグＰＬＧ２を形成する。さらに、層間絶縁膜の堆積およびコンタクトプラグの形成を繰り返して図１に示す構造が得られる。その後、多層配線構造（図示せず）を形成し、水素シンターアニールを行う。このときに、水素ラジカルが発生するが、第１および第２の保護膜５０、６０は、この水素ラジカルがＭＴＪ素子へ侵入することを抑制することができる。このようにして、本実施形態によるＭＲＡＭが完成する。

本実施形態によるＭＲＡＭは、ＭＴＪ素子の側壁に直接設けられた第１の保護膜３０、絶縁膜４０だけでなく、ＭＴＪ素子を囲む上部電極ＵＥ、下部電極ＬＥ、第１の保護膜３０および絶縁膜４０の各側面を被覆する第２の保護膜６０を備えている。これにより、多層配線の形成工程などで発生する水素ラジカル、Ｈ_２Ｏ、Ｏ_２等がＭＴＪ素子へ侵入することを抑制し、ＭＴＪ素子の劣化を抑制することができる。従って、本実施形態では、ＭＴＪ素子を充分に小さく微細化することが可能となる。

また、コンタクトプラグや多層配線にタングステンを採用した場合、タングステンの埋込みにおいて水素が大量に発生する可能性がある。しかし、この場合であっても、本実施形態によれば、第１および第２の保護膜５０、６０が水素の侵入を抑制することができる。

ＭＣ…メモリセル、ＳＴ…選択トランジスタ、ＭＴＪ…ＭＴＪ素子、ＬＥ…下部電極、ＵＥ…上部電極、１０…半導体基板、２０…ＳＴＩ、３０…第１の保護膜、４０…絶縁膜、６０…第２の保護膜、Ｄ…ドレイン、Ｓ…ソース、Ｇ…ゲート、ＣＳ…ソースコンタクト、ＣＤ…ドレインコンタクト、ＰＬＧ１〜ＰＬＧ５…コンタクトプラグ、ＩＬＤ１〜ＩＬＤ５…層間絶縁膜

Claims (7)

1. 半導体基板と、
   前記半導体基板上に形成された選択トランジスタと、
   前記選択トランジスタの一方の拡散層に電気的に接続された下部電極と、
   前記下部電極上に設けられた磁気トンネル接合素子と、
   前記磁気トンネル接合素子の側面に設けられた第１の保護膜と、
   前記磁気トンネル接合素子および前記第１の保護膜上に設けられた上部電極と、
   前記上部電極、前記第１の保護膜および前記下部電極の側面に設けられた第２の保護膜とを備えた半導体記憶装置。
2. 前記第２の保護膜は、絶縁性を有する金属酸化膜で構成されていることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記第２の保護膜は、前記下部電極の材料の酸化物から構成されることを特徴とする請求項１または請求項２に記載の半導体記憶装置。
4. 前記第２の保護膜は、ＴａＯｘ、ＡｌＯｘ、ＩｒＯｘ、ＴｉＯｘ、ＷＯｘまたはＺｒＯｘ（ｘは正数）で構成されていることを特徴とする請求項１から請求項３のいずれかに記載の半導体記憶装置。
5. 前記第２の保護膜の膜厚は、３０ｎｍ以下であることを特徴とする請求項１から請求項４のいずれかに記載の半導体記憶装置。
6. 半導体基板上にトランジスタを形成し、
   前記トランジスタの拡散層に接続されたコンタクトプラグを形成し、
   前記コンタクトプラグ上に下部電極の材料を堆積し、
   前記下部電極の材料上に磁気トンネル接合素子を形成し、
   前記磁気トンネル接合素子の上面および側面に第１の保護膜の材料を堆積し、
   前記磁気トンネル接合素子の上面が露出するまで前記第１の保護膜の材料を研磨し、
   前記磁気トンネル接合素子および前記第１の保護膜上に上部電極の材料を堆積し、
   前記上部電極の材料および前記第１の保護膜の材料を加工して前記上部電極および前記第１の保護膜を形成し、
   前記上部電極および前記第１の保護膜をマスクとして用いて、前記下部電極の材料を除去しながら、該下部電極の材料を前記上部電極および前記第１の保護膜の側面に付着させ、
   前記上部電極および前記第１の保護膜の側面に付着した前記下部電極の材料を酸化することによって第２の保護膜を形成することを具備した半導体記憶装置の製造方法。
7. 前記下部電極の材料の付着工程は、酸化雰囲気中で実行され、前記上部電極および前記第１の保護膜の側面に付着した前記下部電極の材料の酸化を同時に実行することを特徴とする請求項６に記載の半導体記憶装置の製造方法。

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