JPH11251547A - 半導体集積回路とその製造方法 - Google Patents
半導体集積回路とその製造方法Info
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- JPH11251547A JPH11251547A JP10047252A JP4725298A JPH11251547A JP H11251547 A JPH11251547 A JP H11251547A JP 10047252 A JP10047252 A JP 10047252A JP 4725298 A JP4725298 A JP 4725298A JP H11251547 A JPH11251547 A JP H11251547A
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Abstract
(57)【要約】
【課題】ＤＲＡＭ混載半導体集積回路において、異なる
耐圧を有するキャパシタを少ない占有面積により形成す
ることが困難であった。 【解決手段】キャパシタの絶縁膜の膜厚をメモリセル領
域とアナログ回路領域とで変えることにより、ＤＲＡＭ
のメモリセル領域ＭＣＲには膜厚の薄い絶縁膜によりト
レンチキャパシタＴＣ１を形成でき、アナログ回路領域
ＡＣＲには膜厚の厚い絶縁膜によりトレンチキャパシタ
ＴＣ２を形成している。したがって、ＤＲＡＭのメモリ
セル領域には容量が大きく高いデータ保持能力を有する
キャパシタを形成することができ、アナログ回路領域に
は高い信頼性を有するキャパシタを構成することができ
る。
耐圧を有するキャパシタを少ない占有面積により形成す
ることが困難であった。 【解決手段】キャパシタの絶縁膜の膜厚をメモリセル領
域とアナログ回路領域とで変えることにより、ＤＲＡＭ
のメモリセル領域ＭＣＲには膜厚の薄い絶縁膜によりト
レンチキャパシタＴＣ１を形成でき、アナログ回路領域
ＡＣＲには膜厚の厚い絶縁膜によりトレンチキャパシタ
ＴＣ２を形成している。したがって、ＤＲＡＭのメモリ
セル領域には容量が大きく高いデータ保持能力を有する
キャパシタを形成することができ、アナログ回路領域に
は高い信頼性を有するキャパシタを構成することができ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばダイナミッ
クランダムアクセスメモリ（ＤＲＡＭ）と他の回路を混
載した半導体集積回路とその製造方法に関する。
クランダムアクセスメモリ（ＤＲＡＭ）と他の回路を混
載した半導体集積回路とその製造方法に関する。
【０００２】
【従来の技術】例えばアナログ回路を内蔵した半導体集
積回路がある。このアナログ回路が例えばＤ／Ａコンバ
ータである場合、デジタル信号からアナログ信号に変換
する際、アナログ信号を平滑化、安定化するため、大き
な容量を有するキャパシタを形成する必要がある。この
キャパシタは、従来、半導体集積回路を構成するＭＯＳ
ＦＥＴのゲートキャパシタを利用して形成されていた。
しかし、ゲートキャパシタによりキャパシタを形成する
場合、大きな容量を得るためには大きな面積のゲートを
形成する必要があるため、キャパシタの占有面積が大き
くなるという問題を有していた。
積回路がある。このアナログ回路が例えばＤ／Ａコンバ
ータである場合、デジタル信号からアナログ信号に変換
する際、アナログ信号を平滑化、安定化するため、大き
な容量を有するキャパシタを形成する必要がある。この
キャパシタは、従来、半導体集積回路を構成するＭＯＳ
ＦＥＴのゲートキャパシタを利用して形成されていた。
しかし、ゲートキャパシタによりキャパシタを形成する
場合、大きな容量を得るためには大きな面積のゲートを
形成する必要があるため、キャパシタの占有面積が大き
くなるという問題を有していた。
【０００３】
【発明が解決しようとする課題】一方、近年、ＤＲＡＭ
からなる半導体記憶装置と、メモリに記憶されたデータ
を特殊処理するロジック回路やアナログ回路とを１チッ
プに収めた所謂混載集積回路の開発が盛んに行われてい
る。ＤＲＡＭは単位面積当たりの容量が大きいデータ保
持用のセルキャパシタを有している。このため、ＤＲＡ
Ｍと上記大きなキャパシタを有するアナログ回路とを混
載する場合、ＤＲＡＭのセルキャパシタをアナログ回路
のキャパシタとして使用することが考えられる。しか
し、ＤＲＡＭのセルキャパシタはセルのデータ保持能力
を高めるとともに容量を増大するため、キャパシタ絶縁
膜の膜厚が極めて薄くされている。一方、アナログ回路
のキャパシタに印加されるバイアス電圧や電圧の印加時
間の条件はＤＲＡＭのセルキャパシタに比べると格段に
大きく、且つ長く設定されている。したがって、このセ
ルキャパシタをアナログ回路のキャパシタとして使用し
ようとすると、絶縁膜が破壊されるなどの障害が発生す
る可能性があり、十分な信頼性を確保することが困難で
あると考えられる。このため、セルキャパシタをアナロ
グ回路のキャパシタとして使用することができない状況
であった。
からなる半導体記憶装置と、メモリに記憶されたデータ
を特殊処理するロジック回路やアナログ回路とを１チッ
プに収めた所謂混載集積回路の開発が盛んに行われてい
る。ＤＲＡＭは単位面積当たりの容量が大きいデータ保
持用のセルキャパシタを有している。このため、ＤＲＡ
Ｍと上記大きなキャパシタを有するアナログ回路とを混
載する場合、ＤＲＡＭのセルキャパシタをアナログ回路
のキャパシタとして使用することが考えられる。しか
し、ＤＲＡＭのセルキャパシタはセルのデータ保持能力
を高めるとともに容量を増大するため、キャパシタ絶縁
膜の膜厚が極めて薄くされている。一方、アナログ回路
のキャパシタに印加されるバイアス電圧や電圧の印加時
間の条件はＤＲＡＭのセルキャパシタに比べると格段に
大きく、且つ長く設定されている。したがって、このセ
ルキャパシタをアナログ回路のキャパシタとして使用し
ようとすると、絶縁膜が破壊されるなどの障害が発生す
る可能性があり、十分な信頼性を確保することが困難で
あると考えられる。このため、セルキャパシタをアナロ
グ回路のキャパシタとして使用することができない状況
であった。
【０００４】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、ＤＲＡＭ混
載集積回路において、ＤＲＡＭのセルキャパシタとほぼ
同一構成のキャパシタによりＤＲＡＭ以外の回路のキャ
パシタを構成することにより、占有面積の増大を防止し
て所要の容量を有するキャパシタを形成することができ
るとともに、信頼性が優れた半導体集積回路とその製造
方法を提供しようとするものである。
れたものであり、その目的とするところは、ＤＲＡＭ混
載集積回路において、ＤＲＡＭのセルキャパシタとほぼ
同一構成のキャパシタによりＤＲＡＭ以外の回路のキャ
パシタを構成することにより、占有面積の増大を防止し
て所要の容量を有するキャパシタを形成することができ
るとともに、信頼性が優れた半導体集積回路とその製造
方法を提供しようとするものである。
【０００５】
【課題を解決するための手段】本発明の半導体集積回路
は、上記課題を解決するため、半導体基板と、この半導
体基板のメモリセル領域に形成された第１のトレンチ
と、前記半導体基板の前記メモリセル領域以外の領域に
形成され、前記第１のトレンチと同一形状の第２のトレ
ンチと、前記第１のトレンチ内に形成された第１のキャ
パシタ絶縁膜と、前記第２のトレンチ内に形成され、前
記第１のキャパシタ絶縁膜より膜厚が厚い第２のキャパ
シタ絶縁膜と、前記第１、第２のトレンチ内に形成され
たストレージ電極とを具備している。
は、上記課題を解決するため、半導体基板と、この半導
体基板のメモリセル領域に形成された第１のトレンチ
と、前記半導体基板の前記メモリセル領域以外の領域に
形成され、前記第１のトレンチと同一形状の第２のトレ
ンチと、前記第１のトレンチ内に形成された第１のキャ
パシタ絶縁膜と、前記第２のトレンチ内に形成され、前
記第１のキャパシタ絶縁膜より膜厚が厚い第２のキャパ
シタ絶縁膜と、前記第１、第２のトレンチ内に形成され
たストレージ電極とを具備している。
【０００６】本発明の半導体集積回路は、半導体基板
と、この半導体基板のメモリセル領域に形成された第１
のストレージ電極と、前記半導体基板の前記メモリセル
領域以外の領域に形成され、前記第１のストレージ電極
と同一形状の第２のストレージ電極と、前記第１のスト
レージ電極上に形成された第１のキャパシタ絶縁膜と、
前記第２のストレージ電極上に形成され、前記第１のキ
ャパシタ絶縁膜より膜厚が厚い第２のキャパシタ絶縁膜
と、前記第１、第２のキャパシタ絶縁膜上に形成された
プレート電極とを具備している。
と、この半導体基板のメモリセル領域に形成された第１
のストレージ電極と、前記半導体基板の前記メモリセル
領域以外の領域に形成され、前記第１のストレージ電極
と同一形状の第２のストレージ電極と、前記第１のスト
レージ電極上に形成された第１のキャパシタ絶縁膜と、
前記第２のストレージ電極上に形成され、前記第１のキ
ャパシタ絶縁膜より膜厚が厚い第２のキャパシタ絶縁膜
と、前記第１、第２のキャパシタ絶縁膜上に形成された
プレート電極とを具備している。
【０００７】前記第２のキャパシタ絶縁膜は複合膜から
なり、前記第１のキャパシタ絶縁膜は前記第２のキャパ
シタ絶縁膜より膜の組合わせ数が少ない複合膜からな
る。前記第１、第２のキャパシタ絶縁膜は互いに材質が
異なっている。
なり、前記第１のキャパシタ絶縁膜は前記第２のキャパ
シタ絶縁膜より膜の組合わせ数が少ない複合膜からな
る。前記第１、第２のキャパシタ絶縁膜は互いに材質が
異なっている。
【０００８】本発明の半導体集積回路の製造方法は、半
導体基板の第１の回路素子形成領域に第１のトレンチを
形成し、前記第１の回路素子形成領域以外の第２の回路
素子形成領域に前記第１のトレンチと同一形状の第２の
トレンチを形成する工程と、前記第１のトレンチ内に第
１のキャパシタ絶縁膜を形成する工程と、前記第１のト
レンチ内に第１のストレージ電極を形成する工程と、前
記第２のトレンチ内に前記第１のキャパシタ絶縁膜より
膜厚が厚い第２のキャパシタ絶縁膜を形成する工程と、
前記第２のトレンチ内に第２のストレージ電極を形成す
る工程とを具備している。
導体基板の第１の回路素子形成領域に第１のトレンチを
形成し、前記第１の回路素子形成領域以外の第２の回路
素子形成領域に前記第１のトレンチと同一形状の第２の
トレンチを形成する工程と、前記第１のトレンチ内に第
１のキャパシタ絶縁膜を形成する工程と、前記第１のト
レンチ内に第１のストレージ電極を形成する工程と、前
記第２のトレンチ内に前記第１のキャパシタ絶縁膜より
膜厚が厚い第２のキャパシタ絶縁膜を形成する工程と、
前記第２のトレンチ内に第２のストレージ電極を形成す
る工程とを具備している。
【０００９】本発明の半導体集積回路の製造方法は、半
導体基板の第１の回路素子形成領域に第１のストレージ
電極を形成し、前記第１の回路素子形成領域以外の第２
の回路素子形成領域に前記第１のストレージ電極と同一
形状の第２のストレージ電極を形成する工程と、前記第
１のストレージ電極上に第１のキャパシタ絶縁膜を形成
する工程と、前記第２のストレージ電極上に前記第１の
キャパシタ絶縁膜より膜厚が厚い第２のキャパシタ絶縁
膜を形成する工程と、前記第１、第２のキャパシタ絶縁
膜上に形成されたプレート電極とを具備している。
導体基板の第１の回路素子形成領域に第１のストレージ
電極を形成し、前記第１の回路素子形成領域以外の第２
の回路素子形成領域に前記第１のストレージ電極と同一
形状の第２のストレージ電極を形成する工程と、前記第
１のストレージ電極上に第１のキャパシタ絶縁膜を形成
する工程と、前記第２のストレージ電極上に前記第１の
キャパシタ絶縁膜より膜厚が厚い第２のキャパシタ絶縁
膜を形成する工程と、前記第１、第２のキャパシタ絶縁
膜上に形成されたプレート電極とを具備している。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１乃至図１０は、本発明
の第１の実施の形態を示す製造工程を示している。第１
の実施の形態は、例えばＤＲＡＭとＤ／Ａコンバータの
ようにキャパシタを有するアナログ回路とを混載した半
導体集積回路に係わり、特に、トレンチキャパシタを用
いたＤＲＡＭと、このトレンチキャパシタを例えばアナ
ログ回路のキャパシタに適用した半導体集積回路の例を
示している。
て図面を参照して説明する。図１乃至図１０は、本発明
の第１の実施の形態を示す製造工程を示している。第１
の実施の形態は、例えばＤＲＡＭとＤ／Ａコンバータの
ようにキャパシタを有するアナログ回路とを混載した半
導体集積回路に係わり、特に、トレンチキャパシタを用
いたＤＲＡＭと、このトレンチキャパシタを例えばアナ
ログ回路のキャパシタに適用した半導体集積回路の例を
示している。
【００１１】図１において、Ｐ型シリコン基板１１は高
濃度のボロン（Ｂ）を含み、抵抗率が０．００５〜０．
０１Ω・ｃｍに設定されている。このＰ型シリコン基板
１１の上には、Ｐ型シリコン層１２がエピタキシャル成
長されている。このＰ型シリコン層１２は例えば膜厚が
ほぼ２．５μｍ、抵抗率が１〜４Ω・ｃｍに設定されて
いる。このシリコン層１２の上には、熱酸化によりシリ
コン酸化膜１３が例えば１００オングストローム程度形
成され、このシリコン酸化膜１３の上にはシリコン窒化
膜１４、シリコン酸化膜１５が例えばＣＶＤ（化学気相
成長）法により順次堆積されている。前記シリコン窒化
膜１４の膜厚は例えば２０００オングストロームであ
り、シリコン酸化膜１５の膜厚は例えば６０００オング
ストロームである。
濃度のボロン（Ｂ）を含み、抵抗率が０．００５〜０．
０１Ω・ｃｍに設定されている。このＰ型シリコン基板
１１の上には、Ｐ型シリコン層１２がエピタキシャル成
長されている。このＰ型シリコン層１２は例えば膜厚が
ほぼ２．５μｍ、抵抗率が１〜４Ω・ｃｍに設定されて
いる。このシリコン層１２の上には、熱酸化によりシリ
コン酸化膜１３が例えば１００オングストローム程度形
成され、このシリコン酸化膜１３の上にはシリコン窒化
膜１４、シリコン酸化膜１５が例えばＣＶＤ（化学気相
成長）法により順次堆積されている。前記シリコン窒化
膜１４の膜厚は例えば２０００オングストロームであ
り、シリコン酸化膜１５の膜厚は例えば６０００オング
ストロームである。
【００１２】次に、図２に示すように、前記シリコン酸
化膜１５の上にレジスト膜１６を塗布し、このレジスト
膜１６をトレンチの形状に応じてパターニングする。こ
のレジストパターンをマスクとして、前記シリコン酸化
膜１５、シリコン窒化膜１４、シリコン酸化膜１３をＲ
ＩＥ（反応性イオンエッチング）によりエッチングし、
シリコン層１２の表面を露出させる。
化膜１５の上にレジスト膜１６を塗布し、このレジスト
膜１６をトレンチの形状に応じてパターニングする。こ
のレジストパターンをマスクとして、前記シリコン酸化
膜１５、シリコン窒化膜１４、シリコン酸化膜１３をＲ
ＩＥ（反応性イオンエッチング）によりエッチングし、
シリコン層１２の表面を露出させる。
【００１３】次に、図３に示すように、前記レジスト膜
１６を除去し、シリコン酸化膜５をマスクとして前記シ
リコン層１２、及びシリコン基板１１をＲＩＥによりエ
ッチングし、トレンチＴＲ１、ＴＲ２を形成する。この
うちトレンチＴＲ１はメモリセル領域ＭＣＲに形成さ
れ、トレンチＴＲ２はアナログ回路領域ＡＣＲに形成さ
れる。
１６を除去し、シリコン酸化膜５をマスクとして前記シ
リコン層１２、及びシリコン基板１１をＲＩＥによりエ
ッチングし、トレンチＴＲ１、ＴＲ２を形成する。この
うちトレンチＴＲ１はメモリセル領域ＭＣＲに形成さ
れ、トレンチＴＲ２はアナログ回路領域ＡＣＲに形成さ
れる。
【００１４】次に、図４に示すように、アナログ回路用
のキャパシタ絶縁膜としての厚いＯＮＯ膜が形成され
る。すなわち、先ず、基板全体を酸化し、ボトム酸化膜
としてのシリコン酸化膜１７をトレンチＴＲ１、ＴＲ２
の内面を含む全面に形成する。尚、シリコン酸化膜１５
上に形成されるシリコン酸化膜１７は図示していない。
このシリコン酸化膜１７の膜厚は約１００オングストロ
ームである。このシリコン酸化膜１７の上に、ＣＶＤ法
によりシリコン窒化膜１８を約１００オングストローム
の膜厚で堆積する。次いで、このシリコン窒化膜１８の
表面を酸化し、トップ酸化膜としてのシリコン酸化膜１
９を形成する。このシリコン酸化膜１９の膜厚は約５０
オングストロームである。このようにして、シリコン酸
化膜１７、シリコン窒化膜１８、シリコン酸化膜１９か
らなる第１のＯＮＯ膜２０が形成される。
のキャパシタ絶縁膜としての厚いＯＮＯ膜が形成され
る。すなわち、先ず、基板全体を酸化し、ボトム酸化膜
としてのシリコン酸化膜１７をトレンチＴＲ１、ＴＲ２
の内面を含む全面に形成する。尚、シリコン酸化膜１５
上に形成されるシリコン酸化膜１７は図示していない。
このシリコン酸化膜１７の膜厚は約１００オングストロ
ームである。このシリコン酸化膜１７の上に、ＣＶＤ法
によりシリコン窒化膜１８を約１００オングストローム
の膜厚で堆積する。次いで、このシリコン窒化膜１８の
表面を酸化し、トップ酸化膜としてのシリコン酸化膜１
９を形成する。このシリコン酸化膜１９の膜厚は約５０
オングストロームである。このようにして、シリコン酸
化膜１７、シリコン窒化膜１８、シリコン酸化膜１９か
らなる第１のＯＮＯ膜２０が形成される。
【００１５】次に、図５に示すように、ヒ素（Ａｓ）を
十分に含んだポリシリコン層２１を全面に堆積してトレ
ンチＴＲ１、ＴＲ２を埋め込む。この後、基板表面に堆
積したポリシリコン層２１、シリコン酸化膜１８、及び
シリコン窒化膜１９をＲＩＥ等のプラズマを用いたエッ
チング、あるいはＣＭＰ（化学的機械研磨）によりエッ
チバックして除去することにより、トレンチＴＲ１、Ｔ
Ｒ２内に電荷を蓄積するためのポリシリコン層２１から
なるストレージ電極を形成する。
十分に含んだポリシリコン層２１を全面に堆積してトレ
ンチＴＲ１、ＴＲ２を埋め込む。この後、基板表面に堆
積したポリシリコン層２１、シリコン酸化膜１８、及び
シリコン窒化膜１９をＲＩＥ等のプラズマを用いたエッ
チング、あるいはＣＭＰ（化学的機械研磨）によりエッ
チバックして除去することにより、トレンチＴＲ１、Ｔ
Ｒ２内に電荷を蓄積するためのポリシリコン層２１から
なるストレージ電極を形成する。
【００１６】次に、全面にレジストを塗布し、図６に示
すように、アナログ回路領域ＡＣＲをレジスト膜２２で
覆うように、レジストをパターニングする。この後、酸
化膜に対して高い選択比を有する等方性プラズマエッチ
ングにより、トレンチＴＲ１内のポリシリコン層２１を
除去する。続いて、シリコン酸化膜１９を希フッ酸によ
り除去し、酸化膜に対して高い選択比を有する等方性プ
ラズマエッチングにより、シリコン窒化膜１８を除去
し、さらに、希フッ酸によりシリコン酸化膜１７を除去
する。このような処理により、図６に示すように、トレ
ンチＴＲ１のシリコンを露出させる。
すように、アナログ回路領域ＡＣＲをレジスト膜２２で
覆うように、レジストをパターニングする。この後、酸
化膜に対して高い選択比を有する等方性プラズマエッチ
ングにより、トレンチＴＲ１内のポリシリコン層２１を
除去する。続いて、シリコン酸化膜１９を希フッ酸によ
り除去し、酸化膜に対して高い選択比を有する等方性プ
ラズマエッチングにより、シリコン窒化膜１８を除去
し、さらに、希フッ酸によりシリコン酸化膜１７を除去
する。このような処理により、図６に示すように、トレ
ンチＴＲ１のシリコンを露出させる。
【００１７】次に、図７に示すように、レジスト膜２２
を除去した後、メモリセル領域ＭＣＲに前記第１のＯＮ
Ｏ膜２０より薄いＯＮＯ膜が形成される。すなわち、先
ず、基板全体を酸化して膜厚が約５０オングストローム
のシリコン酸化膜２３をトレンチＴＲ１の内面を含む全
面に形成する。このシリコン酸化膜２３の上に、ＣＶＤ
法によりシリコン窒化膜２４を約７０オングストローム
の膜厚で堆積する。次いで、このシリコン窒化膜２４の
表面を酸化し、膜厚が約３０オングストロームのシリコ
ン酸化膜２５を形成する。このようにして、シリコン酸
化膜２３、シリコン窒化膜２４、シリコン酸化膜２５か
らなる第２のＯＮＯ膜２６が形成される。
を除去した後、メモリセル領域ＭＣＲに前記第１のＯＮ
Ｏ膜２０より薄いＯＮＯ膜が形成される。すなわち、先
ず、基板全体を酸化して膜厚が約５０オングストローム
のシリコン酸化膜２３をトレンチＴＲ１の内面を含む全
面に形成する。このシリコン酸化膜２３の上に、ＣＶＤ
法によりシリコン窒化膜２４を約７０オングストローム
の膜厚で堆積する。次いで、このシリコン窒化膜２４の
表面を酸化し、膜厚が約３０オングストロームのシリコ
ン酸化膜２５を形成する。このようにして、シリコン酸
化膜２３、シリコン窒化膜２４、シリコン酸化膜２５か
らなる第２のＯＮＯ膜２６が形成される。
【００１８】次に、図８に示すように、ヒ素を十分に含
んだポリシリコン層２７を全面に堆積してトレンチＴＲ
１を埋め込み、基板表面に堆積したポリシリコン層２
７、シリコン酸化膜２５、及びシリコン窒化膜２４をＲ
ＩＥ等のプラズマを用いたエッチングあるいはＣＭＰに
よりエッチバックして除去することにより、トレンチＴ
Ｒ１内に電荷を蓄積するためのストレージ電極を形成す
る。
んだポリシリコン層２７を全面に堆積してトレンチＴＲ
１を埋め込み、基板表面に堆積したポリシリコン層２
７、シリコン酸化膜２５、及びシリコン窒化膜２４をＲ
ＩＥ等のプラズマを用いたエッチングあるいはＣＭＰに
よりエッチバックして除去することにより、トレンチＴ
Ｒ１内に電荷を蓄積するためのストレージ電極を形成す
る。
【００１９】次に、基板上のシリコン酸化膜１５をフッ
酸で除去し、トレンチＴＲ１、ＴＲ２内に埋め込んだポ
リシリコン層２１、２７をシリコン層１２の表面までエ
ッチバックさせる。さらに、シリコン窒化膜１４を高温
のリン酸（Ｈ2 ＰＯ3 ）で除去することにより、図９に
示すように、メモリセル用のトレンチキャパシタＴＣ１
とアナログ回路用のトレンチキャパシタＴＣ２が完成さ
れる。トレンチキャパシタＴＣ２のキャパシタ絶縁膜の
膜厚は、前述したように、トレンチキャパシタＴＣ１の
キャパシタ絶縁膜の膜厚より厚くなっている。
酸で除去し、トレンチＴＲ１、ＴＲ２内に埋め込んだポ
リシリコン層２１、２７をシリコン層１２の表面までエ
ッチバックさせる。さらに、シリコン窒化膜１４を高温
のリン酸（Ｈ2 ＰＯ3 ）で除去することにより、図９に
示すように、メモリセル用のトレンチキャパシタＴＣ１
とアナログ回路用のトレンチキャパシタＴＣ２が完成さ
れる。トレンチキャパシタＴＣ２のキャパシタ絶縁膜の
膜厚は、前述したように、トレンチキャパシタＴＣ１の
キャパシタ絶縁膜の膜厚より厚くなっている。
【００２０】この後、図１０に示すように、例えばトレ
ンチＴＲ１、ＴＲ２の相互間等に位置するシリコン層１
２の表面領域に浅いトレンチが形成され、このトレンチ
に酸化物が充填されてＳＴＩ（Shallow Trench Isolati
on）からなる素子分離領域２８が形成される。続いて、
ゲート酸化膜２９ａ、２９ｂ、ゲート電極３０ａ、３０
ｂ、ソース／ドレイン領域を形成するＮ+ 拡散層３１
ａ、３１ｂ、３１ｃ、３１ｄが形成されＮチャネルＭＯ
ＳＦＥＴＱ１、Ｑ２が形成される。前記Ｎ+ 拡散層３１
ａ〜３１ｄの形成と同時に、アナログ回路領域ＡＣＲに
は導電層としてのＮ+ 拡散層３２が形成される。この
後、層間絶縁膜となるシリコン酸化膜３３が堆積され、
このシリコン酸化膜３３はＣＭＰにより平坦化される。
次いで、図示せぬレジストを塗布してパターニングし、
このレジストパターンをマスクとしてシリコン酸化膜３
３をＲＩＥによりエッチングし、開口３３ａ、３３ｂを
形成する。前記開口３３ａは例えばトランジスタＱ１の
ドレインとしてのＮ+ 拡散層３１ｂと前記トレンチキャ
パシタＴＣ１のストレージ電極としてのポリシリコン層
２７を露出させ、前記開口３３ｂは前記導電層としての
Ｎ+ 拡散層３２とトレンチキャパシタＴＣ２のストレー
ジ電極としてのポリシリコン層２１を露出させる。次
に、図示せぬレジストを除去した後、リン又はヒ素を含
んだポリシリコンを十分な厚さで堆積することにより、
前記開口３３ａ、３３ｂを埋め込む。この後、開口３３
ａ、３３ｂ内部以外のポリシリコンをＲＩＥでエッチバ
ックして除去し、Ｎ+ 拡散層３１ｂとポリシリコン層２
１とを接続するプラグ３４ａ、及びＮ+ 拡散層３２とポ
リシリコン層２１とを接続するプラグ３４ｂを形成す
る。
ンチＴＲ１、ＴＲ２の相互間等に位置するシリコン層１
２の表面領域に浅いトレンチが形成され、このトレンチ
に酸化物が充填されてＳＴＩ（Shallow Trench Isolati
on）からなる素子分離領域２８が形成される。続いて、
ゲート酸化膜２９ａ、２９ｂ、ゲート電極３０ａ、３０
ｂ、ソース／ドレイン領域を形成するＮ+ 拡散層３１
ａ、３１ｂ、３１ｃ、３１ｄが形成されＮチャネルＭＯ
ＳＦＥＴＱ１、Ｑ２が形成される。前記Ｎ+ 拡散層３１
ａ〜３１ｄの形成と同時に、アナログ回路領域ＡＣＲに
は導電層としてのＮ+ 拡散層３２が形成される。この
後、層間絶縁膜となるシリコン酸化膜３３が堆積され、
このシリコン酸化膜３３はＣＭＰにより平坦化される。
次いで、図示せぬレジストを塗布してパターニングし、
このレジストパターンをマスクとしてシリコン酸化膜３
３をＲＩＥによりエッチングし、開口３３ａ、３３ｂを
形成する。前記開口３３ａは例えばトランジスタＱ１の
ドレインとしてのＮ+ 拡散層３１ｂと前記トレンチキャ
パシタＴＣ１のストレージ電極としてのポリシリコン層
２７を露出させ、前記開口３３ｂは前記導電層としての
Ｎ+ 拡散層３２とトレンチキャパシタＴＣ２のストレー
ジ電極としてのポリシリコン層２１を露出させる。次
に、図示せぬレジストを除去した後、リン又はヒ素を含
んだポリシリコンを十分な厚さで堆積することにより、
前記開口３３ａ、３３ｂを埋め込む。この後、開口３３
ａ、３３ｂ内部以外のポリシリコンをＲＩＥでエッチバ
ックして除去し、Ｎ+ 拡散層３１ｂとポリシリコン層２
１とを接続するプラグ３４ａ、及びＮ+ 拡散層３２とポ
リシリコン層２１とを接続するプラグ３４ｂを形成す
る。
【００２１】この後、層間絶縁膜としてのシリコン酸化
膜３５を全面に堆積し、例えばアナログ回路領域ＡＣＲ
に前記開口３３ａ、３３ｂと同様にして、Ｎ+ 拡散層３
２とトランジスタのＮ+ 拡散層３１ｃとを露出する開口
３５ａ、３５ｂを形成する。この後、これら開口３５
ａ、３５ｂ内を例えばアルミニウムからなるプラグ３６
ａ、３６ｂにより埋め込む。次いで、シリコン酸化膜３
５上のメモリセル領域ＭＣＲ、及びアナログ回路領域Ａ
ＣＲに例えばアルミニウムからなる所要の配線３７ａ、
３７ｂを形成する。この配線３７ｂにより前記プラグ３
６ａ、３６ｂが電気的に接続される。
膜３５を全面に堆積し、例えばアナログ回路領域ＡＣＲ
に前記開口３３ａ、３３ｂと同様にして、Ｎ+ 拡散層３
２とトランジスタのＮ+ 拡散層３１ｃとを露出する開口
３５ａ、３５ｂを形成する。この後、これら開口３５
ａ、３５ｂ内を例えばアルミニウムからなるプラグ３６
ａ、３６ｂにより埋め込む。次いで、シリコン酸化膜３
５上のメモリセル領域ＭＣＲ、及びアナログ回路領域Ａ
ＣＲに例えばアルミニウムからなる所要の配線３７ａ、
３７ｂを形成する。この配線３７ｂにより前記プラグ３
６ａ、３６ｂが電気的に接続される。
【００２２】ここで、本発明は、メモリセルアレイ領域
に設けられた配線３７ａの幅よりもアナログ回路領域に
設けられた配線３７ｂの幅を広く形成している。これに
より幅の広い配線３７ｂはその下方の層に設けられた素
子、特に、トレンチキャパシタＴＲ２をシールドしてい
るため、これを保護できる。
に設けられた配線３７ａの幅よりもアナログ回路領域に
設けられた配線３７ｂの幅を広く形成している。これに
より幅の広い配線３７ｂはその下方の層に設けられた素
子、特に、トレンチキャパシタＴＲ２をシールドしてい
るため、これを保護できる。
【００２３】この後、全面にシリコン酸化膜３８、シリ
コン窒化膜３９が順次堆積され、トレンチキャパシタＴ
Ｃ１を有するＤＲＡＭと、トレンチキャパシタＴＣ２を
有するＤＲＡＭとアナログ回路が混載された半導体集積
回路が完成される。
コン窒化膜３９が順次堆積され、トレンチキャパシタＴ
Ｃ１を有するＤＲＡＭと、トレンチキャパシタＴＣ２を
有するＤＲＡＭとアナログ回路が混載された半導体集積
回路が完成される。
【００２４】上記第１の実施の形態によれば、セルキャ
パシタの絶縁膜の膜厚をメモリセル領域とアナログ回路
領域とで変えることにより、ＤＲＡＭのメモリセル領域
には膜厚の薄い絶縁膜によりセルキャパシタを形成で
き、アナログ回路領域には膜厚の厚い絶縁膜によりキャ
パシタを形成している。したがって、ＤＲＡＭのメモリ
セル領域には容量が大きく高いデータ保持能力を有する
セルキャパシタを形成することができ、アナログ回路領
域には高い耐圧を有し、信頼性が優れたキャパシタを構
成することができる。
パシタの絶縁膜の膜厚をメモリセル領域とアナログ回路
領域とで変えることにより、ＤＲＡＭのメモリセル領域
には膜厚の薄い絶縁膜によりセルキャパシタを形成で
き、アナログ回路領域には膜厚の厚い絶縁膜によりキャ
パシタを形成している。したがって、ＤＲＡＭのメモリ
セル領域には容量が大きく高いデータ保持能力を有する
セルキャパシタを形成することができ、アナログ回路領
域には高い耐圧を有し、信頼性が優れたキャパシタを構
成することができる。
【００２５】しかも、アナログ回路のキャパシタは、Ｄ
ＲＡＭのセルキャパシタと同様のトレンチ構造のキャパ
シタであるため、従来のＭＯＳＦＥＴのゲートキャパシ
タに比べて小さい占有面積で同等の容量を得ることがで
きる。したがって、ＤＲＡＭ混載半導体集積回路におい
て、アナログ回路のキャパシタの占有面積を大幅に縮小
することができるため、回路設計の自由度を大幅に向上
できる。
ＲＡＭのセルキャパシタと同様のトレンチ構造のキャパ
シタであるため、従来のＭＯＳＦＥＴのゲートキャパシ
タに比べて小さい占有面積で同等の容量を得ることがで
きる。したがって、ＤＲＡＭ混載半導体集積回路におい
て、アナログ回路のキャパシタの占有面積を大幅に縮小
することができるため、回路設計の自由度を大幅に向上
できる。
【００２６】次に、本発明の第２の実施の形態について
説明する。この実施の形態は、本発明をスタック型セル
に適用した場合を示している。先ず、図１１に示すよう
に、例えば比抵抗１〜４Ω・ｃｍのＰ型シリコン基板４
１の上面にＰ型ウェル４２を形成し、このＰ型ウェル４
２の表面領域に素子分離領域としてのＳＴＩ４３を形成
する。この後、メモリセル領域ＭＣＲ、及び例えばアナ
ログ回路領域ＡＣＲにゲート酸化膜４４ａ、４４ｂ、ゲ
ート電極４５ａ、４５ｂを形成するとともに、ソース／
ドレイン領域としてのＮ+ 拡散層４６ａ、４６ｂ、４６
ｃ、４６ｄを形成し、Ｎ型ＭＯＳＦＥＴＱ１、Ｑ２を形
成する。これらＮ型ＭＯＳＦＥＴＱ１、Ｑ２の形成工程
はこの実施の形態の本質とは相違するため、詳細な説明
は省略する。
説明する。この実施の形態は、本発明をスタック型セル
に適用した場合を示している。先ず、図１１に示すよう
に、例えば比抵抗１〜４Ω・ｃｍのＰ型シリコン基板４
１の上面にＰ型ウェル４２を形成し、このＰ型ウェル４
２の表面領域に素子分離領域としてのＳＴＩ４３を形成
する。この後、メモリセル領域ＭＣＲ、及び例えばアナ
ログ回路領域ＡＣＲにゲート酸化膜４４ａ、４４ｂ、ゲ
ート電極４５ａ、４５ｂを形成するとともに、ソース／
ドレイン領域としてのＮ+ 拡散層４６ａ、４６ｂ、４６
ｃ、４６ｄを形成し、Ｎ型ＭＯＳＦＥＴＱ１、Ｑ２を形
成する。これらＮ型ＭＯＳＦＥＴＱ１、Ｑ２の形成工程
はこの実施の形態の本質とは相違するため、詳細な説明
は省略する。
【００２７】次に、図１２に示すように、全面に層間絶
縁膜となるシリコン酸化膜４７を堆積し、ＣＭＰにより
平坦化する。この後、シリコン酸化膜４７の上にレジス
ト４８を塗布し、これをパターニングする。このレジス
トパターンをマスクとして前記シリコン酸化膜４７を例
えばＲＩＥによりエッチングし、前記ドレインを構成す
るＮ+ 拡散層４６ｂ、４６ｃを露出するコンタクト孔４
９ａ、４９ｂを形成する。
縁膜となるシリコン酸化膜４７を堆積し、ＣＭＰにより
平坦化する。この後、シリコン酸化膜４７の上にレジス
ト４８を塗布し、これをパターニングする。このレジス
トパターンをマスクとして前記シリコン酸化膜４７を例
えばＲＩＥによりエッチングし、前記ドレインを構成す
るＮ+ 拡散層４６ｂ、４６ｃを露出するコンタクト孔４
９ａ、４９ｂを形成する。
【００２８】次に、前記レジスト４８を除去した後、リ
ン、若しくはヒ素を含むポリシリコンを例えばＣＶＤに
より十分な厚さで堆積する。この後、このポリシリコン
を例えばＲＩＥによりエッチバックすることにより、図
１３に示すように、前記コンタクト孔４９ａ、４９ｂ内
をポリシリコン層５０ａ、５０ｂにより埋め込む。次
に、リン、若しくはヒ素を含むポリシリコン層５１を例
えばＣＶＤにより堆積し、この上にレジスト５２を堆積
する。
ン、若しくはヒ素を含むポリシリコンを例えばＣＶＤに
より十分な厚さで堆積する。この後、このポリシリコン
を例えばＲＩＥによりエッチバックすることにより、図
１３に示すように、前記コンタクト孔４９ａ、４９ｂ内
をポリシリコン層５０ａ、５０ｂにより埋め込む。次
に、リン、若しくはヒ素を含むポリシリコン層５１を例
えばＣＶＤにより堆積し、この上にレジスト５２を堆積
する。
【００２９】続いて、図１４に示すように、前記レジス
ト５２をパターニングし、このレジストパターンをマス
クとして前記ポリシリコン層５１を例えばＲＩＥにより
エッチングし、前記ポリシリコン層５０ａ、５０ｂに接
続されたストレージ電極５１ａ、５１ｂを形成する。
ト５２をパターニングし、このレジストパターンをマス
クとして前記ポリシリコン層５１を例えばＲＩＥにより
エッチングし、前記ポリシリコン層５０ａ、５０ｂに接
続されたストレージ電極５１ａ、５１ｂを形成する。
【００３０】次に、前記レジスト５２を除去した後、図
１５に示すように、キャパシタ絶縁膜となる膜厚の異な
る二種類のＯＮＯ膜を形成する。先ず、基板全体を酸化
して、ストレージ電極５１ａ、５１ｂ上にボトム酸化膜
としてのシリコン酸化膜５３を形成する。尚、ストレー
ジ電極５１ａ上のシリコン酸化膜５３及び後述する各種
膜は図示していない。このシリコン酸化膜５３の膜厚は
約１００オングストロームである。次に、基板全面にＣ
ＶＤ法によりシリコン窒化膜５４を堆積する。このシリ
コン窒化膜５４の膜厚は約１００オングストロームであ
る。次に、全面にレジスト５５を塗布し、例えばアナロ
グ回路領域ＡＣＲ覆い、メモリセル領域ＭＣＲを露出す
るように、レジスト５５をパターニングする。この後、
このレジストパターンをマスクとしてメモリセル領域Ｍ
ＣＲのシリコン窒化膜５４を等方性プラズマエッチング
によりエッチングして除去する。次いで、希フッ酸でス
トレージ電極５１ａ上の図示せぬボトム酸化膜としての
シリコン酸化膜を除去し、ストレージ電極５１ａを露出
させる。
１５に示すように、キャパシタ絶縁膜となる膜厚の異な
る二種類のＯＮＯ膜を形成する。先ず、基板全体を酸化
して、ストレージ電極５１ａ、５１ｂ上にボトム酸化膜
としてのシリコン酸化膜５３を形成する。尚、ストレー
ジ電極５１ａ上のシリコン酸化膜５３及び後述する各種
膜は図示していない。このシリコン酸化膜５３の膜厚は
約１００オングストロームである。次に、基板全面にＣ
ＶＤ法によりシリコン窒化膜５４を堆積する。このシリ
コン窒化膜５４の膜厚は約１００オングストロームであ
る。次に、全面にレジスト５５を塗布し、例えばアナロ
グ回路領域ＡＣＲ覆い、メモリセル領域ＭＣＲを露出す
るように、レジスト５５をパターニングする。この後、
このレジストパターンをマスクとしてメモリセル領域Ｍ
ＣＲのシリコン窒化膜５４を等方性プラズマエッチング
によりエッチングして除去する。次いで、希フッ酸でス
トレージ電極５１ａ上の図示せぬボトム酸化膜としての
シリコン酸化膜を除去し、ストレージ電極５１ａを露出
させる。
【００３１】次に、前記レジスト５５を除去した後、再
度基板全面を酸化し、図１６に示すように、露出した前
記ストレージ電極５１ａ上、及び前記シリコン窒化膜５
４上にシリコン酸化膜５６を形成する。このシリコン酸
化膜５６の膜厚は約５０オングストロームである。前記
ストレージ電極５１ａ上のシリコン酸化膜５６はボトム
酸化膜として作用する。続いて、ＣＶＤにより全面にシ
リコン窒化膜５７を堆積する。このシリコン窒化膜５７
の膜厚は約７０オングストロームである。さらに、基板
全体を酸化し、前記シリコン窒化膜５８の上面にトップ
酸化膜としてのシリコン酸化膜５８を形成する。このシ
リコン酸化膜５８の膜厚は約３０オングストロームであ
る。このようにして、アナログ回路領域ＡＣＲには、シ
リコン酸化膜５３、シリコン窒化膜５４、シリコン酸化
膜５６、シリコン窒化膜５７、シリコン酸化膜５８から
なる膜厚の厚いＯＮＯ膜が形成され、メモリセル領域Ｍ
ＣＲには、シリコン酸化膜５６、シリコン窒化膜５７、
シリコン酸化膜５８からなる膜厚の薄いＯＮＯ膜が形成
される。この後、全面にリン又はヒ素が含まれたポリシ
リコン層５９を堆積し、このポリシリコン層５９を所望
のパターンにパターニングしてプレート電極が形成され
る。次いで、層間絶縁膜６０を全面に堆積した後、アル
ミニウムからなる配線６１ａ、６１ｂを形成してスタッ
クキャパシタを有するＤＲＡＭとアナログ回路が混載さ
れた半導体集積回路が完成される。
度基板全面を酸化し、図１６に示すように、露出した前
記ストレージ電極５１ａ上、及び前記シリコン窒化膜５
４上にシリコン酸化膜５６を形成する。このシリコン酸
化膜５６の膜厚は約５０オングストロームである。前記
ストレージ電極５１ａ上のシリコン酸化膜５６はボトム
酸化膜として作用する。続いて、ＣＶＤにより全面にシ
リコン窒化膜５７を堆積する。このシリコン窒化膜５７
の膜厚は約７０オングストロームである。さらに、基板
全体を酸化し、前記シリコン窒化膜５８の上面にトップ
酸化膜としてのシリコン酸化膜５８を形成する。このシ
リコン酸化膜５８の膜厚は約３０オングストロームであ
る。このようにして、アナログ回路領域ＡＣＲには、シ
リコン酸化膜５３、シリコン窒化膜５４、シリコン酸化
膜５６、シリコン窒化膜５７、シリコン酸化膜５８から
なる膜厚の厚いＯＮＯ膜が形成され、メモリセル領域Ｍ
ＣＲには、シリコン酸化膜５６、シリコン窒化膜５７、
シリコン酸化膜５８からなる膜厚の薄いＯＮＯ膜が形成
される。この後、全面にリン又はヒ素が含まれたポリシ
リコン層５９を堆積し、このポリシリコン層５９を所望
のパターンにパターニングしてプレート電極が形成され
る。次いで、層間絶縁膜６０を全面に堆積した後、アル
ミニウムからなる配線６１ａ、６１ｂを形成してスタッ
クキャパシタを有するＤＲＡＭとアナログ回路が混載さ
れた半導体集積回路が完成される。
【００３２】上記第２の実施の形態によってもメモリセ
ル領域ＭＣＲに膜厚の薄いセルキャパシタを形成できる
とともに、アナログ回路領域ＡＣＲに膜厚の厚いキャパ
シタを形成できる。したがって、ＤＲＡＭのセルキャパ
シタは容量が大きく高いデータ保持能力を有し、アナロ
グ回路領域のキャパシタは耐圧が高く高い信頼性を有す
ることができる。
ル領域ＭＣＲに膜厚の薄いセルキャパシタを形成できる
とともに、アナログ回路領域ＡＣＲに膜厚の厚いキャパ
シタを形成できる。したがって、ＤＲＡＭのセルキャパ
シタは容量が大きく高いデータ保持能力を有し、アナロ
グ回路領域のキャパシタは耐圧が高く高い信頼性を有す
ることができる。
【００３３】尚、上記第１、第２の実施の形態では、Ｏ
ＮＯ膜によりキャパシタ絶縁膜を形成したが、多層膜の
膜の組合わせを変えたり、多層膜と単層膜の組合わせ、
あるいは絶縁膜の材質そのものを変えてもよい。すなわ
ち、例えば厚いキャパシタ絶縁膜をＯＮＯ膜により形成
し、薄いキャパシタ絶縁膜をＮＯ膜により形成したり、
あるいは厚いキャパシタ絶縁膜をシリコン酸化膜とＴａ
Ｏ2 の二層膜とし、薄い絶縁膜をＴａＯ2 の単体膜とし
てもよい。また、厚い絶縁膜をＯＮＯ膜、薄い絶縁膜を
ＴａＯ2 の単体膜としてもよい。さらに、絶縁膜の材質
として例えばＢＳＴ等を適用することも可能である。絶
縁膜の膜厚は絶縁膜の材質及び必要な耐圧に応じて変え
ればよい。
ＮＯ膜によりキャパシタ絶縁膜を形成したが、多層膜の
膜の組合わせを変えたり、多層膜と単層膜の組合わせ、
あるいは絶縁膜の材質そのものを変えてもよい。すなわ
ち、例えば厚いキャパシタ絶縁膜をＯＮＯ膜により形成
し、薄いキャパシタ絶縁膜をＮＯ膜により形成したり、
あるいは厚いキャパシタ絶縁膜をシリコン酸化膜とＴａ
Ｏ2 の二層膜とし、薄い絶縁膜をＴａＯ2 の単体膜とし
てもよい。また、厚い絶縁膜をＯＮＯ膜、薄い絶縁膜を
ＴａＯ2 の単体膜としてもよい。さらに、絶縁膜の材質
として例えばＢＳＴ等を適用することも可能である。絶
縁膜の膜厚は絶縁膜の材質及び必要な耐圧に応じて変え
ればよい。
【００３４】さらに、セルキャパシタとアナログ回路の
キャパシタは同一形状に限定されるものではなく、互い
に異なる形状としてもよい。また、第１、第２の実施の
形態では、先ず膜厚の厚いＯＮＯ膜を形成し、次いで膜
厚の薄いＯＮＯ膜を形成したが、これに限らず、先ず膜
厚の薄いＯＮＯ膜を形成し、次いで膜厚の厚いＯＮＯ膜
を形成してもよい。
キャパシタは同一形状に限定されるものではなく、互い
に異なる形状としてもよい。また、第１、第２の実施の
形態では、先ず膜厚の厚いＯＮＯ膜を形成し、次いで膜
厚の薄いＯＮＯ膜を形成したが、これに限らず、先ず膜
厚の薄いＯＮＯ膜を形成し、次いで膜厚の厚いＯＮＯ膜
を形成してもよい。
【００３５】さらに、第１、第２の実施の形態では、Ｄ
ＲＡＭとアナログ回路を混載する場合について説明した
が、アナログ回路に限定されるものではなく、キャパシ
タを有する回路であればこの発明を適用できる。その
他、本発明の要旨を変えない範囲で種々変形実施可能な
ことは勿論である。
ＲＡＭとアナログ回路を混載する場合について説明した
が、アナログ回路に限定されるものではなく、キャパシ
タを有する回路であればこの発明を適用できる。その
他、本発明の要旨を変えない範囲で種々変形実施可能な
ことは勿論である。
【００３６】
【発明の効果】以上、詳述したようにこの発明によれ
ば、ＤＲＡＭ混載集積回路において、ＤＲＡＭのセルキ
ャパシタとほぼ同一構成のキャパシタによりＤＲＡＭ以
外の回路のキャパシタを構成することにより、占有面積
の増大を防止して所要の容量を有するキャパシタを形成
することができるとともに、信頼性が優れた半導体集積
回路とその製造方法を提供できる。
ば、ＤＲＡＭ混載集積回路において、ＤＲＡＭのセルキ
ャパシタとほぼ同一構成のキャパシタによりＤＲＡＭ以
外の回路のキャパシタを構成することにより、占有面積
の増大を防止して所要の容量を有するキャパシタを形成
することができるとともに、信頼性が優れた半導体集積
回路とその製造方法を提供できる。
【図１】本発明の第１の実施の形態を示すものであり、
トレンチキャパシタの製造工程を示す断面図。
トレンチキャパシタの製造工程を示す断面図。
【図２】図１に続く製造工程を示す断面図。
【図３】図２に続く製造工程を示す断面図。
【図４】図３に続く製造工程を示す断面図。
【図５】図４に続く製造工程を示す断面図。
【図６】図５に続く製造工程を示す断面図。
【図７】図６に続く製造工程を示す断面図。
【図８】図７に続く製造工程を示す断面図。
【図９】図８に続く製造工程を示す断面図。
【図１０】図９に続く製造工程を示す断面図。
【図１１】本発明の第２の実施の形態を示すものであ
り、スタックキャパシタの製造工程を示す断面図。
り、スタックキャパシタの製造工程を示す断面図。
【図１２】図１１に続く製造工程を示す断面図。
【図１３】図１２に続く製造工程を示す断面図。
【図１４】図１３に続く製造工程を示す断面図。
【図１５】図１４に続く製造工程を示す断面図。
【図１６】図１５に続く製造工程を示す断面図。
１１、４１…シリコン基板、 １２…シリコン層、 １３、１５…シリコン酸化膜、 １４…シリコン窒化膜、 ＴＲ１、ＴＲ２…トレンチ、 １７、２３、５３、５６…シリコン酸化膜（ボトム酸化
膜）、 １８、２４、５４、５７…シリコン窒化膜、 １９、２５、５８…シリコン酸化膜（トップ酸化膜）、 ２０、２６…第１、第２のＯＮＯ膜、 ２１、２７…ポリシリコン層（ストレージ電極）、 Ｑ１、Ｑ２…ＭＯＳＦＥＴ、 ５０ａ、５０ｂ…ポリシリコン層、 ５１ａ、５１ｂ…ストレージ電極、 ５９…ポリシリコン層（プレート電極）。
膜）、 １８、２４、５４、５７…シリコン窒化膜、 １９、２５、５８…シリコン酸化膜（トップ酸化膜）、 ２０、２６…第１、第２のＯＮＯ膜、 ２１、２７…ポリシリコン層（ストレージ電極）、 Ｑ１、Ｑ２…ＭＯＳＦＥＴ、 ５０ａ、５０ｂ…ポリシリコン層、 ５１ａ、５１ｂ…ストレージ電極、 ５９…ポリシリコン層（プレート電極）。
Claims (7)
- 【請求項１】 半導体基板と、 この半導体基板のメモリセル領域に形成された第１のト
レンチと、 前記半導体基板の前記メモリセル領域以外の領域に形成
された第２のトレンチと、 前記第１のトレンチ内に形成された第１のキャパシタ絶
縁膜と、 前記第２のトレンチ内に形成され、前記第１のキャパシ
タ絶縁膜より膜厚が厚い第２のキャパシタ絶縁膜と、 前記第１、第２のトレンチ内に形成されたストレージ電
極とを具備することを特徴とする半導体集積回路。 - 【請求項２】 半導体基板と、 この半導体基板のメモリセル領域に形成された第１のス
トレージ電極と、 前記半導体基板の前記メモリセル領域以外の領域に形成
された第２のストレージ電極と、 前記第１のストレージ電極上に形成された第１のキャパ
シタ絶縁膜と、 前記第２のストレージ電極上に形成され、前記第１のキ
ャパシタ絶縁膜より膜厚が厚い第２のキャパシタ絶縁膜
と、 前記第１、第２のキャパシタ絶縁膜上に形成されたプレ
ート電極とを具備することを特徴とする半導体集積回
路。 - 【請求項３】 半導体基板と、 この半導体基板のメモリセル領域に形成された第１のト
レンチと、 前記半導体基板の前記メモリセル領域以外の領域に形成
された第２のトレンチと、 前記第１のトレンチ内に形成された第１のキャパシタ絶
縁膜と、 前記第２のトレンチ内に形成され、前記第１のキャパシ
タ絶縁膜と異なる材質の第２のキャパシタ絶縁膜と、 前記第１、第２のトレンチ内に形成されたストレージ電
極とを具備することを特徴とする半導体集積回路。 - 【請求項４】 半導体基板と、 この半導体基板のメモリセル領域に形成された第１のス
トレージ電極と、 前記半導体基板の前記メモリセル領域以外の領域に形成
された第２のストレージ電極と、 前記第１のストレージ電極上に形成された第１のキャパ
シタ絶縁膜と、 前記第２のストレージ電極上に形成され、前記第１のキ
ャパシタ絶縁膜と異なる材質の第２のキャパシタ絶縁膜
と、 前記第１、第２のキャパシタ絶縁膜上に形成されたプレ
ート電極とを具備することを特徴とする半導体集積回
路。 - 【請求項５】 前記半導体基板の前記メモリセル領域に
形成された第１の拡散層と、 前記半導体基板の前記メモリセル領域以外の領域に形成
された第２の拡散層と、 前記メモリセル領域に位置する前記半導体基板の上方に
配置され、前記第１の拡散層に接続された第１の配線層
と、 前記メモリセル領域以外の領域に位置する前記半導体基
板の上方に配置されるとともに、前記第２の拡散層に接
続され、前記第１の配線層より幅が広い第２の配線層と
を具備することを特徴とする請求項１乃至４のいずれか
に記載の半導体集積回路。 - 【請求項６】 半導体基板の第１の回路素子形成領域に
第１のトレンチを形成し、前記第１の回路素子形成領域
以外の第２の回路素子形成領域に第２のトレンチを形成
する工程と、 前記第１のトレンチ内に第１のキャパシタ絶縁膜を形成
する工程と、 前記第１のトレンチ内に第１のストレージ電極を形成す
る工程と、 前記第２のトレンチ内に前記第１のキャパシタ絶縁膜よ
り膜厚が厚い第２のキャパシタ絶縁膜を形成する工程
と、 前記第２のトレンチ内に第２のストレージ電極を形成す
る工程とを具備することを特徴とする半導体集積回路の
製造方法。 - 【請求項７】 半導体基板の第１の回路素子形成領域に
第１のストレージ電極を形成し、前記第１の回路素子形
成領域以外の第２の回路素子形成領域に第２のストレー
ジ電極を形成する工程と、 前記第１のストレージ電極上に第１のキャパシタ絶縁膜
を形成する工程と、 前記第２のストレージ電極上に前記第１のキャパシタ絶
縁膜より膜厚が厚い第２のキャパシタ絶縁膜を形成する
工程と、 前記第１、第２のキャパシタ絶縁膜上にプレート電極を
形成する工程とを具備することを特徴とする半導体集積
回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10047252A JPH11251547A (ja) | 1998-02-27 | 1998-02-27 | 半導体集積回路とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10047252A JPH11251547A (ja) | 1998-02-27 | 1998-02-27 | 半導体集積回路とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11251547A true JPH11251547A (ja) | 1999-09-17 |
Family
ID=12770082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10047252A Pending JPH11251547A (ja) | 1998-02-27 | 1998-02-27 | 半導体集積回路とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11251547A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100429372B1 (ko) * | 2001-06-30 | 2004-04-29 | 주식회사 하이닉스반도체 | 반도체 소자의 아날로그 커패시터 제조 방법 |
| US7015090B2 (en) | 2002-04-17 | 2006-03-21 | Renesas Technology Corp. | Method of manufacturing a semiconductor device having trenches for isolation and capacitor formation trenches |
| KR100675281B1 (ko) | 2005-09-05 | 2007-01-29 | 삼성전자주식회사 | 디커플링 캐패시터를 갖는 반도체 소자 및 그 제조방법 |
| US7408218B2 (en) | 2001-12-14 | 2008-08-05 | Renesas Technology Corporation | Semiconductor device having plural dram memory cells and a logic circuit |
| JP2010199584A (ja) * | 2009-02-25 | 2010-09-09 | Taiwan Semiconductor Manufacturing Co Ltd | システムオンチップアプリケーション用二重誘電体ｍｉｍコンデンサ |
-
1998
- 1998-02-27 JP JP10047252A patent/JPH11251547A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US8106441B2 (en) | 2001-12-14 | 2012-01-31 | Renesas Electronics Corporation | Semiconductor device having plural DRAM memory cells and a logic circuit and method for manufacturing the same |
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| JP2014160879A (ja) * | 2009-02-25 | 2014-09-04 | Taiwan Semiconductor Manufactuaring Co Ltd | システムオンチップアプリケーション用二重誘電体ｍｉｍコンデンサ |
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