KR910007114B1 - 반도체 기억장치의 제조방법 및 그 소자 - Google Patents

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Abstract

내용 없음.

Description

반도체 기억장치의 제조방법 및 그 소자
제1도는 종래공정에 의한 적층형 캐패시터 전하보존 전극까지 형성한 상태의 단면도.
제2도는 종래공정으로 형성된 반도체 기억장치의 최종단면도.
제3도는 본 발명의 공정기술에 의한 적층형 캐패시터 전하보존전극까지 형성한 상태의 단면도.
제4도는 본 발명의 공정으로 형성된 반도체 기억장치 최종단면도.
* 도면의 주요 부분에 대한 부호의 설명
1 : 보호막 2 : 금속배선
3 : LTO 산화막 4 : 비트선용 전도물질
5 : LTO 산화막 6 : VCC/2 전극용 전도물질
7 : 캐페시터 산화막(ONO) 8 : 전하보존 전극용 전도물질
9 : LTO 산화막 10 : 게이트 전도물질
11 : 게이트 산화막 12 및 12': 소오스 및 드레인 영역
13 : 절연산화막 14 : 실리콘기판
본 발명은 반도체 고집적 소자의 기억장치에 관한 것으로, 특히 축적용량을 증대시키기 위해서 MOSFET에 접속된 적층형 캐패시터 전하보존 전극의 일정부분을 제거하여 전하보존 전극의 표면적을 증대시키는 반도체 기억장치는 제조방법 및 그 소자에 관한 것이다.
DRAM반도체 기억장치는 집적도 증가에 따라 캐패시터 구조가 트렌치형 및 적층형 구조로 크게 분류되어 지금까지 여러가지 구조들이 개별되어져 왔는데, 그중 적층형 캐패시터 구조를 갖는 종래의 반도체 기억장치의 전하보존 전극이 평판으로 구성되어져 있기 때문에 집적도 증가에 따른 단위셀의 면적촉소시 캐패시터 용량 측면에서는 그 구조상 한계에 도달하는 문제점이 발생되었다.
따라서, 본 발명은 종래의 적층형 캐패시터 구조의 반도체 기억장치가 갖는 캐패시터 용량에 대한 한계를 극복하기 위하여, 전하보존 전극물질의 표면적을 증가시킬 목적으로 전하보존 전극물질 중앙의 일정부분을 식각하는 방법으로 캐패시터의 용량을 증대시키는 기술을 제공하는데에 그 목적이 있다.
즉, 본 발명에 의하면 실리콘기판상에 MOSFET를 형성하고 드레인 전극 상부에 적층캐패시터를 형성하고 소오스 전극 상부에는 비트선을 접속시켜서 한 개의 MOSFET 캐패시터의 용량을 증대시켜 단위 셀의 면적에서 용량을 증가시킨 메모리 소자를 제공할 수 있게 되었다.
이하, 본 발명을 첨부된 도면을 참고로 상세히 설명하면 다음과 같다.
제1도는 종래의 적층 캐패시터의 전하보존 전극을 형성하는 단계의 단면도로써, 실리콘기판(14)상에 게이트 산화막(11)을 형성한 후 게이트 전도물질(10)을 형성하고, 실리콘기판(14)에 소오스 및 드레인 전극영역(12 및 12')을 형성하고 게이트 전극위에 LTO 산화막(9)을 일정두께로 형성한 후, 드레인 영역(12')상부에는 전하보존 전극 전도물질(8)을 일정두께로 평탄하게 침착하고 패턴을 형성한 상태의 단면도이다.
제2도는 제1도에 이어서 전하보존 전극 전도물질(8)상부에 질화막 계열의 캐패시터 산화막(7)을 ONO층(Oxide-Nitirde-Oxide)으로 형성하고 VCC/2 전극용 전도물질(6)을 침착하고 패턴을 형성한 다음, 그 상부에 절연물질의 LTO 산화막(5)를 형성하고 소오스영역(12)상의 LTO 산화막(5)의 일정부분 제거하여 비트선용 전도물질(4)을 침착시켜 접속한 후 그 상부에 절연물질의 LTO 산화막(3)을 형성하고 금속배선(2)을 형성한 다음 보호층(1)을 형성시킨 상태의 단면도이다.
제3도는 본 발명의 요지를 나타내기 위한 도면으로서, 제3도는 종래의 방법(제1도)과 같이 실리콘기판(14) 상부에 게이트전극, 소오스 및 드레인 영역(12 및 12')을 형성한 후 드레인영역(12) 상부에 소정의 두께(2500Å)로 적층형 캐패시터 전하보존 전극용 전도물질(8)을 형성한 다음, 상기 전하보존 전극용 전도물질(8)의 비트선 방향으로 양쪽 가장자리(약 0.4um)정도의 폭을 남겨두고 중앙일정부분을 두께(약 2000Å)로 식각한 상태로 단면도로서, 중앙의 식각시킨 양쪽 측면 두께의 합(약 4000Å) 만큼 표면적을 증대시켜서 적층캐패시터 용량을 증대시킬 수 있다.
제4도는 상기의 전하보존 전극용 전도물질(8) 상부에 질화막 계열의 캐패시터 산화막(7) 및 VCC/2 전극용 전도물질(6)을 전하보존 전극용 전도물질(8)의 상부와 벽면에 형성하고 순차적으로 VCC/2전극용 전도물질 상부에 종래공정과 같이 절연물질의 LTO 산화막(5), 소오스영역(12)에 접속시킨 비트선용 전도물질(4), 절연물질의 LTO 산화막(3), 금속배선(2) 및 보호층(1)으로 형성시킨 상태로 반도체 기억장치의 최종단면도이다.
상기와 같은 기억장치 셀구조에서 캐패시터 용량은 캐패시터 전극의 면적(ｓ)에 비례한다. 또한 캐패시터전극간의 거리(ｄ)를 작게하면 용량은 커질 수 있으나, 거리(ｄ)를 더 이상 축소할 수 없는 경우 본 발명과 같이 면적(ｓ)를 넓혀 줌으로서 종래의 적층 캐패시터의 용향은 25-27fF (femto-Farad 10 Farad)인 반면, 본 발명의 경우는 30fF 정도로 용량을 향상시킬 수 있어, 이로인하여 반도체 기억장치의 고집적화에 따른 축적용량 증대에 대한 문제점을 해결할 수 있다.

Claims (2)

  1. 고집적 반도체 소자의 MOSFET에 접속된 적층 캐패시터를 제조하는 방법으로, 실리콘기판 상부에 MOSFET 구조의 게이트 전극, 소오스 및 드레인 전극을 형성하고, 드레인 전극에 접속된 적층 캐패시터를 형성하고, 소오스에 접속된 비트선, 절연층, 금속배선 보호층의 순서로 형성하는 반도체 기억장치 제조방법에 있어서, 적층 캐패시터를 형성하는 공정방법은, 드레인영역 상부에 전하보존 전극용 전도물질을 일정두께로 침착하고 패턴을 형성한 다음, 상기 전하보존 전극용 전도물질을 비트선 방향으로 중앙 일정부분을 일정폭과 일정두께로 식각하는 단계와, 식각된 전도물질 상부 및 측면에 질화막 계열의 캐패시터 산화막(ONO)을 형성하고, 캐패시터 산화막 상부의 측면에 VCC/2 전극용 전도물을 침착하는 단계에 의해 적층캐패시터의 표면적을 증가시키는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  2. 실리콘기탄상부에 MOSFET의 게이트 전극, 소오스 및 드레인 전극이 형성된 고집적 반도체 소자에서 드레인영역 상부에 상기 MOSFET에 접속되는 적층캐패시터가 형성되고, 그 상부에 절연물질의 산화막, 소오스 전극에 접속된 비트선용 전도물질, 절연물질의 LTO 산화막, 금속배선 및 보호층으로 이루어진 반도체 기억장치에 있어서, 상기 적층캐패시터의 구조는, 게이트 전극상부 일정부분에 이격된 상태에서 중앙하부가 드레인 영역에 접속되도록 침착된 전하보존 전극용 전도물질에 중앙의 일정폭이 비트선 방향으로 일정두께로 식각되고, 상기 식각된 전하보존 전극용 전도물질 상부와 측면을 일정두께로 둘러싸도록 형성시킨 캐패시터 산화막층과 산화막층 상부 및 측면에 VCC/2전극용 전도물질을 일정두께로 형성시켜 캐패시터 전극의 표면을 증대시킨 적승구조의 캐패시터를 가진 것을 특징으로 하는 반도체 기억장치.
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