KR920004659B1 - 다층구조를 갖는 적층캐패시터 형성방법 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 종래 공정에 의해 MOSFET에 적층캐패시터가 형성된 상태의 단면도.
제 2a 도 내지 제 2g 도는 본 발명에 따라 MOSFET에 적층캐패시터가 형성되는 공정을 도시한 상태의 단면도.
제 3a 도 내지 제 3f 도는 본 발명의 일실시예에 따라 MOSFET 에 적층캐패시터가 형성되는 공정을 도시한 상태의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 소자분리 산화막
3 : 게이트 산화막 4 : 게이트전극
5 : 산화막 스페이서 6 : 소오스 전극
7 : 드레인전극 8 : 층간절연체
9, 13, 16 및 17 : 전하보존 전극용 전도물질
10, 12, 15 및 19 : 캐패시터 유전체막
11 및 20 : 셀 플레이트 전극용 전도물질
14, 18 및 22 : 감광물질 21 : 질화막
23 : 산화막
본 발명은 반도체 기억장치의 적층캐패시터 형성방법에 관한 것으로, 특히 다층구조를 갖는 반도체 기억장치의 적층 캐패시터 형성방법에 관한 것이다.
일반적으로, 반도체 기억장치는 집적도의 증가에 따라 단위 셀이 구성되는 면적이 감소되므로, 정보의 내용을 저장하는 캐패시터용량 측면에서 한계에 도달하므로, 평판 캐패시터 구조에서 트랜치형 및 적층형 구조로 개발되었다. 적층형 캐패시터 구조의 경우, 계속적인 집적도 증가에 따라 초기의 단층구조로는 캐패시터 용량에 한계가 있어, 이에 대한 해결책으로 다층구조를 갖는 캐패시터를 구성하여 용량을 증대시켰다.
종래의 방법에 따라, 다층구조를 갖는 적층캐패시터를 형성하는 방법으로, 먼저 전하보존전극을 다층구조로 형성한 후 전하보존전극의 표면전체에 캐패시터 유전체막을 형성하고, 그 위에 셀 플레이트 전극용 전도물질을 침착하여 형성하였다.
그러나, 이러한 종래 방법에 단점은 상기 전하보존전극의 표면전체에 캐패시터 유전체막을 형성할 때, 표면이 계단형이거나, 표면의 스텝커버리지가 네가티브인 경우 그 유전체막의 두께가 균일하게 형성되지 않아, 소정부분에서는 캐패시터 유전체막의 두께가 얇아지게 되고, 또한 셀 플레이트 전극용 전도물질을 형성할 때도 같은 문제가 발생된다.
따라서, MOSFET등의 소자가 동작하는 동안 상기 캐패시터 유전체막의 두께가 얇아진 부분에서는 누설전류가 발생하고 심한 경우에는 상기 유전체막이 파괴되고 반도체 기억장치가 오동작하였다.
또한, 더욱 심각한 문제점으로는, 상기 캐패시터 유전체막으로서 유전율이 높은 티타늄 옥사이드(TiO2) 또는 탄타륨 옥사이드(Ta2O5)등과 물질을 리액티브 스퍼터링(Reactive Sputtering)방법으로 하여 형성할 경우, 상술한 바와 같이 표면의 기하학적 형태에 따라 스텝커버리지의 상태에 기인하여 상기와 같이 두께가 얇아지는 부분에는 유전체막이 매우 더 얇아지거나, 아예 전혀 형성되지 않는등 이 분야의 통상의 기술을 가진 자라면 널리 공지된 문제점이 었다.
따라서 본 발명은, 상기의 단점을 해소하고, 반도체 기억장치의 특성과 신뢰성을 높이기 위하여, 캐패시터 유전체막 및 셀 플레이트용 전도물질의 두께를 균일하게 하여, 양질의 캐패시터 유전체막과 셀 플레이트 전극용 전도물질을 형성할 수 있도록 한 다층구조를 갖는 적층캐패시터 형성방법을 제공하는데에 그 목적이 있다.
본 발명에 의하면, 종래의 구조적 특성에 의해 발생되는, 캐패시터 유전체막 셀 플레이트 전극용 전도물질의 두께의 불균일성을 해결하기 위하여, 다층구조를 갖는 적층캐패시터를 형성할 때, 먼저 단층의 전하보존전극을 형성하고, 그 위에 캐패시터 유전체막 및 셀 플레이트 전극용 전도물질을 침착한 다음 그 위에 다시 전하보존전극, 캐패시터 유전체막 및 셀 플레이트 전극용 전도물질을 반복적으로 형성함으로써, 캐패시터 유전체막 및 셀 플레이트 전극용 전도물질의 두께로 균일하게 하여, 양호한 상태의 유전체막과 셀 플레이트 전극용 전도물질을 형성할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
또한 본 발명에서는 편의상 전하보존전극의 2층 구조의 경우만 설명하기로 한다.
제 1 도는 종래 공정에 의해 MOSFET에 적층캐패시터가 형성된 상태의 단면도로서, 실리콘 기판(1)상에 소자분리 산화막(2)을 형성하고 게이트전극(4)을 형성한 다음 소오스전극(6), 드레인전극(7)을 형성시킨 상태에서 층간절연체(8)를 형성하고, 상기 층간절연체(8) 및 드레인전극(7) 상부에 전하보존 전극용 전도물질(9)을 2층 구조로 형성한 상태를 도시하고 있다. 그리고 상기 전하보존 전극용 전도물질(9)의 표면에는 캐패시터 유전체막(10) 및 셀 플레이트 전극용 전도물질(20)을 차례로 침착하여 MOSFET에 2층 구조의 적층캐패시터를 형성한 상태를 도시하고 있다.
상술한 바와 같은 구조에 대한 종래 방식에 의하면, 상기 전하보존 전극용 전도물질(9) 표면에 침착되는 캐패시터 유전체막(10)은 a 및 b부분에서 서두에서 언급한 바와 같이 매우 얇게 불균일하게 침착되거나 전혀 침착되지 않는 문제점이 발생하여 소자의 특성 및 신뢰성에 큰 문제가 되어 있다.
제 2a 도 내지 제 2g 도는 본 발명에 따라 MOSFET에 적층캐패시터가 형성되는 공정을 도시한 상태의 공정단면도로서, 제 2a 도는 실리콘 기판(1)에 소자분리 산화막(2) 및 게이트 산화막(3)을 형성한 후, 이들 상부에 게이트전극(4)을 각각 형성하며, 이 게이트전극(4) 양측병에 산화막 스페이서(5)를 형성한 다음 소오스전극(6)과 드레인전극(7)을 형성하여 MOSFET를 형성한 상태의 단면도이다.
제 2b 도는 상기 게이트전극(4)과 후술되는 공정에서 침착되는 전하보존 전극용 전도물질(9)간의 절연을 목적으로 층간절연체(8)를 형성한 후 상기 전하보존 전극용 전도물질(9)과 드레인전극(7)간의 접속을 위해 상기 드레인전극(7)상에 드레인 콘택을 형성한 상태의 단면도이다.
제 2c 도는 상기 층간절연체(8) 및 드레인 콘택상부에 1차 전하보존 전극용 전도물질(9)을 침착한 후 게이트전극 상부 일정부분에서 제거하고, 상기 1차 전하보존 전극용 전도물질(9) 상부에 유전체막(10)을 형성하고 그 위에는 1차 셀 플레이트 전극용 전도물질(11)을 전체적으로 침착한다. 그후 상기 1차 셀 플레이트 전극용 전도물질(11) 상부에 다시 캐패시터 유전체막(12)과 2차 전하보존 전극용 전도물질(13)을 차례로 침착한 후 상기 1차 전하보존 전극용 전도물질(9)과 2차 전하보존 전극용 전도물질(13)을 접속하기 위한 콘택을 형성하기 위해 상기 2차 전하보존 전극용 전도물질(13) 상부에 감광물질(14)을 코팅하고 이 감광물질(14)을 일정부분 제거하여 전하보존전극 콘택마스크를 형성한 상태의 단면도이다.
제 2d 도는 상기 감광물질(14)을 마스크로 하여 상기 전하보존전극 콘택에 이해 노출된 상기 2차 전하보존전극용 전도물질(13), 캐패시터 유전체막(12), 1차 셀 플레이트 전극용 전도물질(11) 및 캐패시터 유전체막(10을 차례로 식각한 후 상기 감광물질(14)을 제거한 상태의 단면도이다.
제 2e 도는 상기 2차 전하보존 전극용 전도물질(13)의 잔여 부분과 상기 식각공정에 의해 노출된 상기 1차 전하보존 전극용 전도물질(9) 상부에 캐패시터 유전체막(15) 및 전하보존 전극용 전도물질(16)을 침착한 상태의 단면도이다.
제 2f 도는 상기 전도물질(16)을 비등방성으로 식각하여, 전술한 전하보존전극 콘택부분의 양측벽에 침착된 상기 캐패시터 유전체막(15)을 보호하기 위한 전도물질 스페이서(16)을 형성한 후, 2차 전하보존전극용 전도물질(17)을 침착하고 상부 일정부분에 감광물질(18)을 코팅한 상태의 단면도이다.
제 2g 도는 상기 감광물질(18)을 마스크로 하여 노출된 상기 제2차의 전하보존 전극용 전도물질(17)을 식각하고 상기 감광물질(18)을 제거한 후, 다시 캐패시터 유전체막(19) 및 2차 셀 플레이트 전극용 전도물질(20)을 침착하여 전하보존전극이 2층 구조를 갖는 적층캐패시터가 형성된 상태의 단면도이다.
제 3a 내지 제 3f 도는 본 발명의 일실시예에 따라 MOSFET에 적층캐패시터가 형성되는 공정을 도시한 상태의 단면도로서, 제 3a 도는 전술한 제 2a 도의 공정을 거쳐 제 2b 도 상태에서 층간절연체(8) 및 드레인 콘택 상부에 1차 전하보존 전극용 전도물질(9)을 침착한 후, 역시 게이트전극 상부 일정부분에서 제거하고, 상기 1차 전하보존 전극용 전도물질(9) 상부에 캐패시터 유전체막(10)을 형성하고, 그 위에는 1차 셀 플레이트 전극용 전도물질(11)을 전체적으로 침착한다. 그후 후술되는 공정에서 침착되는 2차 전하보존 전극용 전도물질(13)과 상기 1차 전하보존 전극용 전도물질(9)간의 접속을 위해, 상기 1차 셀 플레이트 전극용 전도물질(11) 상부에 감광물질(14)을 코팅한 후 이 감광물질(14)을 일정부분 제거하여 전하보존전극 콘택마스크를 형성한 상태의 단면도이다.
제 3b 도는 상기 감광물질(14)을 마스크로 하여 노출된 상기 1차 셀 플레이트 전극용 전도물질(11)을 식각하고 상기 감광물질(14)을 제거한 후 상기 식각에 의해 노출된 상기 캐패시터 유전체막(10)을 식각한 상태에서 상기 1차 전하보존 전극용 전도물질(9)의 노출부분과 셀 플레이트 전극용 전도물질(11) 상부에 캐패시터 유전체막(12), 2차 전하보존 전극용 전도물질(13) 및 질화막(21)을 차례로 침착한 다음 감광물질(22) 또는 SOG 또는 Polymide을 코팅한 상태의 단면도이다.
제 3c 도는 상기 감광물질(22)과 질화막(21)을 같은 식각비율로 에치 백(Etch Back)하여 전하보존전극 콘택 하부에만 상기 질화막(21)을 남게한 후, 이 질화막(21)을 산화막 성장의 장벽층으로하여 다른 부분에 산화막(23)을 성장시킨 상태의 단면도이다.
제 3d 도는 상기 콘택 하부에만 형성된 질화막(21)을 식각한 후 상기 제 3c 도의 산화막(23)을 마스크층으로 하여 노출된 상기 전하보존 전극용 전도물질(13)을 식각한 다음, 상기 산화막(23)과 노출된 캐패시터 유전체막(12)을 제거한 상태의 단면도이다.
제 3e 도는 제 3d 도의 상기 전하보존 전극용 전도물질(13)의 잔여부분과 노출된 상기 전하보존 전극용 전도물질(9) 상부에 2차 전하보존 전극용 전도물질(17)을 침착한 후 이 전하보존 전극용 전도물질(17) 상부 일정부분에 감광물질(18)을 코팅한 상태의 단면도이다.
제 3f 도는 상기 감광물질(18)을 마스크층으로 하여, 상기 노출된 전하보존 전극용 전도물질(17)을 식각한 후 상기 감광물질(18)을 제거한 다음, 노출된 상기 전하보존 전극용 전도물질(17) 상부에 캐패시터 유전체막(19)과 2차 셀 플레이트 전극용 전도물질(20)을 침착하여 전하보존전극이 2층 구조를 갖는 적층캐패시터가 형성된 상태의 단면도이다.
상기와 같은 제조공정법을 사용함으로써 다층구조를 갖는 전하보존전극의 표면전체에 캐패시터 유전체막과 셀 플레이트 전극용 전도물질의 두께를 균일하게 형성할 수 있고, 그에 따른 양질의 다층구조를 갖는 적층캐패시터를 형성할 수 있어 반도체 기억소자의 특성 및 신뢰성을 높일 수 있는 탁월한 효과가 있다.
Claims (4)
- 게이트, 소오스 및 드레인전극이 형성되는 MOSFET소자에 전하보존전극을 다층구조로 형성한 후 이 전극 표면전체에 캐패시터 유전체막을 침착한 다음 셀 플레이트 전극용 전도물질을 침착하는 공정으로 형성되는 적층캐패시터 형성방법에 있어서, 상기 MOSFET소자의 게이트전극 상부에 층간절연체(8)를 형성하고 상기 MOSFET의 드레인전극(7)상에 드레인콘택영역을 형성하는 단계와, 상기 드레인콘택영역 상부 및 층간절연체 상부 일정부분까지 1차 전하보존 전극용 전도물질(9)을 형성하고, 그 위에 전체적으로 캐패시터 유전체막(10) 및 1차 셀 플레이트 전극용 전도물질(11)을 차례로 침착하는 단계와, 상기 1차 셀 플레이트 전극용 전도물질 상부에 다시 캐패시터 유전체막(12)과 2차 전하보존 전극용 전도물질(13)을 침착한 후, 이 전도물질 상부에 감광물질(14)을 침착하여 전하보존전극 콘택마스크를 형성하는 단계와, 상기 전하보존전극 콘택마스크에 의해 노출된 상기 2차 전하보존 전극용 전도물질(13), 캐패시터 유전체막(12), 1차 셀 플레이트 전극용 전도물질(11) 및 캐패시터 유전체막(10)을 차례로 식각하여 콘택홀을 형성한 후, 상기 감광물질(14)을 제거하는 단계와, 2차 전하보존 전극용 전도물질(13)과 콘택홀 측벽과 저면에 캐패시터 유전체막(15) 및 전하보존 전극용 전도물질(16)을 적층하는 단계와, 상기 전도물질(16)을 일정부분 식각하여 콘택홀 측면에 전도물질 스페이서(16)를 형성한 후, 노출된 캐패시터 유전체막(15)을 제거하고 2차 전하보존 전극용 전도물질(17)을 침착하고 그 상부일정부분에 다시 감광물질(18)을 코팅하는 단계와, 상기 감광물질(18)을 마스크하여 노출된 상기 2차 및 1차 전하보존 전극용 전도물질(17 및 13)을 식각하고 상기 감광물질(18)을 제거한 후, 그 위에 다시 캐패시터 유전체막(19) 및 2차 셀 플레이트 전극용 전도물질(20)을 다시 침착하는 단계로 이루어지는 것을 특징으로 하는 다층 구조를 갖는 적층캐패시터 형성방법.
- 제 1 항에 있어서, 상기 콘택홀 측면에 전도물질 스페이서(16)를 형성하는 것은 전하저장 전극용 전도물질(16)을 비등방성식각 공정으로 형성하는 것을 특징으로 하는 다층구조를 갖는 적층캐패시터 형성방법.
- 게이트, 소오스 및 드레인전극이 형성되는 MOSFET소자에 전하보존전극을 다층구조로 형성한 후 이 전극 표면전체에 캐패시터 유전체막을 침착한 다음 셀 플레이트 전극용 전도물질을 침착하는 공정으로 형성되는 적층캐패시터 형성방법에 있어서, 상기 MOSFET소자의 게이트전극 상부에 층간절연체(8)를 형성하고 상기 MOSFET의 드레인전극(7)에 접속된 제1차 전하보존 전극용 전도물질(9)을 형성하고, 그 상부에 캐패시터 유전체막(10)과 1차 셀 플레이트 전극용 전도물질(11)을 적층하고, 그 상부에 감광물질(14)을 형성하고, 드레인전극(7) 상부의 일정부분의 감광물질(14)을 제거하는 단계와, 상기 감광물질(14)을 마스크층으로 하여 노출된 1차 셀 플레이트 전극용 전도물질(11)을 식각하고 감광물질(14)을 제거하는 단계와, 노출된 1차 셀 플레이트 전극용 전도물질(11)을 식각한 다음, 캐패시터 유전체막(12), 2차 전하보존 전극용 전도물질(13) 및 질화막(21)을 차례로 침착한 다음, 전체적으로 감광물질(22)을 형성하는 단계와, 상기 감광물질(22)과 질화막(21)을 에치백 식각공정으로 감광물질(22)과 질화막(21)의 일정두께로 식각하여 2차 전하보존전극용 전도물질(13)의 요홈 저부에만 질화막(21)을 남기고 2차 전하보존 전극용 전도물질(13) 상부에 산화막(23)을 성장시키는 단계와 상기 남아있는 질화막(21)을 식각한 후 상기 산화막(23)을 마스크로 하여 노출된 상기 2차 전하보존전극용 전도물질(13)을 식각한 다음, 상기 산화막(23)과 노출된 캐패시터 유전체막(12)을 제거하는 단계와, 남아있는 2차 전하보존 전극용 전도물질(13)과 1차 전하보존 전극용 전도물질(9) 상부에 전하보존 전극용 전도물질(17)을 침착하여 1차 및 2차 전하보존 전극용 전도물질(9 및 13)을 상호접속하고, 그 상부에 전하보존전극 마스크용 감광물질(18)을 형성하는 단계와, 상기 감광물질(18)을 마스크로 이용하여 전하보존 전극용 전도물질(17)과 2차 전하보존 전극용 전도물질(13)을 식각한 후 감광물질(18)을 제거하고, 전하보존 전극용 전도물질(17)과 2차 전하보존 전극용 전도물질(13)의 표면에 캐패시터 유전체막(19)과 2차 셀 플레이트 전극용 전도물질(20)을 다시 침착하는 단계로 이루어지는 것을 특징으로 하는 다층구조를 적층캐패시터 형성방법.
- 제 3 항에 있어서, 상기 감광물질(22)과 질화막(21)의 에치 백(Etch Back) 식각 공정시 감광물질(22)과 질화막(21)의 식각비율이 약 1 : 1 정도인 것을 특징으로 하는 다층 구조를 적층캐패시터 형성방법.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019890006698A KR920004659B1 (ko) | 1989-05-19 | 1989-05-19 | 다층구조를 갖는 적층캐패시터 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019890006698A KR920004659B1 (ko) | 1989-05-19 | 1989-05-19 | 다층구조를 갖는 적층캐패시터 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR900019228A KR900019228A (ko) | 1990-12-24 |
| KR920004659B1 true KR920004659B1 (ko) | 1992-06-12 |
Family
ID=19286305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019890006698A KR920004659B1 (ko) | 1989-05-19 | 1989-05-19 | 다층구조를 갖는 적층캐패시터 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR920004659B1 (ko) |
-
1989
- 1989-05-19 KR KR1019890006698A patent/KR920004659B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR900019228A (ko) | 1990-12-24 |
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