JPS5895858A - 半導体メモリセル - Google Patents
半導体メモリセルInfo
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- JPS5895858A JPS5895858A JP56194676A JP19467681A JPS5895858A JP S5895858 A JPS5895858 A JP S5895858A JP 56194676 A JP56194676 A JP 56194676A JP 19467681 A JP19467681 A JP 19467681A JP S5895858 A JPS5895858 A JP S5895858A
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- Japan
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- memory cell
- electrode
- memory
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は電界効果トランジスタ（ＭＯ８Ｔ）を用いた
半導体メモリセルに関するものである。
半導体メモリセルに関するものである。
１ビット当り１個のＭＯ８Ｔと１個の容量を用いるラン
ダムアクセスメモリ（ＲＡＭ）はすでに公知であり、こ
の橋のメモリとして、ｄｘ図のような回路が用いられて
いる。図において、（１）は°１１°１あるいは°０°
のデータを記憶するための記憶容−１（２）は記憶容量
（１）のデータの読み出し、ｌＦき込み、あるいは保持
をするためのスイッチングトランジスタ、（７）は記憶
容量（１１とトランジスタ（２）とからなるメモリセル
、（３）はメモリセル（７）のデータを伝達するビット
線、（４）はビット線（３）の寄生容１ｔ、（５）はス
イッチングトランジスタのＯＮ、 ＯＦＦを制御する信
号が供給されるワード線、（６）は紀憶容ｔを形成する
ために必要な所定の電圧が供給される電源線である。
ダムアクセスメモリ（ＲＡＭ）はすでに公知であり、こ
の橋のメモリとして、ｄｘ図のような回路が用いられて
いる。図において、（１）は°１１°１あるいは°０°
のデータを記憶するための記憶容−１（２）は記憶容量
（１）のデータの読み出し、ｌＦき込み、あるいは保持
をするためのスイッチングトランジスタ、（７）は記憶
容量（１１とトランジスタ（２）とからなるメモリセル
、（３）はメモリセル（７）のデータを伝達するビット
線、（４）はビット線（３）の寄生容１ｔ、（５）はス
イッチングトランジスタのＯＮ、 ＯＦＦを制御する信
号が供給されるワード線、（６）は紀憶容ｔを形成する
ために必要な所定の電圧が供給される電源線である。
第１図の回路が安定に動作、するためには、ワード線（
５目ζ電圧が印加されたとき、すなわちメモリセルの読
み出し時にピッ）４１（３）上に現われる電圧振幅がで
きるだけ大きくなければならない。この電圧振幅は記憶
容量（１（とビット線（３）の６竃と電圧の大きさでき
まる。この関係は一般に次式で表わされる。（例えば、
Ｋ、Ｕ、８ｔｅ１ｎ ａｎｄ ｉｌ、Ｆｒ１ｅｃＬｒｉ
ｃｈｉ”Ａ １−Ｍｌｄ ８１ｎｇｌｅ−’ｆ’ｒａ
ｎｓｉｅｔｏｒ Ｍｅｍｏｒｙ Ｃｅ１ｌ １ｎ８１１
１ｃｏｎ Ｇａｔｅ Ｔｅｃｈｎｏｌｏｇｙ” ｉｎ
工Ｉ［ｉｌ！１ｌＩｉ ＪＯＵＲＮＡＬ ０ＦＢ０Ｌ
より一８ＴＡＴＦＸ Ｏ工ＲＯＵ工Ｔ８ ＶＯＬ
ＢＣ−８Ｎｏ、５ Ｏｃｔ、１９７３Ｆ、３１９参照
） ΔＶＢ −’担二」臣 １ ＋Ｏ−ｓ ここで、ｃｇは記道容臘（１）の容ｊＩｔ憾、ＯＢはピ
ントＩＩＩ Ｌ３）の＃ｍＩＩ［で、ｖｓｏとＶｎｏは
それぞれメモリセル（７）を読み出すｄｉｎＴＪの記憶
蓄瀘［１１とビット線（３〕の電圧値である。またΔＶ
ｌはメモリセル（７）を読み出したときにビット練上に
現われる磁圧振幅である。
５目ζ電圧が印加されたとき、すなわちメモリセルの読
み出し時にピッ）４１（３）上に現われる電圧振幅がで
きるだけ大きくなければならない。この電圧振幅は記憶
容量（１（とビット線（３）の６竃と電圧の大きさでき
まる。この関係は一般に次式で表わされる。（例えば、
Ｋ、Ｕ、８ｔｅ１ｎ ａｎｄ ｉｌ、Ｆｒ１ｅｃＬｒｉ
ｃｈｉ”Ａ １−Ｍｌｄ ８１ｎｇｌｅ−’ｆ’ｒａ
ｎｓｉｅｔｏｒ Ｍｅｍｏｒｙ Ｃｅ１ｌ １ｎ８１１
１ｃｏｎ Ｇａｔｅ Ｔｅｃｈｎｏｌｏｇｙ” ｉｎ
工Ｉ［ｉｌ！１ｌＩｉ ＪＯＵＲＮＡＬ ０ＦＢ０Ｌ
より一８ＴＡＴＦＸ Ｏ工ＲＯＵ工Ｔ８ ＶＯＬ
ＢＣ−８Ｎｏ、５ Ｏｃｔ、１９７３Ｆ、３１９参照
） ΔＶＢ −’担二」臣 １ ＋Ｏ−ｓ ここで、ｃｇは記道容臘（１）の容ｊＩｔ憾、ＯＢはピ
ントＩＩＩ Ｌ３）の＃ｍＩＩ［で、ｖｓｏとＶｎｏは
それぞれメモリセル（７）を読み出すｄｉｎＴＪの記憶
蓄瀘［１１とビット線（３〕の電圧値である。またΔＶ
ｌはメモリセル（７）を読み出したときにビット練上に
現われる磁圧振幅である。
上式より、ＶＳＯ，ＶＢＯ、ＯＢを一定としたときΔｖ
１を大赤くする九めには０８を大きくすればよいことが
分かる。
１を大赤くする九めには０８を大きくすればよいことが
分かる。
Ｃ８は通常メモリセル部が形成される半導体基体上に形
成された絶縁酸化膜の面積と厚さによって大部分が決定
される。すなわち、０９を大きくする丸めには絶縁膜の
面積を大きくするかあるいは厚さを薄くするかの方法が
最も効果的であるが、半導体記憶回路の歩、賀の大きな
要戒であるチップ面積の大部分を占めるメモリセルの面
積（絶縁膜。
成された絶縁酸化膜の面積と厚さによって大部分が決定
される。すなわち、０９を大きくする丸めには絶縁膜の
面積を大きくするかあるいは厚さを薄くするかの方法が
最も効果的であるが、半導体記憶回路の歩、賀の大きな
要戒であるチップ面積の大部分を占めるメモリセルの面
積（絶縁膜。
面積に相当）を大きくすることは歩留の低下を招くこと
になる。また、絶縁膜の厚さを薄くすることはその絶縁
耐圧の低下によりチップの信頼性の低下を招くことにな
る。
になる。また、絶縁膜の厚さを薄くすることはその絶縁
耐圧の低下によりチップの信頼性の低下を招くことにな
る。
本発明は上記のような従来技術のもつ欠点の改良を行う
ためになされたもので、メモリセルの面積と絶縁膜の厚
さを従来技術と同一にしたまま、０８の大きざをｆ！ｔ
Ｊ２倍にしてメモリセルの動作の安定性を高めることを
目的としている。
ためになされたもので、メモリセルの面積と絶縁膜の厚
さを従来技術と同一にしたまま、０８の大きざをｆ！ｔ
Ｊ２倍にしてメモリセルの動作の安定性を高めることを
目的としている。
第２図は従来技術によるメモリセルの平面図で、第３図
は第２図における記憶容蓋部を図示するための図で、第
４図はその断面図である。
は第２図における記憶容蓋部を図示するための図で、第
４図はその断面図である。
第２図は４ピツトのメモリセルの図が示されている。第
２図においてｓ Ｉｔ） ｔ ｔ＋ｆＡはＮ形不純物拡
散領域でスイッチングトランジスタのソース（あるいは
ドレイン゛）とドレイン（あるいはソース）領域を形成
して、いる。α４は第１層目のポリシリコン層で記憶容
ｔＣ８の一方の電極を形成している。４１層ポリシリコ
ン層の下で絶ｌＩ＆酸化膜の薄くなっている領域部０４
にチャネルが形成され、この領域が０８の他方の電極と
なる（第３図の斜線部）。
２図においてｓ Ｉｔ） ｔ ｔ＋ｆＡはＮ形不純物拡
散領域でスイッチングトランジスタのソース（あるいは
ドレイン゛）とドレイン（あるいはソース）領域を形成
して、いる。α４は第１層目のポリシリコン層で記憶容
ｔＣ８の一方の電極を形成している。４１層ポリシリコ
ン層の下で絶ｌＩ＆酸化膜の薄くなっている領域部０４
にチャネルが形成され、この領域が０８の他方の電極と
なる（第３図の斜線部）。
＋１＠はｊＩ２１２層目リシリコン層でワード線を形成
し特にＦｉｌ） Ｉ ＩａＢとに挾まれている部分０・
ではスイッチングトランジスタのゲート電極を形成して
いる。
し特にＦｉｌ） Ｉ ＩａＢとに挾まれている部分０・
ではスイッチングトランジスタのゲート電極を形成して
いる。
０１１はアルミニウム線でビット線を形成し、コンタク
ト孔（ｌＳによってスイッチングトランジスタのドレイ
ン４Ｅ極（川と接続されている。
ト孔（ｌＳによってスイッチングトランジスタのドレイ
ン４Ｅ極（川と接続されている。
４４図は第２図Ａ−Ａ′線における断面図である。
ｐｃ図において、−はワード線とビット線とを分離する
ための絶縁酸化膜である。（ホ）はａＢを形成するため
の比較的薄い絶縁酸化膜である。Ｑ］）はチャネル頑域
である。四はＰ形基板である。
ための絶縁酸化膜である。（ホ）はａＢを形成するため
の比較的薄い絶縁酸化膜である。Ｑ］）はチャネル頑域
である。四はＰ形基板である。
次に、この発明の実施例を図について説明する。
籐６図は４ビツトのメモリセルの図が示されている。第
５図において、６１■はＮ形不純物拡散饋域でスイッチ
ングトランジスタのソース（あるいはドレイン）とドレ
イン（あるいはソース）領域を形成している。舜は第１
層目のポリシリコン層で記憶′４瀘Ｃ８の一方の電極を
形成している。４１層ポリシリコン層の下の絶縁酸化膜
が薄くなっている領域部は第１層ポリシリコン層に−い
電圧を加えたときにチャネルが形成され、これが０８の
他方の電極となる（第６図の斜線部−）。に）は第２層
目のポリシリコン層で隣接するメモリセルのａｍの一方
の電極を形成している。第７図の斜＆１部−が一方の゛
電極の面積を示している。すなわち、相−リあう２ビツ
トのメモリセルにおいて一方のメモリセルのＣＢはチャ
ネル頭載とその真上にある５１１１１層目リシリコン層
との間に形成され、他方のメモリセルのａＳは４２層目
のポリシリコン層とその真下にある第１層目のポリシリ
コン層との閾に形成されることになる。
５図において、６１■はＮ形不純物拡散饋域でスイッチ
ングトランジスタのソース（あるいはドレイン）とドレ
イン（あるいはソース）領域を形成している。舜は第１
層目のポリシリコン層で記憶′４瀘Ｃ８の一方の電極を
形成している。４１層ポリシリコン層の下の絶縁酸化膜
が薄くなっている領域部は第１層ポリシリコン層に−い
電圧を加えたときにチャネルが形成され、これが０８の
他方の電極となる（第６図の斜線部−）。に）は第２層
目のポリシリコン層で隣接するメモリセルのａｍの一方
の電極を形成している。第７図の斜＆１部−が一方の゛
電極の面積を示している。すなわち、相−リあう２ビツ
トのメモリセルにおいて一方のメモリセルのＣＢはチャ
ネル頭載とその真上にある５１１１１層目リシリコン層
との間に形成され、他方のメモリセルのａＳは４２層目
のポリシリコン層とその真下にある第１層目のポリシリ
コン層との閾に形成されることになる。
つまり、第１層目のポリシリコンは２つのメモリセルの
記憶容置に対して同じ位置で共通電極として働く役目を
している。
記憶容置に対して同じ位置で共通電極として働く役目を
している。
弼は４３４１１目のポリシリコン層でワード線を形成し
、特に（ロ）とに）に迭まれている部分（至）ではスイ
ッチングトランジスタのゲート１１ＩｉＥａｉｉを形成
している。（至）はアルミニウム線でビット線を形成し
、コンククト孔…によってスイッチングトランジスタの
ドレイン電極６すと接続されている。四は埋め込みコン
タクト部で第２層ポリシリコン■とソース領域６りとを
接続している。
、特に（ロ）とに）に迭まれている部分（至）ではスイ
ッチングトランジスタのゲート１１ＩｉＥａｉｉを形成
している。（至）はアルミニウム線でビット線を形成し
、コンククト孔…によってスイッチングトランジスタの
ドレイン電極６すと接続されている。四は埋め込みコン
タクト部で第２層ポリシリコン■とソース領域６りとを
接続している。
４日図は第５図のＡ −Ａ’緘ｌζおける断面図である
。第８図において、卿はワード線とビット線を分離する
ための絶縁酸化膜である。６υは一方のメモリセルの０
８・を形成するための比威的薄い絶縁酸化膜である・−
は他方のメモリセルの０８を形成するための比較的薄い
絶縁酸化膜で、ｉ５υと同程度の厚さで形成される。−
はチャネル領域である。−はＰ形基板である。
。第８図において、卿はワード線とビット線を分離する
ための絶縁酸化膜である。６υは一方のメモリセルの０
８・を形成するための比威的薄い絶縁酸化膜である・−
は他方のメモリセルの０８を形成するための比較的薄い
絶縁酸化膜で、ｉ５υと同程度の厚さで形成される。−
はチャネル領域である。−はＰ形基板である。
４２因と第５図は同一寸法ルールを用いて描かれ次回で
あり、１ビット当りのメモリセル面積は、ＮＪ、−であ
る。これらの図において記憶容量Ｃ８を比較すると次の
ようになる。
あり、１ビット当りのメモリセル面積は、ＮＪ、−であ
る。これらの図において記憶容量Ｃ８を比較すると次の
ようになる。
紀憧谷櫨Ｃ８はその電極間にある薄い絶縁酸化膜の面積
に比例する。従って、薄い絶縁酸化膜の面積比が容瀘比
となる。
に比例する。従って、薄い絶縁酸化膜の面積比が容瀘比
となる。
いま、５ｇ２図における〜の′＃４極間にある薄い絶＃
緻化膜の面積をＳとすると、第５図においては相隣りあ
う一方のメモリセルのａＳを形成するチャネル領域と１
１ｇ１ｌ−ポリシリコン層との間の絶縁酸化膜の面積は
約１．９８となる。
緻化膜の面積をＳとすると、第５図においては相隣りあ
う一方のメモリセルのａＳを形成するチャネル領域と１
１ｇ１ｌ−ポリシリコン層との間の絶縁酸化膜の面積は
約１．９８となる。
才だ、他方のメモリセルの０８を形成する一：４ ｌＩ
ｄポリシリコン層と４２層ポリシリコン層との間の絶ｌ
＆酸化膜の面積比は約２．３日となる。
ｄポリシリコン層と４２層ポリシリコン層との間の絶ｌ
＆酸化膜の面積比は約２．３日となる。
すなわち、同一のメモリセルの面積で記憶容量が１．９
〜２・３倍大きくなる。
〜２・３倍大きくなる。
第９図はこの発明の他の実施例を示す図である。
第９図は４ピツトのメモリセルの図が示されている。第
９図において、ｔｉｉＤ、祷はＮ形不純物拡敏餉域でス
イッチングトランジスタのソース（あるいはドレイン）
とドレイン（あるいはソース）頭載を形成している。關
は第１層目のポリシリコン層で記１憶答量（４の一方の
゛電極を形成している。第１層ポリシリコン層の下の絶
Ｍｄ化膜の薄（なっている饋域部−には第１層ポリシリ
コン層に妬い電圧を加えたときにチャネルが形成され、
この頭載が０８の他方の４極となる（４１ｏ図の斜線部
）、−は４２１１１目のポリシリコン層で隣接するメモ
リセルのＯＳの一方の電極を形成している（Ｊｌ１図の
斜線部−が一方の電極を形成している）。すなわち、相
隣りあう２ビツトのメモリセルにおいて一方のメモリセ
ルのＣ８はチャネルＩ！ｉｌｉ域とその真上ｌこある４
１１−目のポリシリコン層との間に形成され、他方のメ
モリセルのＯｓは第２層目のポリシリコン層とその真下
にあるｄＸｌｔ−目のポリシリコン層との間に形成され
ることになる。この構造は第５図と基本的に同一である
。
９図において、ｔｉｉＤ、祷はＮ形不純物拡敏餉域でス
イッチングトランジスタのソース（あるいはドレイン）
とドレイン（あるいはソース）頭載を形成している。關
は第１層目のポリシリコン層で記１憶答量（４の一方の
゛電極を形成している。第１層ポリシリコン層の下の絶
Ｍｄ化膜の薄（なっている饋域部−には第１層ポリシリ
コン層に妬い電圧を加えたときにチャネルが形成され、
この頭載が０８の他方の４極となる（４１ｏ図の斜線部
）、−は４２１１１目のポリシリコン層で隣接するメモ
リセルのＯＳの一方の電極を形成している（Ｊｌ１図の
斜線部−が一方の電極を形成している）。すなわち、相
隣りあう２ビツトのメモリセルにおいて一方のメモリセ
ルのＣ８はチャネルＩ！ｉｌｉ域とその真上ｌこある４
１１−目のポリシリコン層との間に形成され、他方のメ
モリセルのＯｓは第２層目のポリシリコン層とその真下
にあるｄＸｌｔ−目のポリシリコン層との間に形成され
ることになる。この構造は第５図と基本的に同一である
。
藺は第３層目のポリシリコン層でビット線を形成し、特
ｌこ−の領域では埋め込みコンタクトを形成しスイッチ
ングトランジスタのドレイン領域（２）と接続される。
ｌこ−の領域では埋め込みコンタクトを形成しスイッチ
ングトランジスタのドレイン領域（２）と接続される。
−も第３層目４のポリシリコンで、スイッチングトラン
ジスタのゲート電極を形成している。（至）はアルミニ
ウム線でワードラインを形成している。（２）はコンタ
クト孔でワード線とスイッチングトランジスタのゲート
電極を接続している。＠は堀め込みコンタクト領域でス
イッチングトランジスタのソース領域とＪ２層目のポリ
シリコン層を接続している。
ジスタのゲート電極を形成している。（至）はアルミニ
ウム線でワードラインを形成している。（２）はコンタ
クト孔でワード線とスイッチングトランジスタのゲート
電極を接続している。＠は堀め込みコンタクト領域でス
イッチングトランジスタのソース領域とＪ２層目のポリ
シリコン層を接続している。
第１２図は第９図のムーＡ′線における断面図である。
第１２図において、媚はワード線とビット線を分離する
ための絶縁酸化膜である。掴は一方のメモリセルのＯｓ
を形成するための比較的薄い絶縁酸化−である、−は他
方のメモリセルの０８を形成するための比較的薄い絶縁
酸化膜で、−と同程度の厚さで形成される。−はチャネ
ル領域である。−はＰ形基板である。
ための絶縁酸化膜である。掴は一方のメモリセルのＯｓ
を形成するための比較的薄い絶縁酸化−である、−は他
方のメモリセルの０８を形成するための比較的薄い絶縁
酸化膜で、−と同程度の厚さで形成される。−はチャネ
ル領域である。−はＰ形基板である。
第１３図、Ｊｉ１４図はポリシリコンのビット線とアル
ミニウム（２）のワード線を用いた従来技術によるメモ
リセルの図である。
ミニウム（２）のワード線を用いた従来技術によるメモ
リセルの図である。
第１３図においては、第２層目のポリシリコン−をビッ
ト線とスイッチングトランジスタのゲート電極に用いて
いる。第１３図と第９図の関係は前述の第２図と第５図
の関係に相似している。
ト線とスイッチングトランジスタのゲート電極に用いて
いる。第１３図と第９図の関係は前述の第２図と第５図
の関係に相似している。
＄ １３図とｄＸ９図は同一寸法ルールを用いて描かれ
た図であり、１ビット当りのメモリセルの面積は同一で
ある。これらの図においても前述と同様にａｓを比較す
ると、第９図のａｓは４１３図の０３（第１４図の斜ａ
領域）に比較してチャネル頭載−＄１ポリシリコン間容
−で約゛１．９倍、５層１層ポリシリコンー１ｇ５層ポ
リシリコン間容量で約１，８倍の大きさになる。
た図であり、１ビット当りのメモリセルの面積は同一で
ある。これらの図においても前述と同様にａｓを比較す
ると、第９図のａｓは４１３図の０３（第１４図の斜ａ
領域）に比較してチャネル頭載−＄１ポリシリコン間容
−で約゛１．９倍、５層１層ポリシリコンー１ｇ５層ポ
リシリコン間容量で約１，８倍の大きさになる。
以上のようにこの発明によれば、隣接する少なく、！−
も２つのメモリセルにおいて一方のメモリセルの記憶容
量の形成される領域上に他方のメモリセルの紀憶谷瀘鎮
域を形成することによって、従来技術と同一のメモリセ
ル面積で記憶容量が１．８〜２．３倍大きくできるので
、メモリセルの動作が安定化される。
も２つのメモリセルにおいて一方のメモリセルの記憶容
量の形成される領域上に他方のメモリセルの紀憶谷瀘鎮
域を形成することによって、従来技術と同一のメモリセ
ル面積で記憶容量が１．８〜２．３倍大きくできるので
、メモリセルの動作が安定化される。
また、記憶容量を同一にした場合、同じ安定度でより小
形のメモリセル回路が実現できる効果がある。
形のメモリセル回路が実現できる効果がある。
第１図は１個のトランジスタと１個の容量で１ビツトの
メモリセルを形成する従来のメモリセル回路ｌ路図、＃
Ｉ２図は５層１図の回路を従来の技術で形成した４ビツ
トメモリセルからなるメモリ回路の平Ｗｉ図、Ｊ３図は
第２図のメモリセルの記憶容量ける断面図、第５図〜第
８図は本発明の一実施例を示すための図で、第５図は４
ビツトのメモリセルからなるメモ９１ｇ回路の平面図、
第６図、第１図は第５図のメモリセルの記憶容蓋部をボ
すための平面図、４８図は第５図のＡ −Ａ’線におけ
る断面図、第９図〜第１２図は本発明の他の実施例を小
、す之めの図０％４９図は４ビツトのメモリセルからな
るメモリ回路の平面図、第１Ｏ図、ｓ１１図は第９図の
メモリセルの記憶容菫部を示すための図、５１１２図は
第９図のＡ −Ａ’線における断面図、第１３図は従来
の技術で形成した４ビツトのメモリセルからなるメモリ
回路の平面図％！１４図は第１３図のメモリセルの記ｕ
１＃皺部を示すための平面図である。 なお、図中同一符号は同一、または相当部分を示す。 ｅＴ）６１）ｉｍ ｔｔｌ −Ｎ形不純物領域（ソース
またはドレイ／）、（至）−・−ｄ １層ポリシリコン
層、ｒ３４＠・・・記憶容量の電極となる領域、−一・
・・４２層ポリシリコン層、帽１・・記憶容量の゛電極
となる領域、に）■・・・第３層ポリシリコン層、（至
）・・・スイッチングトランジスタのゲート電極、Ｍ６
１）６Ｌａ［Ｈｌｌ）ｄ−・・絶縁酸化Ｓ％−一・・・
チャネル領域、−一・・・Ｐ形基板。 代理人 扁 野 信 − 第１図 ヒ゛′・７トオ字ヒ 第２図 第３図 第４図 第５図 、７７ 第６図 第８図 第９図 第１０図 第１３図 特許庁長官殿 事件の表示 特願昭Ｊ＄６−１９４６７６号発明
の名称 半導体メモリセル 補正をする者 ５、補正の対象 図面 ６、補正の内容 図中、第４図、第８図および第１８図を別紙のとおり訂
正する。 以上 第４図 第８図 第１Ｊ図 ２３９
メモリセルを形成する従来のメモリセル回路ｌ路図、＃
Ｉ２図は５層１図の回路を従来の技術で形成した４ビツ
トメモリセルからなるメモリ回路の平Ｗｉ図、Ｊ３図は
第２図のメモリセルの記憶容量ける断面図、第５図〜第
８図は本発明の一実施例を示すための図で、第５図は４
ビツトのメモリセルからなるメモ９１ｇ回路の平面図、
第６図、第１図は第５図のメモリセルの記憶容蓋部をボ
すための平面図、４８図は第５図のＡ −Ａ’線におけ
る断面図、第９図〜第１２図は本発明の他の実施例を小
、す之めの図０％４９図は４ビツトのメモリセルからな
るメモリ回路の平面図、第１Ｏ図、ｓ１１図は第９図の
メモリセルの記憶容菫部を示すための図、５１１２図は
第９図のＡ −Ａ’線における断面図、第１３図は従来
の技術で形成した４ビツトのメモリセルからなるメモリ
回路の平面図％！１４図は第１３図のメモリセルの記ｕ
１＃皺部を示すための平面図である。 なお、図中同一符号は同一、または相当部分を示す。 ｅＴ）６１）ｉｍ ｔｔｌ −Ｎ形不純物領域（ソース
またはドレイ／）、（至）−・−ｄ １層ポリシリコン
層、ｒ３４＠・・・記憶容量の電極となる領域、−一・
・・４２層ポリシリコン層、帽１・・記憶容量の゛電極
となる領域、に）■・・・第３層ポリシリコン層、（至
）・・・スイッチングトランジスタのゲート電極、Ｍ６
１）６Ｌａ［Ｈｌｌ）ｄ−・・絶縁酸化Ｓ％−一・・・
チャネル領域、−一・・・Ｐ形基板。 代理人 扁 野 信 − 第１図 ヒ゛′・７トオ字ヒ 第２図 第３図 第４図 第５図 、７７ 第６図 第８図 第９図 第１０図 第１３図 特許庁長官殿 事件の表示 特願昭Ｊ＄６−１９４６７６号発明
の名称 半導体メモリセル 補正をする者 ５、補正の対象 図面 ６、補正の内容 図中、第４図、第８図および第１８図を別紙のとおり訂
正する。 以上 第４図 第８図 第１Ｊ図 ２３９
Claims (2)
- （１） 同−半導体基板表１ｉｆ部に設けられた電界効
果トランジスタと該トランジスタのドレインまたはソー
スに直結された容量とからなる複数のメモリセルにおい
て、これらのメモリセルの容量の電極の少なくとも一部
が互いに慮なる多ｒ＋１ｌｎｌ造で形成されたことを特
徴とする半導体メモリセル。 - （２） 一方の主電橋がビット線に、ゲートがワード
線に゛それぞれ接続された絶縁ゲート電界効果トランジ
スタと一方の電極が前記絶縁ゲート電界効果トランジス
タの他方の主電極に、他方の電極が一定電位源にそれぞ
れ接続された容量とからなることを特徴とする特＃Ｐ＃
求の範囲第１項記載の半導体メモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56194676A JPS5895858A (ja) | 1981-12-01 | 1981-12-01 | 半導体メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56194676A JPS5895858A (ja) | 1981-12-01 | 1981-12-01 | 半導体メモリセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5895858A true JPS5895858A (ja) | 1983-06-07 |
Family
ID=16328437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56194676A Pending JPS5895858A (ja) | 1981-12-01 | 1981-12-01 | 半導体メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5895858A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62179759A (ja) * | 1986-02-04 | 1987-08-06 | Fujitsu Ltd | 半導体記憶装置 |
-
1981
- 1981-12-01 JP JP56194676A patent/JPS5895858A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62179759A (ja) * | 1986-02-04 | 1987-08-06 | Fujitsu Ltd | 半導体記憶装置 |
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