JPS5895858A - 半導体メモリセル - Google Patents
半導体メモリセルInfo
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- JPS5895858A JPS5895858A JP56194676A JP19467681A JPS5895858A JP S5895858 A JPS5895858 A JP S5895858A JP 56194676 A JP56194676 A JP 56194676A JP 19467681 A JP19467681 A JP 19467681A JP S5895858 A JPS5895858 A JP S5895858A
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- Japan
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- memory cell
- electrode
- memory
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は電界効果トランジスタ(MO8T)を用いた
半導体メモリセルに関するものである。
半導体メモリセルに関するものである。
1ビット当り1個のMO8Tと1個の容量を用いるラン
ダムアクセスメモリ(RAM)はすでに公知であり、こ
の橋のメモリとして、dx図のような回路が用いられて
いる。図において、(1)は°11°1あるいは°0°
のデータを記憶するための記憶容−1(2)は記憶容量
(1)のデータの読み出し、lFき込み、あるいは保持
をするためのスイッチングトランジスタ、(7)は記憶
容量(11とトランジスタ(2)とからなるメモリセル
、(3)はメモリセル(7)のデータを伝達するビット
線、(4)はビット線(3)の寄生容1t、(5)はス
イッチングトランジスタのON、 OFFを制御する信
号が供給されるワード線、(6)は紀憶容tを形成する
ために必要な所定の電圧が供給される電源線である。
ダムアクセスメモリ(RAM)はすでに公知であり、こ
の橋のメモリとして、dx図のような回路が用いられて
いる。図において、(1)は°11°1あるいは°0°
のデータを記憶するための記憶容−1(2)は記憶容量
(1)のデータの読み出し、lFき込み、あるいは保持
をするためのスイッチングトランジスタ、(7)は記憶
容量(11とトランジスタ(2)とからなるメモリセル
、(3)はメモリセル(7)のデータを伝達するビット
線、(4)はビット線(3)の寄生容1t、(5)はス
イッチングトランジスタのON、 OFFを制御する信
号が供給されるワード線、(6)は紀憶容tを形成する
ために必要な所定の電圧が供給される電源線である。
第1図の回路が安定に動作、するためには、ワード線(
5目ζ電圧が印加されたとき、すなわちメモリセルの読
み出し時にピッ)41(3)上に現われる電圧振幅がで
きるだけ大きくなければならない。この電圧振幅は記憶
容量(1(とビット線(3)の6竃と電圧の大きさでき
まる。この関係は一般に次式で表わされる。(例えば、
K、U、8te1n and il、Fr1ecLri
chi”A 1−Mld 81ngle−’f’ra
nsietor Memory Ce1l 1n811
1con Gate Technology” in
工I[il!1lIi JOURNAL 0FB0L
より一8TATFX O工ROU工T8 VOL
BC−8No、5 Oct、1973F、319参照
) ΔVB −’担二」臣 1 +O−s ここで、cgは記道容臘(1)の容jIt憾、OBはピ
ントIII L3)の#mII[で、vsoとVnoは
それぞれメモリセル(7)を読み出すdinTJの記憶
蓄瀘[11とビット線(3〕の電圧値である。またΔV
lはメモリセル(7)を読み出したときにビット練上に
現われる磁圧振幅である。
5目ζ電圧が印加されたとき、すなわちメモリセルの読
み出し時にピッ)41(3)上に現われる電圧振幅がで
きるだけ大きくなければならない。この電圧振幅は記憶
容量(1(とビット線(3)の6竃と電圧の大きさでき
まる。この関係は一般に次式で表わされる。(例えば、
K、U、8te1n and il、Fr1ecLri
chi”A 1−Mld 81ngle−’f’ra
nsietor Memory Ce1l 1n811
1con Gate Technology” in
工I[il!1lIi JOURNAL 0FB0L
より一8TATFX O工ROU工T8 VOL
BC−8No、5 Oct、1973F、319参照
) ΔVB −’担二」臣 1 +O−s ここで、cgは記道容臘(1)の容jIt憾、OBはピ
ントIII L3)の#mII[で、vsoとVnoは
それぞれメモリセル(7)を読み出すdinTJの記憶
蓄瀘[11とビット線(3〕の電圧値である。またΔV
lはメモリセル(7)を読み出したときにビット練上に
現われる磁圧振幅である。
上式より、VSO,VBO、OBを一定としたときΔv
1を大赤くする九めには08を大きくすればよいことが
分かる。
1を大赤くする九めには08を大きくすればよいことが
分かる。
C8は通常メモリセル部が形成される半導体基体上に形
成された絶縁酸化膜の面積と厚さによって大部分が決定
される。すなわち、09を大きくする丸めには絶縁膜の
面積を大きくするかあるいは厚さを薄くするかの方法が
最も効果的であるが、半導体記憶回路の歩、賀の大きな
要戒であるチップ面積の大部分を占めるメモリセルの面
積(絶縁膜。
成された絶縁酸化膜の面積と厚さによって大部分が決定
される。すなわち、09を大きくする丸めには絶縁膜の
面積を大きくするかあるいは厚さを薄くするかの方法が
最も効果的であるが、半導体記憶回路の歩、賀の大きな
要戒であるチップ面積の大部分を占めるメモリセルの面
積(絶縁膜。
面積に相当)を大きくすることは歩留の低下を招くこと
になる。また、絶縁膜の厚さを薄くすることはその絶縁
耐圧の低下によりチップの信頼性の低下を招くことにな
る。
になる。また、絶縁膜の厚さを薄くすることはその絶縁
耐圧の低下によりチップの信頼性の低下を招くことにな
る。
本発明は上記のような従来技術のもつ欠点の改良を行う
ためになされたもので、メモリセルの面積と絶縁膜の厚
さを従来技術と同一にしたまま、08の大きざをf!t
J2倍にしてメモリセルの動作の安定性を高めることを
目的としている。
ためになされたもので、メモリセルの面積と絶縁膜の厚
さを従来技術と同一にしたまま、08の大きざをf!t
J2倍にしてメモリセルの動作の安定性を高めることを
目的としている。
第2図は従来技術によるメモリセルの平面図で、第3図
は第2図における記憶容蓋部を図示するための図で、第
4図はその断面図である。
は第2図における記憶容蓋部を図示するための図で、第
4図はその断面図である。
第2図は4ピツトのメモリセルの図が示されている。第
2図においてs It) t t+fAはN形不純物拡
散領域でスイッチングトランジスタのソース(あるいは
ドレイン゛)とドレイン(あるいはソース)領域を形成
して、いる。α4は第1層目のポリシリコン層で記憶容
tC8の一方の電極を形成している。41層ポリシリコ
ン層の下で絶lI&酸化膜の薄くなっている領域部04
にチャネルが形成され、この領域が08の他方の電極と
なる(第3図の斜線部)。
2図においてs It) t t+fAはN形不純物拡
散領域でスイッチングトランジスタのソース(あるいは
ドレイン゛)とドレイン(あるいはソース)領域を形成
して、いる。α4は第1層目のポリシリコン層で記憶容
tC8の一方の電極を形成している。41層ポリシリコ
ン層の下で絶lI&酸化膜の薄くなっている領域部04
にチャネルが形成され、この領域が08の他方の電極と
なる(第3図の斜線部)。
+1@はjI212層目リシリコン層でワード線を形成
し特にFil) I IaBとに挾まれている部分0・
ではスイッチングトランジスタのゲート電極を形成して
いる。
し特にFil) I IaBとに挾まれている部分0・
ではスイッチングトランジスタのゲート電極を形成して
いる。
011はアルミニウム線でビット線を形成し、コンタク
ト孔(lSによってスイッチングトランジスタのドレイ
ン4E極(川と接続されている。
ト孔(lSによってスイッチングトランジスタのドレイ
ン4E極(川と接続されている。
44図は第2図A−A′線における断面図である。
pc図において、−はワード線とビット線とを分離する
ための絶縁酸化膜である。(ホ)はaBを形成するため
の比較的薄い絶縁酸化膜である。Q])はチャネル頑域
である。四はP形基板である。
ための絶縁酸化膜である。(ホ)はaBを形成するため
の比較的薄い絶縁酸化膜である。Q])はチャネル頑域
である。四はP形基板である。
次に、この発明の実施例を図について説明する。
籐6図は4ビツトのメモリセルの図が示されている。第
5図において、61■はN形不純物拡散饋域でスイッチ
ングトランジスタのソース(あるいはドレイン)とドレ
イン(あるいはソース)領域を形成している。舜は第1
層目のポリシリコン層で記憶′4瀘C8の一方の電極を
形成している。41層ポリシリコン層の下の絶縁酸化膜
が薄くなっている領域部は第1層ポリシリコン層に−い
電圧を加えたときにチャネルが形成され、これが08の
他方の電極となる(第6図の斜線部−)。に)は第2層
目のポリシリコン層で隣接するメモリセルのamの一方
の電極を形成している。第7図の斜&1部−が一方の゛
電極の面積を示している。すなわち、相−リあう2ビツ
トのメモリセルにおいて一方のメモリセルのCBはチャ
ネル頭載とその真上にある51111層目リシリコン層
との間に形成され、他方のメモリセルのaSは42層目
のポリシリコン層とその真下にある第1層目のポリシリ
コン層との閾に形成されることになる。
5図において、61■はN形不純物拡散饋域でスイッチ
ングトランジスタのソース(あるいはドレイン)とドレ
イン(あるいはソース)領域を形成している。舜は第1
層目のポリシリコン層で記憶′4瀘C8の一方の電極を
形成している。41層ポリシリコン層の下の絶縁酸化膜
が薄くなっている領域部は第1層ポリシリコン層に−い
電圧を加えたときにチャネルが形成され、これが08の
他方の電極となる(第6図の斜線部−)。に)は第2層
目のポリシリコン層で隣接するメモリセルのamの一方
の電極を形成している。第7図の斜&1部−が一方の゛
電極の面積を示している。すなわち、相−リあう2ビツ
トのメモリセルにおいて一方のメモリセルのCBはチャ
ネル頭載とその真上にある51111層目リシリコン層
との間に形成され、他方のメモリセルのaSは42層目
のポリシリコン層とその真下にある第1層目のポリシリ
コン層との閾に形成されることになる。
つまり、第1層目のポリシリコンは2つのメモリセルの
記憶容置に対して同じ位置で共通電極として働く役目を
している。
記憶容置に対して同じ位置で共通電極として働く役目を
している。
弼は43411目のポリシリコン層でワード線を形成し
、特に(ロ)とに)に迭まれている部分(至)ではスイ
ッチングトランジスタのゲート11IiEaiiを形成
している。(至)はアルミニウム線でビット線を形成し
、コンククト孔…によってスイッチングトランジスタの
ドレイン電極6すと接続されている。四は埋め込みコン
タクト部で第2層ポリシリコン■とソース領域6りとを
接続している。
、特に(ロ)とに)に迭まれている部分(至)ではスイ
ッチングトランジスタのゲート11IiEaiiを形成
している。(至)はアルミニウム線でビット線を形成し
、コンククト孔…によってスイッチングトランジスタの
ドレイン電極6すと接続されている。四は埋め込みコン
タクト部で第2層ポリシリコン■とソース領域6りとを
接続している。
4日図は第5図のA −A’緘lζおける断面図である
。第8図において、卿はワード線とビット線を分離する
ための絶縁酸化膜である。6υは一方のメモリセルの0
8・を形成するための比威的薄い絶縁酸化膜である・−
は他方のメモリセルの08を形成するための比較的薄い
絶縁酸化膜で、i5υと同程度の厚さで形成される。−
はチャネル領域である。−はP形基板である。
。第8図において、卿はワード線とビット線を分離する
ための絶縁酸化膜である。6υは一方のメモリセルの0
8・を形成するための比威的薄い絶縁酸化膜である・−
は他方のメモリセルの08を形成するための比較的薄い
絶縁酸化膜で、i5υと同程度の厚さで形成される。−
はチャネル領域である。−はP形基板である。
42因と第5図は同一寸法ルールを用いて描かれ次回で
あり、1ビット当りのメモリセル面積は、NJ、−であ
る。これらの図において記憶容量C8を比較すると次の
ようになる。
あり、1ビット当りのメモリセル面積は、NJ、−であ
る。これらの図において記憶容量C8を比較すると次の
ようになる。
紀憧谷櫨C8はその電極間にある薄い絶縁酸化膜の面積
に比例する。従って、薄い絶縁酸化膜の面積比が容瀘比
となる。
に比例する。従って、薄い絶縁酸化膜の面積比が容瀘比
となる。
いま、5g2図における〜の′#4極間にある薄い絶#
緻化膜の面積をSとすると、第5図においては相隣りあ
う一方のメモリセルのaSを形成するチャネル領域と1
1g1l−ポリシリコン層との間の絶縁酸化膜の面積は
約1.98となる。
緻化膜の面積をSとすると、第5図においては相隣りあ
う一方のメモリセルのaSを形成するチャネル領域と1
1g1l−ポリシリコン層との間の絶縁酸化膜の面積は
約1.98となる。
才だ、他方のメモリセルの08を形成する一:4 lI
dポリシリコン層と42層ポリシリコン層との間の絶l
&酸化膜の面積比は約2.3日となる。
dポリシリコン層と42層ポリシリコン層との間の絶l
&酸化膜の面積比は約2.3日となる。
すなわち、同一のメモリセルの面積で記憶容量が1.9
〜2・3倍大きくなる。
〜2・3倍大きくなる。
第9図はこの発明の他の実施例を示す図である。
第9図は4ピツトのメモリセルの図が示されている。第
9図において、tiiD、祷はN形不純物拡敏餉域でス
イッチングトランジスタのソース(あるいはドレイン)
とドレイン(あるいはソース)頭載を形成している。關
は第1層目のポリシリコン層で記1憶答量(4の一方の
゛電極を形成している。第1層ポリシリコン層の下の絶
Md化膜の薄(なっている饋域部−には第1層ポリシリ
コン層に妬い電圧を加えたときにチャネルが形成され、
この頭載が08の他方の4極となる(41o図の斜線部
)、−は42111目のポリシリコン層で隣接するメモ
リセルのOSの一方の電極を形成している(Jl1図の
斜線部−が一方の電極を形成している)。すなわち、相
隣りあう2ビツトのメモリセルにおいて一方のメモリセ
ルのC8はチャネルI!ili域とその真上lこある4
11−目のポリシリコン層との間に形成され、他方のメ
モリセルのOsは第2層目のポリシリコン層とその真下
にあるdXlt−目のポリシリコン層との間に形成され
ることになる。この構造は第5図と基本的に同一である
。
9図において、tiiD、祷はN形不純物拡敏餉域でス
イッチングトランジスタのソース(あるいはドレイン)
とドレイン(あるいはソース)頭載を形成している。關
は第1層目のポリシリコン層で記1憶答量(4の一方の
゛電極を形成している。第1層ポリシリコン層の下の絶
Md化膜の薄(なっている饋域部−には第1層ポリシリ
コン層に妬い電圧を加えたときにチャネルが形成され、
この頭載が08の他方の4極となる(41o図の斜線部
)、−は42111目のポリシリコン層で隣接するメモ
リセルのOSの一方の電極を形成している(Jl1図の
斜線部−が一方の電極を形成している)。すなわち、相
隣りあう2ビツトのメモリセルにおいて一方のメモリセ
ルのC8はチャネルI!ili域とその真上lこある4
11−目のポリシリコン層との間に形成され、他方のメ
モリセルのOsは第2層目のポリシリコン層とその真下
にあるdXlt−目のポリシリコン層との間に形成され
ることになる。この構造は第5図と基本的に同一である
。
藺は第3層目のポリシリコン層でビット線を形成し、特
lこ−の領域では埋め込みコンタクトを形成しスイッチ
ングトランジスタのドレイン領域(2)と接続される。
lこ−の領域では埋め込みコンタクトを形成しスイッチ
ングトランジスタのドレイン領域(2)と接続される。
−も第3層目4のポリシリコンで、スイッチングトラン
ジスタのゲート電極を形成している。(至)はアルミニ
ウム線でワードラインを形成している。(2)はコンタ
クト孔でワード線とスイッチングトランジスタのゲート
電極を接続している。@は堀め込みコンタクト領域でス
イッチングトランジスタのソース領域とJ2層目のポリ
シリコン層を接続している。
ジスタのゲート電極を形成している。(至)はアルミニ
ウム線でワードラインを形成している。(2)はコンタ
クト孔でワード線とスイッチングトランジスタのゲート
電極を接続している。@は堀め込みコンタクト領域でス
イッチングトランジスタのソース領域とJ2層目のポリ
シリコン層を接続している。
第12図は第9図のムーA′線における断面図である。
第12図において、媚はワード線とビット線を分離する
ための絶縁酸化膜である。掴は一方のメモリセルのOs
を形成するための比較的薄い絶縁酸化−である、−は他
方のメモリセルの08を形成するための比較的薄い絶縁
酸化膜で、−と同程度の厚さで形成される。−はチャネ
ル領域である。−はP形基板である。
ための絶縁酸化膜である。掴は一方のメモリセルのOs
を形成するための比較的薄い絶縁酸化−である、−は他
方のメモリセルの08を形成するための比較的薄い絶縁
酸化膜で、−と同程度の厚さで形成される。−はチャネ
ル領域である。−はP形基板である。
第13図、Ji14図はポリシリコンのビット線とアル
ミニウム(2)のワード線を用いた従来技術によるメモ
リセルの図である。
ミニウム(2)のワード線を用いた従来技術によるメモ
リセルの図である。
第13図においては、第2層目のポリシリコン−をビッ
ト線とスイッチングトランジスタのゲート電極に用いて
いる。第13図と第9図の関係は前述の第2図と第5図
の関係に相似している。
ト線とスイッチングトランジスタのゲート電極に用いて
いる。第13図と第9図の関係は前述の第2図と第5図
の関係に相似している。
$ 13図とdX9図は同一寸法ルールを用いて描かれ
た図であり、1ビット当りのメモリセルの面積は同一で
ある。これらの図においても前述と同様にasを比較す
ると、第9図のasは413図の03(第14図の斜a
領域)に比較してチャネル頭載−$1ポリシリコン間容
−で約゛1.9倍、5層1層ポリシリコンー1g5層ポ
リシリコン間容量で約1,8倍の大きさになる。
た図であり、1ビット当りのメモリセルの面積は同一で
ある。これらの図においても前述と同様にasを比較す
ると、第9図のasは413図の03(第14図の斜a
領域)に比較してチャネル頭載−$1ポリシリコン間容
−で約゛1.9倍、5層1層ポリシリコンー1g5層ポ
リシリコン間容量で約1,8倍の大きさになる。
以上のようにこの発明によれば、隣接する少なく、!−
も2つのメモリセルにおいて一方のメモリセルの記憶容
量の形成される領域上に他方のメモリセルの紀憶谷瀘鎮
域を形成することによって、従来技術と同一のメモリセ
ル面積で記憶容量が1.8〜2.3倍大きくできるので
、メモリセルの動作が安定化される。
も2つのメモリセルにおいて一方のメモリセルの記憶容
量の形成される領域上に他方のメモリセルの紀憶谷瀘鎮
域を形成することによって、従来技術と同一のメモリセ
ル面積で記憶容量が1.8〜2.3倍大きくできるので
、メモリセルの動作が安定化される。
また、記憶容量を同一にした場合、同じ安定度でより小
形のメモリセル回路が実現できる効果がある。
形のメモリセル回路が実現できる効果がある。
第1図は1個のトランジスタと1個の容量で1ビツトの
メモリセルを形成する従来のメモリセル回路l路図、#
I2図は5層1図の回路を従来の技術で形成した4ビツ
トメモリセルからなるメモリ回路の平Wi図、J3図は
第2図のメモリセルの記憶容量ける断面図、第5図〜第
8図は本発明の一実施例を示すための図で、第5図は4
ビツトのメモリセルからなるメモ91g回路の平面図、
第6図、第1図は第5図のメモリセルの記憶容蓋部をボ
すための平面図、48図は第5図のA −A’線におけ
る断面図、第9図〜第12図は本発明の他の実施例を小
、す之めの図0%49図は4ビツトのメモリセルからな
るメモリ回路の平面図、第1O図、s11図は第9図の
メモリセルの記憶容菫部を示すための図、5112図は
第9図のA −A’線における断面図、第13図は従来
の技術で形成した4ビツトのメモリセルからなるメモリ
回路の平面図%!14図は第13図のメモリセルの記u
1#皺部を示すための平面図である。 なお、図中同一符号は同一、または相当部分を示す。 eT)61)im ttl −N形不純物領域(ソース
またはドレイ/)、(至)−・−d 1層ポリシリコン
層、r34@・・・記憶容量の電極となる領域、−一・
・・42層ポリシリコン層、帽1・・記憶容量の゛電極
となる領域、に)■・・・第3層ポリシリコン層、(至
)・・・スイッチングトランジスタのゲート電極、M6
1)6La[Hll)d−・・絶縁酸化S%−一・・・
チャネル領域、−一・・・P形基板。 代理人 扁 野 信 − 第1図 ヒ゛′・7トオ字ヒ 第2図 第3図 第4図 第5図 、77 第6図 第8図 第9図 第10図 第13図 特許庁長官殿 事件の表示 特願昭J$6−194676号発明
の名称 半導体メモリセル 補正をする者 5、補正の対象 図面 6、補正の内容 図中、第4図、第8図および第18図を別紙のとおり訂
正する。 以上 第4図 第8図 第1J図 239
メモリセルを形成する従来のメモリセル回路l路図、#
I2図は5層1図の回路を従来の技術で形成した4ビツ
トメモリセルからなるメモリ回路の平Wi図、J3図は
第2図のメモリセルの記憶容量ける断面図、第5図〜第
8図は本発明の一実施例を示すための図で、第5図は4
ビツトのメモリセルからなるメモ91g回路の平面図、
第6図、第1図は第5図のメモリセルの記憶容蓋部をボ
すための平面図、48図は第5図のA −A’線におけ
る断面図、第9図〜第12図は本発明の他の実施例を小
、す之めの図0%49図は4ビツトのメモリセルからな
るメモリ回路の平面図、第1O図、s11図は第9図の
メモリセルの記憶容菫部を示すための図、5112図は
第9図のA −A’線における断面図、第13図は従来
の技術で形成した4ビツトのメモリセルからなるメモリ
回路の平面図%!14図は第13図のメモリセルの記u
1#皺部を示すための平面図である。 なお、図中同一符号は同一、または相当部分を示す。 eT)61)im ttl −N形不純物領域(ソース
またはドレイ/)、(至)−・−d 1層ポリシリコン
層、r34@・・・記憶容量の電極となる領域、−一・
・・42層ポリシリコン層、帽1・・記憶容量の゛電極
となる領域、に)■・・・第3層ポリシリコン層、(至
)・・・スイッチングトランジスタのゲート電極、M6
1)6La[Hll)d−・・絶縁酸化S%−一・・・
チャネル領域、−一・・・P形基板。 代理人 扁 野 信 − 第1図 ヒ゛′・7トオ字ヒ 第2図 第3図 第4図 第5図 、77 第6図 第8図 第9図 第10図 第13図 特許庁長官殿 事件の表示 特願昭J$6−194676号発明
の名称 半導体メモリセル 補正をする者 5、補正の対象 図面 6、補正の内容 図中、第4図、第8図および第18図を別紙のとおり訂
正する。 以上 第4図 第8図 第1J図 239
Claims (2)
- (1) 同−半導体基板表1if部に設けられた電界効
果トランジスタと該トランジスタのドレインまたはソー
スに直結された容量とからなる複数のメモリセルにおい
て、これらのメモリセルの容量の電極の少なくとも一部
が互いに慮なる多r+1lnl造で形成されたことを特
徴とする半導体メモリセル。 - (2) 一方の主電橋がビット線に、ゲートがワード
線に゛それぞれ接続された絶縁ゲート電界効果トランジ
スタと一方の電極が前記絶縁ゲート電界効果トランジス
タの他方の主電極に、他方の電極が一定電位源にそれぞ
れ接続された容量とからなることを特徴とする特#P#
求の範囲第1項記載の半導体メモリセル。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56194676A JPS5895858A (ja) | 1981-12-01 | 1981-12-01 | 半導体メモリセル |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56194676A JPS5895858A (ja) | 1981-12-01 | 1981-12-01 | 半導体メモリセル |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5895858A true JPS5895858A (ja) | 1983-06-07 |
Family
ID=16328437
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56194676A Pending JPS5895858A (ja) | 1981-12-01 | 1981-12-01 | 半導体メモリセル |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5895858A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62179759A (ja) * | 1986-02-04 | 1987-08-06 | Fujitsu Ltd | 半導体記憶装置 |
-
1981
- 1981-12-01 JP JP56194676A patent/JPS5895858A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62179759A (ja) * | 1986-02-04 | 1987-08-06 | Fujitsu Ltd | 半導体記憶装置 |
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