JPH06151765A - 半導体メモリ - Google Patents

半導体メモリ

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JPH06151765A
JPH06151765A JP4316612A JP31661292A JPH06151765A JP H06151765 A JPH06151765 A JP H06151765A JP 4316612 A JP4316612 A JP 4316612A JP 31661292 A JP31661292 A JP 31661292A JP H06151765 A JPH06151765 A JP H06151765A
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Nobuhiro Tanabe
伸広 田邉
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells

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  • Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

(57)【要約】 【目的】 折り返しビット線構成の半導体メモリにおけ
るチップ面積を削減する。 【構成】 各ビット線３と各ワード線２とのなす角を９
０度からずらし、さらに各ビット線３を折れ線形状とし
てメモリ素子１ａ，１ｂ，１ｃ，１ｄを配列する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体メモリに関し、特
に対をなすビット線間の信号を増幅するセンス増幅器を
備えたＤＲＡＭ型の半導体メモリに関する。
【０００２】
【従来の技術】ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）のメモリセルは、通常１個の容量素子と１
個の絶縁ゲート電界効果トランジスタとから構成され、
そのトランジスタを介して容量素子に接続されているビ
ット線に現れる微小な電位変化を検出するため、ビット
線に対する外部からの雑音の影響をなるべく減らさなけ
ればならないが、そのためには、折り返しビット線構成
のものが有効である。
【０００３】しかしながら、折り返しビット線構成を用
いるためには、各ビット線が全ワード線の半分と接続す
る配置にしなければならない。図５に示す例では、メモ
リ素子領域１が容量素子１１とソース・ドレイン１２と
ゲート１３を有し、メモリ素子がワード線２とビット線
３とに接続される。この例では、メモリ素子領域１，１
が形成されない無駄な領域６ができてしまう。この無駄
な領域を減らす手段としては、図６のようにワード線５
とビット線３とのなす角を９０度からずらす方法が提案
されている。
【０００４】
【発明が解決しようとする課題】上述した方法を用いる
と、無駄な領域を減らすことができるが、図７のように
全体が斜めの構成になるために新たな無駄な領域５が作
られてしまう。
【０００５】本発明の目的は、この無駄な領域を減らす
ことにより、チップ面積を縮小することができる半導体
メモリを提供することにある。
【０００６】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体メモリは、複数のワード線と、
複数のビット線と、複数のメモリ素子とを有する半導体
メモリであって、複数のワード線は、直線形状をなし、
基板上に相互に平行を保って配置されたものであり、複
数のビット線は、１本の基準となるワード線を基点とし
て左右対称に折り曲げた折れ線形状をなし、ワード線と
絶縁されて相互に平行を保って各ワード線に傾斜角をも
って交差して配置されたものであり、複数のメモリ素子
は、ワード線を横切る方向及びワード線の長さ方向にマ
トリクス状に配列されてワード線及びビット線に接続さ
れ、各ビット線に共通に接続されるメモリ素子の対は、
前記１本の基準となるビット線を中心として左右対称に
配列されたものである。
【０００７】また、複数のワード線と、複数のビット線
と、複数のメモリ素子とを有する半導体メモリであっ
て、複数のワード線は、直線形状をなし、基板上に相互
に平行を保って配置されたものであり、複数のビット線
は、所定の間隔で配置された基準となるワード線上に折
曲部が位置するジグザグ状の折れ線形状をなし、ワード
線と絶縁されて相互に平行を保って各ワード線に傾斜角
をもって交差して配置されたものであり、複数のメモリ
素子は、ワード線を横切る方向及びワード線の長さ方向
にマトリクス状に配列されてワード線及びビット線に接
続され、各ビット線に共通に接続されるメモリ素子の対
は、前記基準となるビット線を中心として左右対称に配
列されたものである。
【０００８】
【作用】ビット線を折れ線形状に配置することにより、
全体が斜めの構成になるために生じる無駄な領域の面積
を減らして、チップ面積を削減することが可能となる。
【０００９】
【実施例】以下、本発明の実施例について図面を用いて
説明する。図１は、本発明の実施例１を示すレイアウト
図である。
【００１０】（実施例１）図１，図２は、本発明の実施
例１を示すレイアウト図である。
【００１１】図１において、本発明に係る半導体メモリ
は、複数のワード線２と、複数のビット線３と、複数の
メモリ素子１とを有している。
【００１２】複数のワード線２は、直線形状をなし、基
板上に相互に平行を保って配置されている。
【００１３】複数のビット線３は、１本の基準となるワ
ード線２ａを基点として左右対称に折り曲げた折れ線形
状をなし、ワード線２，２ａと絶縁されて相互に平行を
保って各ワード線２，２ａに傾斜角をもって交差して配
置されている。
【００１４】複数のメモリ素子１ａ，１ｂ，１ｃ，１ｄ
は、スイッチング用のトランジスタと、容量素子１１と
の組合せからなる。スイッチング用のトランジスタは、
ソース・ドレイン１２とゲート１３とを有しており、ソ
ース・ドレイン１２がビット線に、またゲート１３がワ
ード線に接続される。
【００１５】複数のメモリ素子１ａ，１ｂ，１ｃ，１ｄ
は、ワード線２を横切る方向及びワード線２の長さ方向
にマトリクス状に配列されてワード線及びビット線に接
続され、各ビット線３に共通に接続されるメモリ素子１
ａと１ｂ，１ｃと１ｄの対は、１本の基準となるワード
線２ａを中心として左右対称に配列されている。
【００１６】本実施例では、ビット線３が直線形状でな
く、途中で折れ曲がった折れ線形状であるため、メモリ
素子間に形成される無駄な領域４及び半導体メモリ外に
形成される無駄な領域５は、図５，図７に示す無駄な領
域に比べて減少させることができる。
【００１７】（実施例２）図３，図４は、本発明の実施
例２を示すレイアウト図である。
【００１８】本実施例では、複数のワード線３は、所定
の間隔で配置された基準となるワード線２ａ上に折曲部
が位置するジグザグ状の折れ線形状をなし、ワード線
２，２ａと絶縁されて相互に平行を保って各ワード線に
傾斜角をもって交差して配置されたものである。
【００１９】複数のメモリ素子１ａ，１ｂ，１ｃ，１ｄ
は、ワード線２，２ａを横切る方向及びワード線の長さ
方向にマトリクス状に配列されてワード線及びビット線
に接続され、各ビット線に共通に接続されるメモリ素子
１ａと１ｂ，１ｃと１ｄの対は、基準となるビット線３
ａを中心として左右対称に配列されている。
【００２０】本発明の実施例２においては、ビット線３
を折り曲げる回数が２回となっているが、ビット線３を
折り曲げる回数を３回以上にすることも可能である。
【００２１】したがって、実施例２によればビット線３
の折り返しによって生じる無駄な領域による面積の増大
と無駄な領域の面積の減少とを考えて、最適な折り返し
回数を決定することができる。
【００２２】
【発明の効果】以上説明したように本発明は、ワード線
とビット線のなす角を９０度からずらした上で、ビット
線を適当な回数折り返すことにより、半導体メモリに存
在する無駄な領域の面積を減らすことができ、かつチッ
プ面積を縮小することができる効果がある。
【図面の簡単な説明】
【図１】本発明の実施例１を示すレイアウト図である。
【図２】本発明の実施例１を示すレイアウト図である。
【図３】本発明の実施例２を示すレイアウト図である。
【図４】本発明の実施例２を示すレイアウト図である。
【図５】従来の半導体メモリを示すレイアウト図であ
る。
【図６】従来の半導体メモリを示すレイアウト図であ
る。
【図７】従来の半導体メモリを示すレイアウト図であ
る。
【符号の説明】
１ａ，１ｂ，１ｃ，１ｄ メモリ素子領域 ２，２ａ ワード線 ３ ビット線 ４ ビット線の折り曲げによって生じる無駄な領域 ５ 新たに生じる無駄な領域 ６ 無駄な領域 １１ 容量素子 １２ ソース・ドレイン １３ ゲート

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 複数のワード線と、複数のビット線と、
    複数のメモリ素子とを有する半導体メモリであって、 複数のワード線は、直線形状をなし、基板上に相互に平
    行を保って配置されたものであり、 複数のビット線は、１本の基準となるワード線を基点と
    して左右対称に折り曲げた折れ線形状をなし、ワード線
    と絶縁されて相互に平行を保って各ワード線に傾斜角を
    もって交差して配置されたものであり、 複数のメモリ素子は、ワード線を横切る方向及びワード
    線の長さ方向にマトリクス状に配列されてワード線及び
    ビット線に接続され、各ビット線に共通に接続されるメ
    モリ素子の対は、前記１本の基準となるビット線を中心
    として左右対称に配列されたものであることを特徴とす
    る半導体メモリ。
  2. 【請求項２】 複数のワード線と、複数のビット線と、
    複数のメモリ素子とを有する半導体メモリであって、 複数のワード線は、直線形状をなし、基板上に相互に平
    行を保って配置されたものであり、 複数のビット線は、所定の間隔で配置された基準となる
    ワード線上に折曲部が位置するジグザグ状の折れ線形状
    をなし、ワード線と絶縁されて相互に平行を保って各ワ
    ード線に傾斜角をもって交差して配置されたものであ
    り、 複数のメモリ素子は、ワード線を横切る方向及びワード
    線の長さ方向にマトリクス状に配列されてワード線及び
    ビット線に接続され、各ビット線に共通に接続されるメ
    モリ素子の対は、前記基準となるビット線を中心として
    左右対称に配列されたものであることを特徴とする半導
    体メモリ。
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