CN102315262A - 半导体器件及其制造方法 - Google Patents
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Abstract
本发明涉及半导体器件及其制造方法。根据本发明的一个方面的半导体器件，包括：在衬底上的半导体层；在上述半导体层上的隔离层；在上述隔离层上的钝化层；与上述半导体层电气相通的源极和漏极；以及在上述隔离层上的栅极；其中，上述栅极包括下部、中部和上部，上述下部和/或上述中部构成场板结构。
Description
技术领域
本发明涉及III族氮化物半导体器件及其制造方法，具体来说，涉及基于宽禁带III族氮化物半导体的场效应晶体管在射频领域的应用，其有利于器件同时具有较高的击穿电压和较高的频率响应，特别适用于高频微波应用。
背景技术
第三代半导体氮化镓(GaN)的介质击穿电场远远高于第一代半导体硅(Si)或第二代半导体砷化镓(GaAs)，高达3MV/cm，使其电子器件能承受很高的电压。同时，氮化镓可以与其他镓类化合物半导体(III族氮化物半导体)形成异质结结构。由于III族氮化物半导体具有强烈的自发极化和压电极化效应，在异质结的界面附近，可以形成很高电子浓度的二维电子气(2DEG)沟道。这种异质结结构也有效的降低了电离杂质散射，因此沟道内的电子迁移率大大提升。在此异质结基础上制成的氮化镓高电子迁移率晶体管(HEMT)能在高频率导通高电流，并具有很低的导通电阻。这些特性使氮化镓HEMT特别适用于制造高频的大功率射频器件和高耐压大电流的开关器件。
另外，氮化镓是宽禁带半导体，能工作在较高的温度。硅器件在大功率工作环境下往往需要额外的降温器件来确保其正常工作。氮化镓无须这样，或者对降温要求较低。因此氮化镓射频功率器件有利于节省空间和成本。
常规的氮化镓HEMT的器件结构为平面结构。其截面图如图1所示。底层是衬底(或基板)11，衬底11上沉积有成核层12，半导体层13和隔离层14。二维电子气沟道在半导体层13和隔离层14的界面附近形成。隔离层14上方沉积有钝化层15，可用于降低高频下的电流崩塌效应。源极16和漏极17与二维电子气相通，可以控制沟道内电子的流向。栅极18位于源极16和漏极17之间，用于控制沟道内电子的数目，进而控制电流的大小。
在AlGaN/GaN异质结HEMT中，材料表面存在高密度的电子陷阱。电子陷阱的反应速度慢，从而引起电流崩塌效应。为改善电流崩塌效应，氮化镓HEMT一般采用SiN等钝化材料(钝化层15)覆盖器件表面的钝化工艺(图1)。
为了抑制电流崩塌和提高器件击穿电压，氮化镓器件通常采用场板结构。氮化镓器件的栅极为T型栅或者Γ型栅。T型栅的栅帽(即，栅极的上部)20同时也是晶体管的场板，可以使栅极附近电场均匀分布，降低峰值电场。这种结构在降低电流崩塌效应的同时，也有效的提高了器件的击穿电压，因此被广泛应用于氮化镓射频电子器件。
图1所示的T型栅结构可以分为栅脚(即，栅极的下部)18和栅帽20两部分。栅脚18的长度是器件的实际栅长，决定器件的本征电流增益截止频率。栅帽20的长度通常被设计得较大，以便有效降低栅极电阻，提高器件的功率增益截止频率。但是这种结构不适应于特别高频的器件，如毫米波器件，其要求非常小的栅长(＜200nm)，以使本征电容非常小，而图1所示的常规场板结构引入的寄生电容过大，接近毫米波器件的本征电容，因此器件的截止频率由于引进该场板结构而大大降低。器件在高工作频率下(如毫米波段)功率增益很低，因此功率附加效率大大降低，同时器件工作电路的匹配难度大大加大。
一种常见的解决方案是采用空气隔离的T型栅结构(图2)。T型栅的栅帽20，不与表面钝化层15(例如，SiN)直接接触，栅帽20与钝化层15之间由空气隔离。由于空气的介电常数要远远小于常用的表面钝化层的介电常数，因此寄生电容大大降低，这种情况下器件的频率响应大大提高。实验上也证明了这种采用空气隔离T型栅的方式可以显著的增加器件的截止频率。
虽然这种由空气隔离的T型栅结构(图2)提高了器件的频率响应。但T型栅的栅帽(即，场板)与二维电子气沟道的距离过远，调节器件电场的能力大大降低。因此该种结构在抑制电流崩塌和增强器件击穿电压方面的作用大大降低。
另一种解决方案是采用Γ型的栅极结构(图3)。在T型栅结构(图1和2)中，靠近漏极的场板有利于降低栅漏之间的峰值电场，靠近源极的场板有利于抑制栅源之间的峰值电场。在实际应用中，器件栅漏之间的电场要远远大于栅源之间的电场。因此靠近漏极的场板更加有效和必要。同时，电流崩塌主要是栅漏之间的电子在高电场下陷入表面陷阱引起的。实验也证明对于电流崩塌效应起主要抑制作用的是靠近漏极的场板，而非靠近源极的场板。因此，可以在T型栅结构中去除靠近源极的场板，形成Γ型的栅极结构。这种结构既消除了靠近源极的场板引入的寄生电容，同时不会影响器件击穿电压和电流崩塌效应。
但是这种解决方案具有两个缺点。第一，栅帽20要与栅脚18在靠近源极的位置对准，在工艺上不易于实现。第二，靠近漏极的场板的大小决定了栅帽的长度，也决定了栅极电阻。如果要提高器件的功率增益截止频率，需要降低栅极电阻，也就是增加栅帽的长度。但是栅帽的长度增加会引入过大的寄生电容，寄生电容的增加会导致截止频率的降低。
发明内容
本发明为了解决上述现有技术中存在的问题，提供了半导体器件及其制造方法，具体提供了以下技术方案。
[第1方案]
本发明的第1方案提供了一种半导体器件，包括：在衬底上的半导体层；在上述半导体层上的隔离层；在上述隔离层上的钝化层；与上述半导体层电气相通的源极和漏极；以及在上述隔离层上的栅极；其中，上述栅极包括下部、中部和上部，上述下部和/或上述中部构成场板结构。
根据本发明的第1方案的半导体器件，栅极为包括下部、中部和上部的多段式结构，并由下部和/或中部构成场板结构。应用该多段式的栅极结构，便可以独立地设计栅极的下部、中部和上部，由此可以把本征电流增益截止频率、电流崩塌、寄生电容和栅极电阻的因素分别独立考虑并最优化，从而提高器件性能。
[第2方案]
根据上述第1方案的半导体器件，其中，上述上部与上述钝化层分离。
根据本发明的第2方案的半导体器件，除了具有上述第1方案的技术效果，还具有以下优点。在本发明的半导体器件中，由于栅极的上部与钝化层隔离，因此大大降低由栅极上部引入的寄生电容。
[第3方案]
根据上述第1方案或第2方案的半导体器件，其中，上述场板结构由上述下部和上述中部构成并靠近上述漏极侧形成。
根据本发明的第3方案的半导体器件，除了具有上述第1方案和第2方案的技术效果，还具有以下优点。在本发明的半导体器件中，栅极的下部和中部可以形成Γ型栅结构，即Γ型场板结构。因为靠近源极的场板对于提高器件击穿电压和抑制电流崩塌效应不显著，反而会增加器件的寄生电容，所以Γ型场板结构去除了靠近源极的场板，在提高器件的击穿电压和抑制器件的电流崩塌效应的同时，可以提高器件的频率响应。
[第4方案]
根据上述第1方案至第3方案中任何一个的半导体器件，其中，上述下部靠近上述隔离层的长度小于靠近上述中部的长度。
根据本发明的第4方案的半导体器件，除了具有上述第1方案至第3方案的技术效果，还具有以下优点。在本发明的半导体器件中，栅极的下部还可以自身形成斜场版，由此可以抑制电流崩塌和提高器件击穿电压。
[第5方案]
根据上述第1方案至第4方案中任何一个的半导体器件，其中，上述上部的长度大于上述中部和上述下部的长度。
根据本发明的第5方案的半导体器件，除了具有上述第1方案至第4方案的技术效果，还具有以下优点。在本发明的半导体器件中，由于栅极的上部决定栅极电阻，而栅极中部的长度变化不影响器件的栅极电阻，因此，栅极的上部的长度大于栅极的下部和中部的长度，可以有效降低栅极电阻。
[第6方案]
根据上述第1方案至第5方案中任何一个的半导体器件，其中，上述栅极包括绝缘栅结构。
根据本发明的第6方案的半导体器件，除了具有上述第1方案至第5方案的技术效果，还具有以下优点。在本发明的半导体器件中，由于隔离层很薄，电子容易从栅极金属隧穿进入沟道中，形成较大的栅极漏电流。基于第6方案的半导体器件，由于采用绝缘栅结构，绝缘栅在栅极金属与二维电子气沟道之间形成势垒，能够有效降低电子的隧穿几率，降低器件的漏电流，提高器件的击穿电压。
[第7方案]
根据上述第1方案至第6方案中任何一个的半导体器件，还包括浮栅结构。
根据本发明的第7方案的半导体器件，除了具有上述第1方案至第6方案的技术效果，还具有以下优点。在本发明的半导体器件中，在栅极附近还可以形成浮栅结构，可以使栅极附近电场均匀分布，由此降低峰值电场，同样可以降低电流崩塌效应，并提高器件的击穿电压。
[第8方案]
根据上述第1方案至第7方案中任何一个的半导体器件，其中，上述栅极还包括在上述上部上的至少一个附加的部分。
根据本发明的第8方案的半导体器件，除了具有上述第1方案至第7方案的技术效果，还具有以下优点。在本发明的半导体器件中，栅极的上部分为两个部分，形成由下到上逐渐变大的递进式结构，这更有利于降低器件寄生电容和栅极电阻，并避免在栅极的下部过细的情形下出现塌陷。
[第9方案]
根据上述第1方案至第8方案中任何一个的半导体器件，其中，上述半导体层和上述隔离层包括III族氮化物半导体材料，其中III价原子包括铟、铝、镓或其组合。
[第10方案]
根据上述第1方案至第9方案中任何一个的半导体器件，其中，所述钝化层包括晶体材料和/或非晶体材料。
[第11方案]
本发明的第11方案提供了一种用于制造半导体器件的方法，包括以下步骤：在衬底上形成半导体层；在上述半导体层上形成隔离层；在上述隔离层上形成钝化层；形成与上述半导体层电气相通的源极和漏极；以及在上述隔离层上形成栅极，其中，上述栅极包括下部、中部和上部，上述下部和/或上述中部构成场板结构。
根据本发明的第11方案的方法，将栅极形成为包括下部、中部和上部的多段式结构，并由下部和/或中部构成场板结构。通过形成该多段式的栅极结构，可以独立地设计栅极的下部、中部和上部，由此可以把本征电流增益截止频率、电流崩塌、寄生电容和栅极电阻的因素分别独立考虑并最优化，从而提高器件性能。
[第12方案]
根据上述第11方案的方法，其中，上述上部与上述钝化层分离。
根据本发明的第12方案的方法，除了具有上述第11方案的技术效果，还具有以下优点。在该方案中，由于栅极的上部与钝化层隔离，因此大大降低由栅极上部引入的寄生电容。
[第13方案]
根据上述第11方案或第12方案的方法，其中，上述场板结构由上述下部和上述中部构成并靠近上述漏极侧形成。
根据本发明的第13方案的方法，除了具有上述第11方案和第12方案的技术效果，还具有以下优点。在该方案中，栅极的下部和中部可以形成Γ型栅结构，即Γ型场板结构。因为靠近源极的场板对于提高器件击穿电压和抑制电流崩塌效应不显著，反而会增加器件的寄生电容，所以Γ型场板结构去除了靠近源极的场板，在提高器件的击穿电压和抑制器件的电流崩塌效应的同时，可以提高器件的频率响应。
[第14方案]
根据上述第11方案至第13方案中任何一个的方法，其中，上述下部靠近上述隔离层的长度小于靠近上述中部的长度。
根据本发明的第14方案的方法，除了具有上述第11方案至第13方案的技术效果，还具有以下优点。在该方案中，栅极的下部还可以自身形成斜场版，由此可以抑制电流崩塌和提高器件击穿电压。
[第15方案]
根据上述第11方案至第14方案中任何一个的方法，其中，上述上部的长度大于上述中部和上述下部的长度。
根据本发明的第15方案的方法，除了具有上述第11方案至第14方案的技术效果，还具有以下优点。在该方案中，由于栅极的上部决定栅极电阻，而栅极中部的长度变化不影响器件的栅极电阻，因此，栅极的上部的长度大于栅极的下部和中部的长度，可以有效降低栅极电阻。
[第16方案]
根据上述第11方案至第15方案中任何一个的方法，其中，上述栅极包括绝缘栅结构。
根据本发明的第16方案的方法，除了具有上述第11方案至第15方案的技术效果，还具有以下优点。在该方案中，由于隔离层很薄，电子容易从栅极金属隧穿进入沟道中，形成较大的栅极漏电流。基于第16方案的方法，由于采用绝缘栅结构，绝缘栅在栅极金属与二维电子气沟道之间形成势垒，能够有效降低电子的隧穿几率，降低器件的漏电流，提高器件的击穿电压。
[第17方案]
根据上述第11方案至第16方案中任何一个的方法，上述形成栅极的步骤包括形成浮栅结构的步骤。
根据本发明的第17方案的方法，除了具有上述第11方案至第16方案的技术效果，还具有以下优点。在该方案中，在栅极附近还可以形成浮栅结构，可以使栅极附近电场均匀分布，由此降低峰值电场，同样可以降低电流崩塌效应，并提高器件的击穿电压。
[第18方案]
根据上述第11方案至第17方案中任何一个的方法，其中，上述栅极还包括在上述上部上的至少一个附加的部分。
根据本发明的第18方案的方法，除了具有上述第11方案至第17方案的技术效果，还具有以下优点。在该方案中，栅极的上部分为两个部分，从而形成由下到上逐渐变大的递进式结构，这更有利于降低器件寄生电容和栅极电阻，并避免在栅极的下部过细的情形下出现塌陷。
[第19方案]
根据上述第11方案至第18方案中任何一个的方法，其中，上述半导体层和上述隔离层包括III族氮化物半导体材料，其中III价原子包括铟、铝、镓或其组合。
[第20方案]
根据上述第11方案至第19方案中任何一个的方法，其中，所述钝化层包括晶体材料和/或非晶体材料。
附图说明
相信通过以下结合附图对本发明具体实施方式的说明，能够使人们更好地了解本发明上述的特点、优点和目的，其中：
图1示出了现有技术的采用T型栅的半导体器件的器件结构。
图2示出了现有技术的采用空气隔离的T型栅的半导体器件的器件结构。
图3示出了现有技术的采用Γ型栅的半导体器件的器件结构。
图4示出了根据本发明的一个实施例的半导体器件的器件结构。
图5示出了根据本发明的另一个实施例的半导体器件的器件结构。
图6示出了根据本发明的另一个实施例的半导体器件的器件结构。
图7示出了根据本发明的另一个实施例的半导体器件的器件结构。
图8示出了根据本发明的另一个实施例的半导体器件的器件结构。
图9示出了根据本发明的另一个实施例的半导体器件的器件结构。
具体实施方式
下面就结合附图对本发明的各个优选实施例进行详细的说明。
(实施例1)
图4示出了根据本发明的一个实施例的半导体器件的器件结构。
如图4所示，底层是生长氮化镓材料的衬底(又称为基板或基片)11，该衬底11一般是蓝宝石(Sapphire)、SiC、GaN、Si或者本领域的技术人员公知的任何其他适合生长III族氮化物材料的任何衬底或衬底，本发明对此没有任何限制。
在衬底11上是可选的成核层12，用于在其上生长半导体层13。应该理解，也可以不形成成核层12，而直接在衬底11上形成半导体层13。
此外，可选地，也可以在成核层12和半导体层13之间形成未图示的例如GaN或者AlGaN的缓冲层。
在成核层12上是例如GaN或者AlGaN的半导体层13。半导体层13可以是基于氮化物的任何半导体材料，例如III族氮化物半导体材料，其中III价原子包括铟、铝、镓或其组合。具体地，半导体层13可以包括氮化镓(GaN)以及其他镓类化合物半导体材料，例如AlGaN、InGaN等，也可以是镓类化合物半导体材料与其他半导体材料键合的叠层。镓类半导体材料的极性可以是Ga-极性，也可以是N-极性、非极性或者半极性。
在半导体层13上是隔离层14，其是能够与下面的半导体层13形成异质结的任何半导体材料，包括镓类化合物半导体材料或III族氮化物半导体材料，例如InxAlyGazN1-x-y-z(0≤x，y，z≤1)。也就是说，本发明对于半导体层13和隔离层14没有任何限制，只要二者之间能够形成异质结即可。由于在半导体层13与隔离层14之间形成半导体异质结，在异质结界面上的极化电荷引入了高浓度的二维电子气(2DEG)。同时由于电离杂质散射被大大降低，电子具有很高的电子迁移率。
在隔离层14上是钝化层15，其可以是一层或多层。该钝化层15可以是在生长或工艺过程中沉积的晶体材料，如GaN或AlN等；也可以是在生长或工艺过程中沉积的非晶体材料，例如SixNy或SiO2等。该钝化层15有助于降低氮化镓HEMT的电流崩塌效应。
半导体器件的源极16和漏极17与半导体层13中的2DEG形成电连接，即电气相通。在本实施例中，源极16和漏极17与半导体层13中的2DEG形成电连接的方式可以采用但不局限于以下方式形成：a.高温退火；b.离子注入；c.重掺杂。在进行高温退火的情况下，源极16和漏极17的电极金属穿过隔离层14与半导体层13接触，从而与半导体层13中形成的2DEG电连接。在进行离子注入和重掺杂的情况下，源极16和漏极17由与半导体层13中形成的2DEG电连接的离子注入部分或重掺杂部分和其上的电极构成。应该理解，这里描述形成源极16和漏极17的方法只是进行举例，本发明可以通过本领域的技术人员公知的任何方法形成源极16和漏极17。
根据本发明的半导体器件的栅极在源极16和漏极17之间的隔离层14上，并具有多段式结构：第一段为栅脚(下部)18，栅脚18的长度(即沿沟道方向的尺寸)越小，器件的本征电流增益截止频率(忽略寄生电容作用)越高，栅脚长度由器件的应用频段决定；第二段为栅身(中部)19，栅身19与栅脚18形成Γ型栅。在这种Γ型栅结构下，靠近源极处没有场板，因为栅源之间的电场较小，电流崩塌效应没有或者不显著。靠近漏极的栅极处有场板，该场板可以降低栅漏间的峰值电场，抑制电流崩塌，提高击穿电压。该场板的大小可以根据不同电压和频率的应用需求进行设计；第三段为栅帽20(上部)，栅帽20与钝化层15之间由空气隔离，空气的介电常数远远低于钝化层的介电常数，因此栅帽引入的寄生电容被大大降低。栅帽的长度大于栅脚和栅身的长度，可以有效地降低栅极电阻。同时采用多段式栅极结构，由栅身支撑栅帽，可以避免栅帽在栅脚过细的情形下出现塌陷。注意，在本发明中，术语栅角、栅身以及栅帽也分别称为栅极的下部、中部以及下部。可选地，也可以通过低k介质将栅帽20与钝化层15分离，本发明对此没有任何限制，只要能够将二者分离以降低二者之间的寄生电容即可。
另外，在本发明的半导体器件中，栅极可以由任何公知的材料构成，例如金属材料。
此外，在本发明的半导体器件中，由于栅极采用多段式的结构，因此可以独立设计栅脚18，栅身19和栅帽20的结构。栅脚18决定器件的本征电流增益截止频率；栅身19起到场板的作用，决定器件的击穿电压和电流崩塌效应，也决定寄生电容的大小。栅帽20决定器件的栅极电阻，影响器件的功率增益截止频率。多段式的结构可以把本征电流增益截止频率、电流崩塌、寄生电容和栅极电阻的因素分别独立考虑，并且针对应用要求对各段栅极分步优化。
具体而言，可以独立设计栅身19与栅帽20。在传统的如图2所示的Γ型栅中，如果要降低器件的寄生电容，提高频率响应，需要降低场板长度。也就是降低栅帽20的长度。但缩短场板长度会增加器件的栅极电阻，降低器件的功率增益截止频率。虽然降低器件寄生电容会提高器件的频率响应，但是增加栅极电阻会降低器件的频率响应，从而抵消降低寄生电容带来的优点。在本发明中，栅身与栅帽独立设计。栅帽决定器件的栅极电阻，栅身长度的变化不会影响器件的栅极电阻。对于晶体管来说，栅极的长度越大，器件的栅极电阻越小。栅帽20的长度远大于栅脚18和栅身19的长度，因此栅帽的设计决定了器件的栅极电阻。栅帽和栅身相分离，栅身长度的改变对栅极电阻的变化影响较小。因此设计栅身长度时仅需考虑器件的击穿电压和寄生电容之间的关系而无需考虑栅身对电阻的影响。
此外，实验证明氮化镓器件的电流崩塌效应随着工作电压的增加而更加显著。氮化镓电子器件可以应用到各种形式的射频电路系统中。有些系统需要很高的工作频率(如毫米波段)，较低的工作电压。这需要较小的栅身长度，以降低寄生电容。同时电流崩塌在低工作电压环境下不显著，较小的栅身长度已经可以抑制电流崩塌。有些系统需要较低的频率(如厘米波段)，很高的工作电压。这需要较大的栅身长度，以抑制电流崩塌和提高器件击穿电压。虽然引入的寄生电容降低了器件的截止频率，但器件的工作频率也较低，器件在该工作频率下依然有足够大的功率增益。针对器件不同的应用条件，通过设计栅身长度(也就是Γ型栅的场板长度)，可以平衡器件的击穿电压和频率响应。
根据本发明，为了提高器件的本征电流增益截止频率，栅脚长度可以设计得非常小。如果采用传统的空气层隔离的T型栅结构(图2)，细的栅脚18无法支撑栅帽20，栅帽20很容易塌陷。在本发明中，栅帽20可以被栅身19所支撑。即使为了提高器件的本征电流增益截止频率而将栅脚18的长度设计得很小，由于有栅身19的支撑作用，栅帽20也不会塌陷。
综上所述，基于这种多段式栅极结构的器件，栅身与栅脚形成Γ型栅结构，在靠近漏极处引入了场板。与常规的空气隔离的T型栅结构(图2)相比，可以抑制电流崩塌和提高器件击穿电压。同时，这种结构由于采用了栅脚和栅帽分离的技术，栅身起到场板的作用，栅帽决定栅极电阻。相对于常规的Γ型栅结构，器件的栅极电阻不会随着场板的长度变小而增大。此外栅帽20与介质钝化层15被空气层分离，栅帽引入的寄生电容很小。因此这种多段式栅极结构既结合了空气隔离T型栅和Γ型栅各自优点，也同时克服了它们各自的缺点。
在图4的结构中，栅脚18和栅身19为Γ型栅的结构。由于靠近源极的场板对于提高器件击穿电压和抑制电流崩塌效应的效果并不显著，反而会增加器件的寄生电容。Γ型栅的结构去除了靠近源极的场板，因此，在提高器件频率响应的同时不会影响器件的击穿电压和电流崩塌。具体而言，在图4的结构中，在靠近源极的栅脚位置18a的位置处，栅身19与栅脚18重合，没有形成场板结构。因为栅源之间的电场要远远小于栅漏之间的电场，器件的击穿不会在该处发生，同时栅源之间的电流崩塌效应也不显著。在靠近漏极的栅脚位置18b的位置处，栅身19超出栅脚18一部分，形成场板结构。在栅角位置18b的位置处的场板结构影响器件的击穿电压，电流崩塌和寄生电容。如果器件的工作频率很高，工作电压较低，该位置处的场板长度可以设计得较小，以降低寄生电容。如果器件的工作频率很低，工作电压较高，该位置处的场板长度需要设计得较大，以提高器件的击穿电压，降低电流崩塌。
另外，在图4的结构中，栅帽20与钝化层15相分离，中间有空气隔离。因为空气的介电常数要远远小于钝化层的介电常数，因此栅帽20引入的寄生电容很小。因为栅身直接与钝化层接触，所以影响寄生电容的主要因素是栅身的设计。
此外，在本发明的半导体器件中，在栅极附近还可以形成浮栅结构，可以使栅极附近电场均匀分布，由此降低峰值电场，同样可以降低电流崩塌效应，并提高器件的击穿电压。
(实施例2)
图5示出了根据本发明的另一个实施例的半导体器件的器件结构。
在此省略对实施例2的与实施例1相同的部分的描述，下面着重描述二者的不同之处。如图5所示，该实施例与上述图4的实施例1的不同之处仅在于栅脚的形状设计为使栅角靠近隔离层的部分的长度小于栅角靠近栅身的部分的长度，例如，栅角为倒梯形。
在图5中，栅脚18斜靠在钝化层上。该栅脚自身形成了斜场板结构。实验证明，斜场板结构与T型场版结构具有同样的抑制电场作用，而采用斜场板结构引入的寄生电容要明显小于T型场版结构引入的寄生电容。因此，采用该斜场板结构有利于更好的平衡器件的频率响应和和击穿电压的关系。
栅脚18在与隔离层的接触位置18c处的长度决定了器件的本征电流增益截止频率。栅脚18的斜边作为斜场板，因此能够有效的抑制栅极附近的峰值电场，抑制电流崩塌和提高器件的击穿电压。在靠近源极的栅脚位置18a处，栅身19与栅脚18重合，没有形成场板结构。在靠近漏极的栅脚位置18b处，栅身19超出栅脚18一部分，形成场板结构。该Γ型栅场板可以进一步抑制电流崩塌，提高器件击穿电压。栅帽20位于栅身19之上，与钝化层分离，这有利于降低栅帽20和钝化层之间的寄生电容。栅帽20的长度远大于栅身19和栅脚18的长度，这有利于降低栅极电阻。
(实施例3)
图6示出了根据本发明的另一个实施例的半导体器件的器件结构。
在此省略对实施例3的与实施例2相同的部分的描述，下面着重描述二者的不同之处。如图6所示，该实施例与上述图5的实施例2的不同之处仅在于在栅身与栅脚相连的位置处，栅身长度和栅脚长度一样，栅身不形成场板结构。也就是，在靠近源极的栅脚位置18a和靠近漏极的栅脚位置18b处，栅身均与栅脚重合，因而没有形成场板结构。
在使用斜场版的情况下，由于在斜场板作用下，电流崩塌已经有一定程度的抑制。因此在高频低压的应用中，无需引入Γ型栅场版，从而可以进一步降低器件的寄生电容。
另外，在图6中，栅帽20位于栅身19之上，与钝化层分离，这有利于降低栅帽20和钝化层之间的寄生电容。栅帽20的长度远大于栅身19和栅脚18的长度，这有利于降低栅极电阻。
(实施例4)
图7示出了根据本发明的另一个实施例的半导体器件的器件结构。
在此省略对实施例4的与实施例1相同的部分的描述，下面着重描述二者的不同之处。如图7所示，该实施例与上述图4的实施例1的不同之处仅在于栅帽分为两层，即，下栅帽20和上栅帽21。
这种递进式的结构，更有利于降低器件寄生电容和栅极电阻。同时上栅帽21被下栅帽20和栅身19支撑，更加稳定，避免栅帽在栅脚过细的情形下出现塌陷。
本发明的实施例4的递进式结构同样可以应用于本发明的实施例2-3的器件结构。
(实施例5)
图8示出了根据本发明的另一个实施例的半导体器件的器件结构。
在此省略对实施例5的与实施例1相同的部分的描述，下面着重描述二者的不同之处。如图8所示，该实施例与上述图4的实施例1的不同之处仅在于栅极为绝缘栅结构，即，栅角与隔离层通过绝缘介质层24分离。在本实施例中，绝缘介质层24和钝化层15可以是同一种介质层，也可以是不同的介质层，本发明对此没有任何限制。
在本发明的半导体器件中，隔离层很薄，电子容易从栅极金属隧穿进入沟道中，形成较大的栅极漏电流。图8的半导体器件，由于采用绝缘栅结构，绝缘栅在栅极金属与二维电子气沟道之间形成势垒，能够有效降低电子的隧穿几率，降低器件的漏电流，提高器件的击穿电压。
本发明的实施例5的绝缘栅结构同样可以应用于本发明的实施例2-4的器件结构。
(实施例6)
图9示出了根据本发明的另一个实施例的半导体器件的器件结构。
在此省略对实施例6的与实施例1相同的部分的描述，下面着重描述二者的不同之处。如图9所示，该实施例与上述图4的实施例1的不同之处仅在于栅极还包括浮栅22和23。
在本发明的图9的器件中，在栅极附近可以形成浮栅结构，这可以使栅极附近电场均匀分布，由此降低峰值电场，同样可以降低电流崩塌效应，并提高器件的击穿电压。
本发明的实施例6的浮栅结构同样可以应用于本发明的实施例2-5的器件结构。
(实施例7)
本实施例涉及上述实施例1-6的半导体器件的制造方法。
在本实施例中，首先利用本领域的技术人员公知的沉积方法，例如CVD、VPE、MOCVD、LPCVD、PECVD、脉冲激光沉积(PLD)、原子层外延、MBE、溅射、蒸发等，在衬底(或基片)上沉积半导体层，该衬底可以是蓝宝石(Sapphire)、SiC、GaN、Si或者本领域的技术人员公知的任何其他适合生长氮化镓材料的任何基片或衬底，本发明对此没有任何限制。
可选地，也可以在沉积半导体之前，在衬底上利用上述沉积方法沉积可选的成核层或缓冲层。
沉积的半导体层可以是基于氮化物的任何半导体材料，例如III族氮化物半导体材料，其中III价原子包括铟、铝、镓或其组合。具体地，半导体层可以包括镓类化合物半导体材料或III族氮化物半导体材料，例如InxAlyGazN1-x-y-z(0≤x，y，z≤1)，也可以是镓类化合物半导体材料与其他半导体材料键合的叠层。镓类半导体材料的极性可以是Ga-极性，也可以是N-极性、非极性或者半极性。
接着，在半导体层上利用上述沉积方法沉积隔离层，该隔离层可以是能够与下面的半导体层形成异质结的任何半导体材料，包括镓类化合物半导体材料或III族氮化物半导体材料，例如InxAlyGazN1-x-y-z(0≤x，y，z≤1)。也就是说，本发明对于沉积的半导体层和隔离层没有任何限制，只要二者之间能够形成异质结即可。由于在半导体层和隔离层之间形成半导体异质结，在异质结界面上的极化电荷引入了高浓度的二维电子气(2DEG)。同时由于电离杂质散射被大大降低，电子具有很高的电子迁移率。
接着，可选地，在隔离层上利用上述沉积方法沉积钝化层，该钝化层可以是一层或多层。该钝化层可以是在生长或工艺过程中沉积的晶体材料，如GaN或AlN等；也可以是在生长或工艺过程中沉积的非晶体材料，例如SixNy或SiO2等。该钝化层有助于降低氮化镓HEMT的电流崩塌效应。
接着，利用本领域的技术人员公知的任何方法，例如高温退火、离子注入、重掺杂等，形成与半导体层接触的源极和漏极。
接着，在隔离层上、在源极和漏极之间通过上述沉积方法形成多段式栅极。
多段式栅极可以通过但不局限于以下方法制造得到：(1)在器件表面涂敷抗蚀剂(例如，电子束抗蚀剂(例如ZEP)或光致抗蚀剂)。通过电子束直写或光刻曝光的方式对抗蚀剂进行蚀刻，完成栅脚掩模的光刻，接着以抗蚀剂为掩模蚀刻钝化层(在很多设计中，隔离层14也被蚀刻一部分)；(2)不去除器件表面的抗蚀剂，再进行第二次电子束直写或光刻曝光，蚀刻抗蚀剂的靠近漏极处的一部分，形成栅身开口。因为器件表面的靠近源极处的抗蚀剂没有被去除，因此栅身和栅脚的电子束直写或光刻曝光不需要在栅极的源极处18a处对齐，就可以形成Γ型栅的结构；(3)不去除器件表面的抗蚀剂，并施加另一抗蚀剂。另一抗蚀剂可以是电子束抗蚀剂，也可以是光致抗蚀剂。该另一抗蚀剂的显影液不可以腐蚀前抗蚀剂。进行第三次电子束直写或光刻之后，显影形成栅帽开口，而之前的抗蚀剂不受显影液影响；(4)蒸发栅极金属，去除所有的抗蚀剂。形成最终器件的多段式栅极结构，如图4所示。
优选地，在本实施例中，也可以在形成栅极的过程中在栅极附近形成浮栅结构，或者使栅极底部与隔离层之间形成介质层，以形成绝缘栅结构，在此省略其说明，并且本发明对于形成这些结构的方法没有任何限制，可以采用本领域的技术人员公知的任何方法形成。
最后，利用本领域的技术人员公知的任何方法，例如高温退火、离子注入、重掺杂等，形成与半导体层电气相通的源极和漏极。
通过使用本实施例的形成半导体器件的方法，可以获得上述实施例1-6中描述的所有优点。
应该理解，本发明是从版图设计的角度来增加半导体器件的击穿电压，因此上述实施例1-7中描述的耗尽型的氮化镓HEMT只是一个例子，本发明并不限于此。本发明既适用于工作在高电压大电流环境下的氮化镓HEMT，也可以适用于其他形式的晶体管，如如金属氧化层半导体场效应晶体管(MOSFET)，金属绝缘层半导体场效应晶体管(MISFET)，双异质结场效应晶体管(DHFET)，结型场效应晶体管(JFET)，金属半导体场效应晶体管(MESFET)，金属绝缘层半导体异质结场效应晶体管(MISHFET)或者其他场效应晶体管。并且，这些器件可以是增强型的，也可以是耗尽型的。
以上虽然通过一些示例性的实施例对本发明的半导体器件以及用于制造半导体器件的方法进行了详细的描述，但是以上这些实施例并不是穷举的，本领域技术人员可以在本发明的精神和范围内实现各种变化和修改。因此，本发明并不限于这些实施例，本发明的范围仅以所附权利要求书为准。
Claims (20)
1.一种半导体器件，包括：
在衬底上的半导体层；
在上述半导体层上的隔离层；
在上述隔离层上的钝化层；
与上述半导体层电气相通的源极和漏极；以及
在上述隔离层上的栅极；
其中，上述栅极包括下部、中部和上部，上述下部和/或上述中部构成场板结构。
2.根据权利要求1所述的半导体器件，其中，上述上部与上述钝化层分离。
3.根据权利要求1或2所述的半导体器件，其中，上述场板结构由上述下部和上述中部构成并靠近上述漏极侧形成。
4.根据权利要求1至3中任何一项所述的半导体器件，其中，上述下部靠近上述隔离层的长度小于靠近上述中部的长度。
5.根据权利要求1至4中任何一项所述的半导体器件，其中，上述上部的长度大于上述中部和上述下部的长度。
6.根据权利要求1至5中任何一项所述的半导体器件，其中，上述栅极包括绝缘栅结构。
7.根据权利要求1至5中任何一项所述的半导体器件，还包括浮栅结构。
8.根据权利要求1至5中任何一项所述的半导体器件，其中，上述栅极还包括在上述上部上的至少一个附加的部分。
9.根据权利要求1至5中任何一项所述的半导体器件，其中，上述半导体层和上述隔离层包括III族氮化物半导体材料，其中III价原子包括铟、铝、镓或其组合。
10.根据权利要求1至5中任何一项所述的半导体器件，其中，所述钝化层包括晶体材料和/或非晶体材料。
11.一种用于制造半导体器件的方法，包括以下步骤：
在衬底上形成半导体层；
在上述半导体层上形成隔离层；
在上述隔离层上形成钝化层；
形成与上述半导体层电气相通的源极和漏极；以及
在上述隔离层上形成栅极，
其中，上述栅极包括下部、中部和上部，上述下部和/或上述中部构成场板结构。
12.根据权利要求11所述的方法，其中，上述上部与上述钝化层分离。
13.根据权利要求11或12所述的方法，其中，上述场板结构由上述下部和上述中部构成并靠近上述漏极侧形成。
14.根据权利要求11至13中任何一项所述的方法，其中，上述下部靠近上述隔离层的长度小于靠近上述中部的长度。
15.根据权利要求11至14中任何一项所述的方法，其中，上述上部的长度大于上述中部和上述下部的长度。
16.根据权利要求11至15中任何一项所述的方法，其中，上述栅极包括绝缘栅结构。
17.根据权利要求11至15中任何一项所述的方法，上述形成栅极的步骤包括形成浮栅结构的步骤。
18.根据权利要求11至15中任何一项所述的方法，其中，上述栅极还包括在上述上部上的至少一个附加的部分。
19.根据权利要求11至15中任何一项所述的方法，其中，上述半导体层和上述隔离层包括III族氮化物半导体材料，其中III价原子包括铟、铝、镓或其组合。
20.根据权利要求11至15中任何一项所述的方法，其中，所述钝化层包括晶体材料和/或非晶体材料。
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Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102315262B (zh) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103050411A (zh) * | 2012-12-25 | 2013-04-17 | 中国电子科技集团公司第五十五研究所 | 一种半导体晶体管的制作方法 |
| CN104347579A (zh) * | 2013-07-31 | 2015-02-11 | 瑞萨电子株式会社 | 半导体装置 |
| CN106098770A (zh) * | 2016-08-08 | 2016-11-09 | 苏州本然微电子有限公司 | 一种新型栅结构的GaN基HEMT器件 |
| CN107046061A (zh) * | 2016-02-05 | 2017-08-15 | 台湾积体电路制造股份有限公司 | 半导体结构和相关制造方法 |
| CN107230713A (zh) * | 2016-03-25 | 2017-10-03 | 北京大学 | 半导体器件及制造方法 |
| CN109103245A (zh) * | 2018-07-26 | 2018-12-28 | 厦门市三安集成电路有限公司 | 一种双t型栅及制作方法和应用 |
| CN110299408A (zh) * | 2019-07-22 | 2019-10-01 | 东南大学 | 一种具有槽栅调制结构的半极性GaN基增强型高电子迁移率晶体管 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5358885A (en) * | 1992-08-19 | 1994-10-25 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a field effect transistor with a T-shaped gate electrode and reduced capacitance |
| CN1748320A (zh) * | 2002-12-16 | 2006-03-15 | 日本电气株式会社 | 场效应晶体管 |
| JP2007081371A (ja) * | 2005-09-12 | 2007-03-29 | Korea Electronics Telecommun | 不定形高電子移動度トランジスタの製造方法 |
| US20070164326A1 (en) * | 2004-02-20 | 2007-07-19 | Yasuhiro Okamoto | Field effect transistor |
| CN101308796A (zh) * | 2007-05-16 | 2008-11-19 | 冲电气工业株式会社 | 场效应晶体管及其制造方法 |
| CN201829506U (zh) * | 2010-07-06 | 2011-05-11 | 西安能讯微电子有限公司 | 半导体器件 |
-
2010
- 2010-07-06 CN CN201010226347XA patent/CN102315262B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5358885A (en) * | 1992-08-19 | 1994-10-25 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a field effect transistor with a T-shaped gate electrode and reduced capacitance |
| CN1748320A (zh) * | 2002-12-16 | 2006-03-15 | 日本电气株式会社 | 场效应晶体管 |
| US20070164326A1 (en) * | 2004-02-20 | 2007-07-19 | Yasuhiro Okamoto | Field effect transistor |
| JP2007081371A (ja) * | 2005-09-12 | 2007-03-29 | Korea Electronics Telecommun | 不定形高電子移動度トランジスタの製造方法 |
| CN101308796A (zh) * | 2007-05-16 | 2008-11-19 | 冲电气工业株式会社 | 场效应晶体管及其制造方法 |
| CN201829506U (zh) * | 2010-07-06 | 2011-05-11 | 西安能讯微电子有限公司 | 半导体器件 |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103050411A (zh) * | 2012-12-25 | 2013-04-17 | 中国电子科技集团公司第五十五研究所 | 一种半导体晶体管的制作方法 |
| CN103050411B (zh) * | 2012-12-25 | 2015-10-07 | 中国电子科技集团公司第五十五研究所 | 一种半导体晶体管的制作方法 |
| CN104347579A (zh) * | 2013-07-31 | 2015-02-11 | 瑞萨电子株式会社 | 半导体装置 |
| CN107046061A (zh) * | 2016-02-05 | 2017-08-15 | 台湾积体电路制造股份有限公司 | 半导体结构和相关制造方法 |
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