CN103050411B - 一种半导体晶体管的制作方法 - Google Patents

一种半导体晶体管的制作方法 Download PDF

Info

Publication number
CN103050411B
CN103050411B CN201210570211.XA CN201210570211A CN103050411B CN 103050411 B CN103050411 B CN 103050411B CN 201210570211 A CN201210570211 A CN 201210570211A CN 103050411 B CN103050411 B CN 103050411B
Authority
CN
China
Prior art keywords
dielectric layer
growth
grid
flow
grid metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201210570211.XA
Other languages
English (en)
Other versions
CN103050411A (zh
Inventor
章军云
高建峰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CETC 55 Research Institute
Original Assignee
CETC 55 Research Institute
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CETC 55 Research Institute filed Critical CETC 55 Research Institute
Priority to CN201210570211.XA priority Critical patent/CN103050411B/zh
Publication of CN103050411A publication Critical patent/CN103050411A/zh
Application granted granted Critical
Publication of CN103050411B publication Critical patent/CN103050411B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Landscapes

  • Junction Field-Effect Transistors (AREA)

Abstract

本发明涉及一种半导体晶体管的制作方法,包括如下步骤:1)在衬底材料上生长SiN介质层,生长3-20层;2)在介质层上过掩膜的光刻栅脚图形;3)采用干法ICP或者RIE在栅介质层上刻蚀栅脚;4)在刻蚀好的栅介质层上制作栅金属;5)对多余的栅金属进行剥离。介质层采用PECVD生长,生长主体气体为SiH4和NH3。整个生长过程的SiH4流量固定不变,各子层生长时的NH3流量固定不变但每个子层开始生长时NH3的流量随层数而递增,各子层厚度为10~30nm。本发明与现有技术相比,在高方向性的干法刻蚀条件下刻蚀栅脚,既能保证栅脚线宽损失小,也能使栅脚介质形状呈一定倾斜角度,提升了栅金属的覆盖性,进而提升了栅金属的可靠性,完善器件的制作工艺。

Description

一种半导体晶体管的制作方法
技术领域
本发明涉及的是一种化合物半导体晶体管的工艺方法,属于半导体器件技术领域。
背景技术
化合物半导体器件的可靠性能是器件制作设计中需要考虑的核心因素之一,它涉及到器件的使用条件、使用场合、使用寿命等。人们通常先将SiN介质刻蚀制作出所需的结构,形成一定大小的介质窗口,再将栅金属淀积于介质窗口内及窗口两边的SiN上,这样SiN介质结构就与栅金属结构形成互补复制。但是在互补复制的过程中,可能进行的并不完善。随着栅金属淀积厚度的增加,介质窗口两侧的空间并不能淀积上金属。这样上层的栅金属可能通过介质窗口两边的通道与半导体材料接触,从而影响栅可靠性;且制作工艺过程中使用的有机溶剂等可能通过介质窗口两边的通道与半导体材料接触,影响器件可靠性。
发明内容
发明目的:本发明的目的在于提供一种半导体晶体管的制作方法,其工艺简单,制作出的产品性能稳定。
技术方案:本发明通过如下技术方案实现:一种半导体晶体管的制作方法,包括如下步骤:
1)在衬底材料上生长SiN介质层,生长3-20层;
2)在介质层上过掩膜的光刻栅脚图形;
3)采用干法ICP或者RIE在栅介质层上刻蚀栅脚;
4)在刻蚀好的栅介质层上制作栅金属;
5)对多余的栅金属进行剥离。
所述衬底为GaAs、GaN、SiC、InP化合物半导体衬底。
所述介质层采用PECVD生长,生长主体气体为SiH4和NH3。
整个生长过程的SiH4流量固定不变,各子层生长时的NH3流量固定不变。
随层数增加,子层生长时需要的NH3的流量递增,最初层的NH3:SiH4流量比为0.8~1.2,每层的NH3递增量为0.05-0.2。
SiH4的流量4~10sccm,各子层生长速率10~30nm/min,各子层厚度为10~30nm。
栅金属淀积于栅脚之上,栅金属完全与栅介质层接触。
有益效果:本发明与现有技术相比,在高方向性的干法刻蚀条件下刻蚀栅脚,既能保证栅脚线宽损失小,也能使栅脚介质形状呈一定倾斜角度,提升了栅金属的覆盖性,进而提升了栅金属的可靠性,完善器件的制作工艺。
附图说明
图1为生长完毕的SiN介质示意图;
图2为掩膜后刻蚀的介质示意图;
图3为沉淀栅金属后的半导体晶体管示意图;
图4为另一实施方式的半导体晶体管示意图。
具体实施方式
下面结合说明书附图对本发明进行进一步详述:
本发明涉及了一种半导体晶体管的制作方法,包括如下步骤:首先,在衬底材料上生长SiN介质层,总共要生长3-20层,然后在介质层上过掩膜的光刻栅脚图形,接着在栅介质层上刻蚀栅脚,采用干法ICP或者RIE法进行,最后在刻蚀好的栅介质层上制作栅金属及对多余的栅金属进行剥离。
本发明中,所述衬底为化合物半导体衬底,一般采用GaAs、GaN、SiC、InP等等。
本发明中,所述介质层采用PECVD生长,生长主体气体为SiH4和NH3,整个生长过程的SiH4流量固定不变,各子层生长时的NH3流量固定不变,但是随着层数的增加,生长子层的NH3的流量递增,最初层的NH3:S iH4流量比为0.8~1.2,每层的NH3递增量为0.05-0.2。
本发明中,SiH4的流量4~10sccm,各子层生长速率10~30nm/min,各子层厚度为10~30nm。
本发明中,栅金属淀积于栅脚之上,栅金属完全与栅介质层接触。
下面通过一个具体的例子来说明本发明:
如图1所示,本发明所提出的渐变栅介质晶体管在衬底材料1上制作,该材料可包括GaAs、GaN、SiC、InP等。
在衬底1上采用PECVD生长SiN介质层2~11。
具体的说:
SiN介质层2的生长气体SiH4的流量5sccm,NH3的流量5sccm,厚度为20nm;
SiN介质层3的生长气体SiH4的流量5sccm,NH3的流量5.5sccm,厚度为20nm;
SiN介质层4的生长气体SiH4的流量5sccm,NH3的流量6sccm,厚度为20nm;
SiN介质层5的生长气体SiH4的流量5sccm,NH3的流量6.5sccm,厚度为20nm;
SiN介质层6的生长气体SiH4的流量5sccm,NH3的流量7sccm,厚度为20nm;
SiN介质层7的生长气体SiH4的流量5sccm,NH3的流量7.5sccm,厚度为20nm;
SiN介质层8的生长气体SiH4的流量5sccm,NH3的流量8sccm,厚度为20nm;
SiN介质层9的生长气体SiH4的流量5sccm,NH3的流量8.5sccm,厚度为20nm;
SiN介质层10的生长气体SiH4的流量5sccm,NH3的流量9sccm,厚度为20nm;
SiN介质层11的生长气体SiH4的流量5sccm,NH3的流量9.5sccm,厚度为20nm;
在S iN介质层11上利用掩膜21光刻栅脚,并采用干法刻蚀设备RIE或ICP刻蚀介质层2-11,形成需要的栅脚介质形貌,如图2所示。
然后去除掩膜21,采用电子束蒸发淀积栅金属12,便得到了成品半导体晶体管,如图3所示。
图4是本发明的另一个实施例,在栅脚刻蚀后,不将掩膜21去除而再淀积栅金属12。该实施例的介质层2~11和图2相同,掩膜21的厚度为300nm。

Claims (3)

1.一种半导体晶体管的制作方法,其特征在于:包括如下步骤:
1)在衬底材料上生长SiN介质层,生长3-20层;
2)在介质层上通过掩膜光刻栅脚图形;
3)采用干法ICP或者RIE在栅介质层上刻蚀栅脚;
4)在刻蚀好的栅介质层上制作栅金属;
5)对多余的栅金属进行剥离;
所述衬底为GaAs、GaN、SiC、InP 化合物半导体衬底,所述介质层采用PECVD生长,生长主体气体为SiH4和NH3,整个生长过程的SiH4流量固定不变,各子层生长时的NH3流量固定不变,随层数增加时子层生长时需要的NH3的流量递增,最初层的NH3:SiH4流量比为0.8~1.2,每层的NH3递增量为0.05-0.2。
2.根据权利要求1所述的一种半导体晶体管的制作方法,其特征在于:SiH4的流量4~10sccm,各子层生长速率10~30nm/min,各子层厚度为10~30nm。
3.根据权利要求1所述的一种半导体晶体管的制作方法,其特征在于:栅金属淀积于栅脚之上,栅金属完全与栅介质层接触。
CN201210570211.XA 2012-12-25 2012-12-25 一种半导体晶体管的制作方法 Active CN103050411B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201210570211.XA CN103050411B (zh) 2012-12-25 2012-12-25 一种半导体晶体管的制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210570211.XA CN103050411B (zh) 2012-12-25 2012-12-25 一种半导体晶体管的制作方法

Publications (2)

Publication Number Publication Date
CN103050411A CN103050411A (zh) 2013-04-17
CN103050411B true CN103050411B (zh) 2015-10-07

Family

ID=48063010

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210570211.XA Active CN103050411B (zh) 2012-12-25 2012-12-25 一种半导体晶体管的制作方法

Country Status (1)

Country Link
CN (1) CN103050411B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102201334A (zh) * 2011-05-23 2011-09-28 中国科学院微电子研究所 一种制作u型栅脚t型栅结构的方法
CN102280476A (zh) * 2011-08-08 2011-12-14 中国电子科技集团公司第五十五研究所 一种赝配高电子迁移率晶体管及其制作方法
CN102315262A (zh) * 2010-07-06 2012-01-11 西安能讯微电子有限公司 半导体器件及其制造方法
KR101140285B1 (ko) * 2010-01-29 2012-04-27 서울대학교산학협력단 멀티 스텝형 티 게이트 제조방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4717681A (en) * 1986-05-19 1988-01-05 Texas Instruments Incorporated Method of making a heterojunction bipolar transistor with SIPOS
US6313019B1 (en) * 2000-08-22 2001-11-06 Advanced Micro Devices Y-gate formation using damascene processing
TWI288473B (en) * 2005-10-05 2007-10-11 Promos Technologies Inc Flash memory structure and method for fabricating the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101140285B1 (ko) * 2010-01-29 2012-04-27 서울대학교산학협력단 멀티 스텝형 티 게이트 제조방법
CN102315262A (zh) * 2010-07-06 2012-01-11 西安能讯微电子有限公司 半导体器件及其制造方法
CN102201334A (zh) * 2011-05-23 2011-09-28 中国科学院微电子研究所 一种制作u型栅脚t型栅结构的方法
CN102280476A (zh) * 2011-08-08 2011-12-14 中国电子科技集团公司第五十五研究所 一种赝配高电子迁移率晶体管及其制作方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
"PECVD SiNx薄膜应力的研究";赵永军等;《半导体学报》;19990331;第20卷(第3期);183页-187页 *

Also Published As

Publication number Publication date
CN103050411A (zh) 2013-04-17

Similar Documents

Publication Publication Date Title
CN100587919C (zh) 用于氮化物外延生长的纳米级图形衬底的制作方法
CN105118780B (zh) 一种降低GaN HEMT器件欧姆接触电阻的方法
CN104766910B (zh) 一种GaN纳米线及其制备方法
CN111785610A (zh) 一种散热增强的金刚石基氮化镓材料结构及其制备方法
CN102130159A (zh) 高电子迁移率晶体管
CN109872945A (zh) 一种复合衬底、半导体器件及其制造方法
CN103311305A (zh) 硅基横向纳米线多面栅晶体管及其制备方法
CN111834455B (zh) 增强型高电子迁移率晶体管及其制作方法
CN103378236A (zh) 具有微构造的外延结构体
CN106531621A (zh) 一种制作阶梯型源漏极欧姆接触氮化镓场效应管的方法
CN103633123A (zh) 一种纳米线衬底结构及其制备方法
CN103094078A (zh) 一种半导体器件用氮化镓外延的制备方法
CN105428236A (zh) GaN HEMT射频器件及其栅极自对准制备方法
CN103346070A (zh) 硅基iii-v族纳米线选区横向外延生长的方法
CN109728087A (zh) 基于纳米球掩模的低欧姆接触GaN基高电子迁移率晶体管制备方法
CN111863953B (zh) 功率开关器件及其制作方法
CN103050411B (zh) 一种半导体晶体管的制作方法
CN113903802A (zh) 基于阵列条的增强型开关晶体管及其制作方法
CN109659362A (zh) 一种基于氮化镓功率hemt结构低欧姆接触电阻的结构及其制作方法
CN110808208B (zh) 一种t型纳米栅的制备方法
CN108394857A (zh) 一种核壳GaN纳米线阵列的制备方法
CN104637788A (zh) Iii族氮化物微观图形结构的选区生长方法及结构
CN104637795B (zh) 硅衬底上iii族氮化物外延薄膜的选区生长方法及结构
CN108198867B (zh) 一种低功耗GaN/AlGaN共振隧穿二极管
CN112885899A (zh) 一种自对准低欧姆接触电阻GaN HEMT器件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant