CN109216438B - 半导体器件的堆叠多晶硅栅结构的制造方法 - Google Patents
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Abstract
本发明涉及一种半导体器件的堆叠多晶硅栅结构的制造方法，包括：在晶圆表面形成沟槽；通过淀积向沟槽内填充氧化硅；将氧化硅回刻掉一部分；在沟槽顶部的拐角处形成拐角结构；淀积含氮化合物；干法刻蚀含氮化合物，拐角结构表面形成向沟槽内延伸的含氮化合物侧壁残留；以含氮化合物侧壁残留为掩膜，将氧化硅刻蚀掉一部分；依次重复执行以上三个步骤，直至将沟槽内的氧化硅刻蚀至所需的底部氧化硅厚度；去除沟槽内的含氮化合物；向沟槽内填入多晶硅；在多晶硅上形成隔离氧化硅；反复执行以上两步骤，形成多层多晶硅和隔离氧化硅。本发明采用淀积+分步刻蚀的方式形成沟槽内的氧化硅，减少了氧化时间，提高了生产效率。
Description
技术领域
本发明涉及半导体制造领域，特别是涉及一种半导体器件的堆叠多晶硅栅结构的制造方法。
背景技术
如今的开关电源工作频率已提升至1MHz以上的高频。降低开关器件栅-漏之间的反馈电容(以下简称CGD)是一个主要的研究方向。
目前对于耐高压的金属氧化物半导体场效应管(HV MOSFET)，可以通过功率沟槽MOS器件实现600伏特以上的耐压(击穿电压)。其中一种实现方式是采用堆叠多晶硅栅(Stacked-POLY)的结构：在深槽内形成多层的多晶硅，各层之间以一定厚度的氧化硅进行隔离，顶层的多晶硅接栅极电压Vg，因此可以在深槽内形成耦合电容，有助于在深槽的深度方向的形成多个峰值接近的电场。
一种形成上述堆叠多晶硅栅结构的工艺中，底部氧化层厚度是用较高温度、较长时间的氧化过程生长而成的，若在此基础上需要形成更厚的氧化层，则需要更长时间氧化，由此增加了工艺时间，降低了生产效率。
发明内容
基于此，有必要提供一种生产效率较高的半导体器件的堆叠多晶硅栅结构的制造方法。
一种半导体器件的堆叠多晶硅栅结构的制造方法，包括：步骤A，在晶圆表面形成沟槽；步骤B，通过淀积向所述沟槽内填充氧化硅；步骤C，通过刻蚀去除掉沟槽内的氧化硅表面的一部分；步骤D，通过热氧化在沟槽顶部的拐角处形成氧化硅拐角结构，所述氧化硅拐角结构为从拐角处往下、位于沟槽内部的氧化硅逐渐变厚的结构；步骤E，在晶圆表面淀积含氮化合物，覆盖所述沟槽内的氧化硅表面及所述氧化硅拐角结构表面；步骤F，干法刻蚀所述含氮化合物，将沟槽内的氧化硅表面的含氮化合物去除，所述氧化硅拐角结构表面形成向沟槽内延伸的含氮化合物侧壁残留；步骤G，以所述含氮化合物侧壁残留为掩膜，通过刻蚀去除掉沟槽内的氧化硅表面的一部分；依次重复执行步骤E至步骤G，直至将沟槽内的氧化硅刻蚀至所需的底部氧化硅厚度，每执行一次步骤F所述含氮化合物侧壁残留就进一步向沟槽内延伸，所述沟槽内的氧化硅包括底部氧化硅和侧壁氧化硅，所述侧壁氧化硅的厚度从沟槽顶部至沟槽底部逐渐增厚；步骤H，去除所述沟槽内的含氮化合物；步骤I，向所述沟槽内填入多晶硅；步骤J，在填入的多晶硅上形成隔离氧化硅；依次重复执行步骤I和J，分别形成间隔的第1、第2、…、第n-1层多晶硅和第1、第2、…、第n-1层隔离氧化硅，并在第n-1层隔离氧化硅上形成第n层多晶硅，所述第n层多晶硅连接所述半导体器件的栅极电位，2≤n≤10。
在一个实施例中，所述步骤B之前还包括对所述沟槽进行侧壁氧化的步骤。
在一个实施例中，所述步骤B是采用高密度等离子化学气相淀积工艺填充氧化硅。
在一个实施例中，所述步骤I执行的次数与所述步骤G执行的次数相等，所述步骤I形成的各层多晶硅的位置与步骤G每次刻蚀掉的氧化硅位置一一对应。
在一个实施例中，所述步骤E是采用化学气相淀积工艺淀积含氮化合物。
在一个实施例中，所述步骤A是以氮化硅为掩膜刻蚀形成沟槽。
在一个实施例中，所述步骤H是通过浓磷酸湿法去除含氮化合物。
在一个实施例中，所述步骤J是生长高温氧化膜。
在一个实施例中，所述通过热氧化在沟槽顶部的拐角处形成氧化硅拐角结构的步骤中，氧化温度为800～950摄氏度。
在一个实施例中，所述含氮化合物是氮化硅。
在一个实施例中，每次执行步骤I填充的多晶硅均溢出所述沟槽，每次执行步骤I之后还包括通过化学机械研磨对溢出的多晶硅进行抛光、并回刻多晶硅的步骤。
上述半导体器件的堆叠多晶硅栅结构的制造方法，采用淀积+刻蚀的方式形成沟槽内的氧化硅，相对于传统采用热氧化的方式，减少了氧化时间，减少了热过程的时间，提高了生产效率。
附图说明
图1是一实施例中半导体器件的堆叠多晶硅栅结构的制造方法的流程图；
图2至图7是一实施例中采用半导体器件的堆叠多晶硅栅结构的制造方法制造的器件在制造过程中的剖视图。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
本文所使用的半导体领域词汇为本领域技术人员常用的技术词汇，例如对于P型和N型杂质，为区分掺杂浓度，简易的将P+型代表重掺杂浓度的P型，P型代表中掺杂浓度的P型，P-型代表轻掺杂浓度的P型，N+型代表重掺杂浓度的N型，N型代表中掺杂浓度的N型，N-型代表轻掺杂浓度的N型。
图1是一实施例中半导体器件的堆叠多晶硅栅结构的制造方法的流程图，包括下列步骤：
S110，在晶圆表面形成沟槽。
可以采用本领域习知的工艺在晶圆(本实施例中为硅片)表面刻蚀出适用于沟槽栅极的深槽，具体深度可以根据器件的设计参数参照现有技术进行选择。在本实施例中，刻蚀沟槽可以采用氮化硅作为硬掩膜进行刻蚀，也就是说在刻蚀沟槽之前先图形化晶圆表面的氮化硅膜层，在露出的氮化硅层窗口处刻蚀出沟槽，刻蚀完成后沟槽顶部的周围形成有氮化硅层。在本实施例中，沟槽的刻蚀是采用反应离子刻蚀(RIE)工艺进行，在其他实施例中也可以采用其他本领域习知的沟槽刻蚀工艺进行刻蚀。
在一个实施例中，通过外延工艺在高掺杂浓度的衬底上外延出低掺杂浓度的外延层，刻蚀得到的沟槽是形成于外延层中。S120，通过淀积向沟槽内填充氧化硅。
通过淀积工艺形成氧化硅(SiOx)层的速度远大于传统的通过热氧化生长氧化硅层的速度。在本实施例中，步骤S120是采用高密度等离子化学气相淀积(HDPCVD)工艺进行氧化硅的淀积，可以获得较好的形貌。在其他实施例中也可以根据实际需求采用其他本领域习知的淀积工艺淀积氧化硅层。
淀积完后可以通过化学机械研磨(CMP)将多余的氧化硅层去除，即将露出于沟槽外面的氧化硅层去除。对于步骤S110采用氮化硅作为硬掩膜刻蚀出沟槽的实施例，CMP是将氧化硅层研磨至该氮化硅层。
S130，通过刻蚀去除掉沟槽内的氧化硅表面的一部分。
可以采用干法刻蚀，利用其各向异性获得合适的形貌。在其中一个实施例中，步骤S130选用高密度等离子刻蚀的工艺进行刻蚀。
S140，通过氧化在沟槽顶部的拐角处形成氧化硅拐角结构。
为了后续步骤中得到的含氮化合物侧壁残留能形成本方案所需的形貌，在刻蚀后通过氧化形成特殊的拐角形貌，即在沟槽内的氧化硅表面形成类似于半球形的凹面。从拐角处往下、位于沟槽内部的氧化硅逐渐变厚，从而形成圆滑的拐角，如图2所示。图2中在硅片的表面形成有沟槽，沟槽内填充有氧化硅202，沟槽顶部的周围形成有氮化硅层302。在本实施例中通过800～950摄氏度的低温氧化来得到该氧化硅拐角结构。采用低温氧化是因为发明人发现若采用较高的温度(例如1000摄氏度的牺牲氧化)，则晶圆的高浓度衬底中的掺杂离子容易反扩至低浓度的外延层102中，对器件性能产生负面影响。
S150，在晶圆表面淀积氮化硅，覆盖沟槽内的氧化硅表面及氧化硅拐角结构表面。
在本实施例中是通过化学气相淀积形成一层薄的含氮化合物，后续作为刻蚀的硬掩膜。该含氮化合物可以是氮化硅、氮氧化硅、氮化硼、氮化钛等，考虑到普适性，可以采用本领域常用的氮化硅。
S160，干法刻蚀含氮化合物，氧化硅拐角结构表面形成向沟槽内延伸的含氮化合物侧壁残留。
参见图3，利用干法刻蚀的各向异性，将沟槽内的氧化硅202表面的含氮化合物去除，同时在氧化硅拐角结构表面形成向沟槽内延伸的含氮化合物侧壁残留304。含氮化合物侧壁残留304与沟槽内的一部分氧化硅202共同作为沟槽的侧壁结构。
S170，以含氮化合物侧壁残留为掩膜，通过刻蚀去除掉沟槽内的氧化硅表面的一部分。
参见图4，氧化硅202由于刻蚀被刻至更深的深度，同时沟槽侧壁位置处的氧化硅202因含氮化合物侧壁残留304的阻挡也会被保留下来，并且保留下来的氧化硅202从含氮化合物侧壁残留304底部往下逐渐变厚。采用含氮化合物侧壁残留304作为硬掩膜刻蚀，可以不需要光刻版，能够节省成本。为了获得越往下侧壁越厚的氧化硅202，步骤S170可以采用干法刻蚀，本实施例中是采用高密度等离子刻蚀。
步骤S170的刻蚀如果刻得过深，则就不能保证侧壁的氧化硅202形貌，故需依次重复以上S150～S170的步骤，通过多次刻蚀直至获得所需的底部氧化硅厚度，参见图5a、5b。也就是说，本方案可以方便地调节底部氧化硅厚度，进一步增大了降低反馈电容的空间。每次刻蚀的具体深度需要通过实验来收集数据。刻蚀至所需的底部氧化硅厚度后，沟槽内的氧化硅包括底部氧化硅和侧壁氧化硅，侧壁氧化硅的厚度从沟槽顶部至沟槽底部逐渐增厚。
S210，去除沟槽内的含氮化合物。
为了将含氮化合物去除干净，可以采用湿法刻蚀，例如以浓磷酸为刻蚀剂进行刻蚀。本实施例中通过浓磷酸将氮化硅层302和含氮化合物侧壁残留304一并去除。
S220，向沟槽内填入多晶硅。
根据需要形成的堆叠多晶硅栅结构中每层多晶硅的厚度填入多晶硅，形成第1层多晶硅402，如图6所示。在一个实施例中，可以向沟槽内淀积多晶硅至溢出沟槽，然后通过化学机械研磨对溢出的多晶硅进行抛光，再将抛光后的多晶硅刻蚀(回刻)至所需要的厚度，形成第1层多晶硅402。
S230，在填入的多晶硅上形成隔离氧化硅。
根据堆叠多晶硅栅结构中多晶硅层与层之间的隔离氧化硅的设计厚度形成隔离氧化硅。在一个实施例中，隔离氧化硅的厚度为2微米左右。
S240，形成预设层数的多晶硅，最后一层多晶硅连接器件的栅极电位。
根据预设的多晶硅层数(假设为n层)，依次重复执行步骤S220和S230共n-1次，然后在第n-1层隔离氧化硅上形成第n层多晶硅，该第n层多晶硅连接半导体器件的栅极电位Vg。参见图7，在本实施例中n＝4，即需要形成第1层多晶硅402、第2层多晶硅404、第3层多晶硅406、第4层多晶硅408，以及第1层多晶硅402和第2层多晶硅404之间的隔离氧化硅，第2层多晶硅404和第3层多晶硅406之间的隔离氧化硅、第3层多晶硅406和第4层多晶硅408之间的隔离氧化硅。
在一个实施例中，步骤S170和步骤S230执行的次数一样，即进行了多少次以含氮化合物侧壁残留304为掩膜的氧化硅刻蚀，就进行多少次多晶硅的回填。在图7所示实施例中是进行4次多晶硅的回填，分别形成第1层多晶硅402、第2层多晶硅404、第3层多晶硅406及第4层多晶硅408。每层多晶硅与每次步骤S170刻蚀掉的氧化硅位置一一对应。由于存在隔离氧化硅，因此每层多晶硅的厚度略小于步骤S170每次刻蚀掉的氧化硅厚度。
在一个实施例中，2≤n≤10。沟槽内的每层多晶硅的厚度为0.45～0.55微米，优选为0.5微米左右；每层隔离氧化硅的厚度为0.5～0.8微米。
步骤S240完成后可以通过化学机械研磨对上层多晶硅402进行平坦化处理。
上述半导体器件的堆叠多晶硅栅结构的制造方法，采用淀积+刻蚀的方式形成沟槽内的氧化硅，相对于传统采用热氧化的方式，减少了氧化时间，提高了生产效率。
在一个实施例中，步骤S120之前还包括对沟槽进行侧壁氧化的步骤。侧壁氧化可以起到修复步骤S110的沟槽刻蚀在沟槽内壁和底部的硅表面产生的缺陷的作用，例如因反应离子刻蚀的高能粒子撞击产生的缺陷，消除该缺陷对栅氧产生的负面影响。在一个实施例中，侧壁氧化之后还可以将生成的氧化硅剥离。
在一个实施例中，步骤S230是生长薄层的高温氧化膜(HTO)。可以理解的，虽然图7中未示，但生长HTO时同样会在沟槽侧壁的氧化硅基础上再生成一薄层氧化硅。
上述半导体器件的堆叠多晶硅栅结构的制造方法适用于可以采用堆叠多晶硅栅结构的半导体器件，例如VDMOSFET(垂直双扩散金属氧化物半导体场效应晶体管)等。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种半导体器件的堆叠多晶硅栅结构的制造方法，包括：
步骤A，在晶圆表面形成沟槽；
步骤B，通过淀积向所述沟槽内填充氧化硅；
步骤C，通过刻蚀去除掉沟槽内的氧化硅表面的一部分；
步骤D，通过热氧化在沟槽顶部的拐角处形成氧化硅拐角结构，所述氧化硅拐角结构为从拐角处往下、位于沟槽内部的氧化硅逐渐变厚的结构；
步骤E，在晶圆表面淀积含氮化合物，覆盖所述沟槽内的氧化硅表面及所述氧化硅拐角结构表面；
步骤F，干法刻蚀所述含氮化合物，将沟槽内的氧化硅表面的含氮化合物去除，所述氧化硅拐角结构表面形成向沟槽内延伸的含氮化合物侧壁残留；
步骤G，以所述含氮化合物侧壁残留为掩膜，通过刻蚀去除掉沟槽内的氧化硅表面的一部分；
依次重复执行步骤E至步骤G，直至将沟槽内的氧化硅刻蚀至所需的底部氧化硅厚度，每执行一次步骤F所述含氮化合物侧壁残留就进一步向沟槽内延伸，所述沟槽内的氧化硅包括底部氧化硅和侧壁氧化硅，所述侧壁氧化硅的厚度从沟槽顶部至沟槽底部逐渐增厚；
步骤H，去除所述沟槽内的含氮化合物；
步骤I，向所述沟槽内填入多晶硅；
步骤J，在填入的多晶硅上形成隔离氧化硅；
依次重复执行步骤I和J，分别形成间隔的第1、第2、…、第n-1层多晶硅和第1、第2、…、第n-1层隔离氧化硅，并在第n-1层隔离氧化硅上形成第n层多晶硅，所述第n层多晶硅连接所述半导体器件的栅极电位，2≤n≤10。
2.根据权利要求1所述的半导体器件的堆叠多晶硅栅结构的制造方法，其特征在于，所述步骤B之前还包括对所述沟槽进行侧壁氧化的步骤。
3.根据权利要求1所述的半导体器件的堆叠多晶硅栅结构的制造方法，其特征在于，所述步骤I执行的次数与所述步骤G执行的次数相等，所述步骤I形成的各层多晶硅的位置与步骤G每次刻蚀掉的氧化硅位置一一对应。
4.根据权利要求1所述的半导体器件的堆叠多晶硅栅结构的制造方法，其特征在于，所述步骤E是采用化学气相淀积工艺淀积含氮化合物。
5.根据权利要求1所述的半导体器件的堆叠多晶硅栅结构的制造方法，其特征在于，所述步骤A是以氮化硅为掩膜刻蚀形成沟槽。
6.根据权利要求1所述的半导体器件的堆叠多晶硅栅结构的制造方法，其特征在于，所述步骤H是通过浓磷酸湿法去除含氮化合物。
7.根据权利要求1所述的半导体器件的堆叠多晶硅栅结构的制造方法，其特征在于，所述步骤J是生长高温氧化膜。
8.根据权利要求1所述的半导体器件的堆叠多晶硅栅结构的制造方法，其特征在于，所述通过热氧化在沟槽顶部的拐角处形成氧化硅拐角结构的步骤中，氧化温度为800～950摄氏度。
9.根据权利要求1所述的半导体器件的堆叠多晶硅栅结构的制造方法，其特征在于，所述含氮化合物是氮化硅。
10.根据权利要求1所述的半导体器件的堆叠多晶硅栅结构的制造方法，其特征在于，每次执行步骤I填充的多晶硅均溢出所述沟槽，每次执行步骤I之后还包括通过化学机械研磨对溢出的多晶硅进行抛光、并回刻多晶硅的步骤。
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104733531A (zh) * | 2013-12-22 | 2015-06-24 | 万国半导体股份有限公司 | 使用氧化物填充沟槽的双氧化物沟槽栅极功率mosfet |
| CN104821333A (zh) * | 2014-02-04 | 2015-08-05 | 万国半导体股份有限公司 | 用于沟槽金属氧化物半导体场效应晶体管(mosfet)中的低米勒电容的较厚的底部氧化物 |
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| US9324859B2 (en) * | 2014-04-10 | 2016-04-26 | Samsung Electronics Co., Ltd. | Semiconductor device and method of forming the same |
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| US20100264486A1 (en) * | 2009-04-20 | 2010-10-21 | Texas Instruments Incorporated | Field plate trench mosfet transistor with graded dielectric liner thickness |
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104733531A (zh) * | 2013-12-22 | 2015-06-24 | 万国半导体股份有限公司 | 使用氧化物填充沟槽的双氧化物沟槽栅极功率mosfet |
| CN104821333A (zh) * | 2014-02-04 | 2015-08-05 | 万国半导体股份有限公司 | 用于沟槽金属氧化物半导体场效应晶体管(mosfet)中的低米勒电容的较厚的底部氧化物 |
| US9324859B2 (en) * | 2014-04-10 | 2016-04-26 | Samsung Electronics Co., Ltd. | Semiconductor device and method of forming the same |
| CN105244374A (zh) * | 2015-08-31 | 2016-01-13 | 上海华虹宏力半导体制造有限公司 | 具有屏蔽栅的沟槽栅mosfet的制造方法 |
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