CN104821333A - 用于沟槽金属氧化物半导体场效应晶体管(mosfet)中的低米勒电容的较厚的底部氧化物 - Google Patents

用于沟槽金属氧化物半导体场效应晶体管(mosfet)中的低米勒电容的较厚的底部氧化物 Download PDF

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Abstract

本发明公开了一种用于沟槽金属氧化物半导体场效应晶体管（MOSFET）中的低米勒电容的较厚的底部氧化物，提出了半导体器件的制备方法和器件。该半导体功率器件形成在半导体衬底上，具有多个沟槽晶体管晶胞，每个晶胞都有一个沟槽栅极。每个沟槽栅极都具有通过多晶硅层上的再氧化工艺形成的较厚的底部氧化物（TBO），沉积在沟槽的底面上。

Description

用于沟槽金属氧化物半导体场效应晶体管(MOSFET)中的低米勒电容的较厚的底部氧化物
技术领域
本发明主要关于制备沟槽半导体功率器件（例如DMOS器件）的方法和结构，更确切的说，本发明是关于制备带有厚度可变的栅极氧化物的沟槽半导体功率器件的器件结构和方法。
背景技术
DMOS（双扩散MOS）晶体管是一种MOSFET（金属氧化物半导体场效应晶体管），利用对准到一个公共边缘的两个连续扩散步骤，构成晶体管的通道区。DMOS晶体管通常用作高电压、高电流器件，作为独立的晶体管，或者作为功率集成电路中的元件。这种应用的优势在于，DMOS晶体管可以利用很低的正向电压降，提供单位面积上的高电流。
一种典型的DMOS晶体管是沟槽DMOS晶体管。在这种类型的DMOS晶体管中，栅极形成在沟槽中，通道形成在沟槽栅极的侧壁周围，通道从源极开始向漏极延伸。沟槽栅极内衬薄氧化层，并用多晶硅填充。与平面栅极DMOS器件相比，沟槽DMOS很少控制流动的电流，因此比导通电阻的值较低。
为了改善器件的性能，通常需要灵活的制备工艺，以便更方便地制备沟槽DMOS晶体管，调节沟槽氧化物的厚度。通过有策略地调节时间氧化物在沟槽内不同部位的厚度，改善器件的性能。确切地说，在沟槽顶部最好是较薄的栅极氧化物，使通道电流最大。相反地，沟槽底部需要较厚的栅极氧化物，以承载较高的栅漏击穿电压。
美国专利号4,941,026提出了一种垂直通道半导体器件，包括一个具有可变厚度氧化物的绝缘栅极电极，但并没有说明如何制备这样的器件。
美国专利号4,914,058提出了一种制备DMOS的工艺，包括用氮化物内衬沟槽，具有侧壁的内部沟槽穿过第一沟槽的底部延伸，通过氧化生长用电介质材料内衬内部沟槽，以便在内部沟槽侧壁上实现栅极沟槽电介质厚度的增加。
美国公开号2008/0310065提出了一种瞬态电压抑制（TVS）电路，带有单一方向的闭锁和对称双向闭锁能力，与位于第一导电类型的半导体衬底上的电磁干扰（EMI）滤波器集成在一起。与EMI滤波器集成的TVS电路还包括一个接地端，沉积在表面上，用于对称双向闭锁结构，沉积在半导体衬底的底部，用于单向闭锁结构，以及一个输入和输出端，沉积在顶面上，至少带有一个稳压二极管和多个电容器，沉积在半导体衬底中，以便通过直接电容耦合，无需中级浮动的本体区，将接地端耦合到输入和输出端。电容器沉积在衬有氧化物和氮化物的沟槽中。
如果厚氧化物均匀地形成在沟槽中，在沟槽中背部填充多晶硅栅极过程中，要像原有技术那样形成较大的沟槽纵横比（深度A与宽度B之比）的话，就会遇到困难。作为示例，图1A-1D表示制备原有技术的独立栅极的原有技术方法的剖面图。如图1A所示，沟槽106形成在半导体层102中。厚氧化物104形成在沟槽106的底部和侧壁上，使其纵横比A/B增大。多晶硅108原位沉积在沟槽106中。由于多晶硅沉积的高纵横比，如图1B所示，会形成匙孔110。如图1C所示，回刻多晶硅108，然后如图1D所示，进行各向同性的高温氧化物（HTO）氧化，剩余一部分匙孔110。
图2表示具有一个屏蔽多晶硅栅极的电流屏蔽栅极沟槽（SGT）器件200的剖面图，内部多晶硅氧化物（IPO）202在构成栅极204的第一多晶硅结构和作为导电屏蔽的第二多晶硅结构206之间。依据一种原有技术的工艺，这种结构可以通过含有（多晶硅层206和IPO氧化层202的）两个回刻步骤的工艺，在两个多晶硅结构204、206之间制备IPO202。确切地说，构成屏蔽206的多晶硅沉积在沟槽中，回刻它，在屏蔽206上制备HDP氧化物，通过回刻，为沉积多晶硅留出空间，制备栅极结构204。这种方法的不足之处在于，很难控制晶圆上IPO的厚度。IPO的厚度取决于两个独立的、毫不相关的回刻步骤，从而导致多晶硅回刻不足或多晶硅过度回刻或两者兼而有之，造成IPO厚度的不均匀以及局部减薄。
另外，上述方法中在侧壁的较厚部分上，栅极沟槽电介质的厚度，与沟槽底部的厚度有关系。一个厚度不变，另一个厚度也不会发生变化。
基于上述原因，有必要提出半导体功率器件的新型器件结构和制备方法，以提供更加便捷的制备工艺，更加灵活地调整沿沟槽栅极的不同部分的栅极氧化物厚度，从而解决上述技术困难和局限。
发明内容
本发明的目的是提供一种便捷且成本低的工艺为高密度晶体管晶胞制备较厚的底部氧化物（TBO）沟槽，以解决了传统制备工艺中遇到的困难和局限，改善了器件性能。
为达到上述目的，本发明提供了一种形成在半导体衬底中的半导体器件，包括：
一个在半导体衬底中打开的沟槽，其具有被第一底部绝缘层和底部多晶硅再氧化层覆盖的沟槽底面；
沟槽还具有被第一侧壁绝缘层覆盖的侧壁，以及覆盖第一侧壁绝缘层的第一多晶硅层；以及
用第二多晶硅层填充沟槽，构成半导体器件的沟槽栅极。
上述的半导体器件，其中：
沟槽具有沟槽深度/沟槽宽度（B/A）>3的纵横比。
上述的半导体器件，其中：
第一底部绝缘层包括第一底部氧化层，第一侧壁绝缘层包括第一侧壁氧化层；以及
第一底部绝缘层和第一侧壁绝缘层的层厚范围为50至150埃,
覆盖第一底部绝缘层的底部多晶硅再氧化层的层厚范围约为200埃至500埃。
上述的半导体器件，其中：
覆盖第一底部绝缘层的底部多晶硅再氧化层的层厚大于侧壁绝缘层。
本发明还提供了一种在半导体衬底中制备半导体器件的方法，包括：
在半导体衬底中打开沟槽，形成一个第一绝缘层，覆盖沟槽侧壁和沟槽底面；
沉积一个第一多晶硅层，覆盖在沟槽底面和沟槽侧壁上的第一绝缘层上方；
沉积一个保护垫片层，覆盖在沟槽底面和沟槽侧壁上的第一多晶硅层上方，然后选择性地刻蚀保护垫片层，使沟槽底面上的第一多晶硅层裸露出来，同时覆盖沟槽侧壁上的第一多晶硅层；并且
进行多晶硅再氧化工艺，使沟槽底面上裸露的第一多晶硅层氧化，构成多晶硅再氧化层，然后从沟槽侧壁上除去保护垫片层，并用第二多晶硅层填充沟槽。
上述的方法，其中：
在半导体衬底中打开沟槽的步骤包括在半导体衬底上方制备一个氧化物-氮化物-氧化物（ONO）硬掩膜，利用沟槽掩膜进行硬掩膜刻蚀和硅化物刻蚀，形成沟槽，ONO硬掩膜包括一个底部氧化层、一个中间氮化层和一个顶部氧化层。
上述的方法，其中：
制备保护垫片层的步骤包括制备一个氮化硅层，层厚约为100埃至300埃。
上述的方法，其中：
氧化裸露的第一多晶硅层制备多晶硅再氧化层的步骤，包括氧化沟槽底面上裸露的第一多晶硅层，形成多晶硅再氧化层，层厚大于侧壁绝缘层的厚度。
上述的方法，还包括：
利用化学机械平整化（CMP）工艺，将第二多晶硅层平整至硬掩膜的顶面。
上述的方法，还包括：
利用多晶硅回刻工艺，回刻第二多晶硅层，形成多晶硅凹陷，用第二多晶硅层上方的顶部氧化层填充多晶硅凹陷，然后利用CMP工艺，使顶部氧化层平整至硬掩膜中间氮化层的顶面。
因此，本发明的一个方面在于，提出了一种通过调节栅极氧化物厚度，确切地说是具有高纵横比的沟槽底部的厚度，制备具有低栅漏电容的半导体功率器件的新型、改良的器件结构和制备方法。
本发明的另一方面在于，提出一种制备具有低栅漏电容的半导体功率器件的新型、改良的器件结构和制备方法，以便制备带有高纵横比的沟槽栅极的高密度晶体管晶胞。这种改良工艺通过简便的、低成本的处理工艺，为高密度晶体管晶胞制备较厚的底部氧化物（TBO）沟槽，从而解决了传统制备工艺中遇到的困难和局限，改善了器件性能。
本发明的一个较佳实施例主要提出了一种形成在半导体衬底上的半导体功率器件，具有多个沟槽晶体管晶胞，每个晶胞都有一个沟槽栅极。每个沟槽栅极都具有较厚的底部氧化物（TBO），通过多晶硅REOX工艺在多晶硅层上形成，多晶硅层沉积在沟槽的底面上。
阅读以下详细说明并参照附图之后，本发明的这些和其他的特点和优势，对于本领域的技术人员而言，无疑将显而易见。
附图说明
图1A至1D表示依据原有技术，制备沟槽栅极的剖面示意图。
图2表示在原有技术的多晶硅1和多晶硅2之间含有一个中间多晶硅氧化物（IPO）的沟槽栅极的剖面示意图。
图3A-3O表示依据本发明的一个实施例，带有可变厚度的栅极沟槽氧化物用于独立多晶硅栅极的沟槽DMOS的制备工艺的剖面图。
图4A-4M表示依据本发明的一个实施例，带有可变厚度的栅极沟槽氧化物用于屏蔽多晶硅栅极的沟槽DMOS的制备工艺的剖面图。
图5A-5F表示依据本发明的一个实施例，带有可变厚度的栅极沟槽氧化物用于屏蔽多晶硅栅极的沟槽DMOS的一种可选制备工艺的剖面图。
图6A至6F表示依据本发明的一个实施例，带有较厚的底部氧化物（TBO）用于屏蔽多晶硅栅极的沟槽DMOS的一种可选制备工艺的剖面图。
具体实施方式
在本发明的 实施例中，如下所述，利用独立的处理步骤使底部电介质层的厚度大于沟槽侧壁上电介质层的厚度。较厚的底部电介质层降低了沟槽栅极和DMOS晶体管的漏极之间的电容。
图3A至3O表示依据本发明的一个实施例，带有可变厚度的栅极沟槽氧化物用于图1D所示类型的独立多晶硅栅极的沟槽DMOS的制备工艺的剖面图。
如图3A所示，宽度为A的沟槽306形成在半导体衬底302中。作为示例，但不作为局限，沟槽306可以利用一个硬掩膜（没有明确地表示出），例如氧化物或氮化物硬掩膜，然后除去或保留在合适的位置。还可选择，利用光致抗蚀剂（PR）膜（图中没有表示出），制备沟槽306。沉积氧化物304（或其他绝缘物），填充沟槽306。在氧化物304上进行化学机械平整化（CMP），然后回刻，使沟槽306中的氧化物304凹陷，如图3B所示，保留氧化物304的厚块，填充沟槽底部的绝大部分，使沟槽顶部的硅侧壁裸露出来。在图3C中，在沟槽306的裸露侧壁上以及半导体衬底302的顶面上，生长薄氧化物308。作为示例，但不作为局限，薄氧化物308的厚度范围约为50埃至100埃。
图3D表示在氧化物308和氧化物304上方，沉积一层氧化物抗刻蚀材料，例如氮化物310。在一个实施例中，氮化物310可以由氮化硅构成。还可选择，由于多晶硅层也有很高的抗刻蚀性，因此在后续的氧化物刻蚀过程中，抗刻蚀层310由多晶硅层构成。氮化物310的厚度决定了底部氧化物侧壁厚度T1，T1约在500埃至5000埃之间。各向异性地回刻氮化物310，在沟槽306的侧壁上留下一个或多个氧化物抗刻蚀垫片311，如图3E所示。然后，在沟槽306的底部，各向异性地刻蚀厚氧化物块304，到预定义厚度T2，如图3F所示。厚度T2约在500埃至5000埃之间。制备垫片311的材料（例如氮化物材料）最好可以抵抗氧化物304的刻蚀工艺。因此，垫片311用作刻蚀掩膜，定义沟槽在氧化物304中的宽度A’。在本方法中，厚度T1和T2不相关，也就是说，厚度T1不会取决于厚度T2。通常来说，要求T2大于T1。如果厚度T1和T2没有关系，那么可以更加容易地实现。刻蚀后，可以除去垫片311和薄氧化物308，留下具有宽度A的顶部和宽度A’的较窄底部的沟槽，沟槽内衬氧化物304的剩余部分，如图3G所示。
然后，在半导体衬底302的上方，以及未被剩余氧化物304覆盖的那部分沟槽侧壁上，生长栅极氧化物（或电介质）314，使得顶部的宽度A”大于底部的宽度A’，如图3H所示。由于具有宽度A”的宽沟槽顶部，更加利于填充，从而有效降低了沟槽“纵横比”。可以沉积导电材料，例如掺杂多晶硅，填充沟槽。图3I表示窄沟槽情况下的多晶硅缝隙填充物316，例如在沟槽顶部的宽度A”约为1.2微米，在这里可以轻松地用掺杂多晶硅完全填充沟槽。然后，回刻多晶硅316，形成一个单独的栅极多晶硅，如图3J所示。多晶硅316将栅极电介质314作为器件的栅极电极。
还可选择，图3K表示沟槽较宽的情况下，多晶硅缝隙填充物318，例如沟槽顶部直径A”约为3微米，在这里多晶硅可以轻松地完全填充，留下缝隙319。然后，沉积填充材料，例如HDP氧化物320，填充缝隙319以及多晶硅318上方，如图3L所示。然后，回刻填充材料320，如图3M所示，通过回刻多晶硅318和填充材料320，制备独立的栅极多晶硅318，如图3N所示。该器件可以通过标准的工艺完成，例如包括在所选的那部分半导体衬底302中注入离子，制备本体区320和源极区332，然后在表面上方制备厚电介质层360，通过电介质层360打开接触孔，用于沉积源极金属370，以便电连接到源极和本体区，如图3O所示。
在本发明的实施例范围内，上述工艺还有多种变化。例如，图4A-4M表示依据本发明的一个实施例，带有可变厚度的栅极沟槽氧化物用于图2所示类型的屏蔽多晶硅栅极的沟槽DMOS的制备工艺过程。在本实施例中，呈氧化物-氮化物-氧化物（ONO）结构的复合绝缘物形成在沟槽的侧壁和底部。
如图4A所示，首先在半导体衬底402上制备沟槽401。在沟槽401的侧壁上制备薄氧化层404。氧化层404的厚度约为50埃至200埃。然后，在氧化层404上方沉积氮化物406。氮化物406的厚度约为50埃至500埃。用氧化物408填充沟槽401，例如利用LPCVD和高密度等离子。然后，回刻氧化物408，保留带有厚氧化物块的宽度为A的沟槽，基本填充沟槽底部，如图4B所示。
可选择薄氧化层410（例如高温氧化物（HTO））沉积在氧化物408上方，在沟槽401的侧壁上以及氮化物406上方，如图4C所示。氧化物410的厚度约为50埃至500埃。可以在氧化物410上方（或者如果未使用氧化物410，则在氮化物406上），沉积导电材料（例如掺杂多晶硅412）。多晶硅412的厚度取决于所需的底部氧化物侧壁厚度T1，T1约为500埃至5000埃。然后，各向异性地回刻多晶硅412，制备多晶硅垫片413，如图4D所示。
然后，在底部各向异性地刻蚀氧化物408，至所需厚度T2，如图4E所示。T2 的厚度约为500埃至5000埃。构成垫片413的多晶硅最好可以抵抗用于各向异性地刻蚀氧化物408的刻蚀工艺。在沟槽侧壁上，多晶硅垫片413的厚度决定了厚度T1，从而决定了通过各向异性刻蚀工艺，在氧化物408中刻蚀沟槽的宽度A”。刻蚀后，除去垫片413，如图4F所示。沟槽顶部上方的“纵横比”得到了有效地增大，比沟槽底部和侧壁上不均匀地形成厚氧化物更加易于缝隙填充。还要注意的是，只需简单地改变各向异性刻蚀的持续时间，底部厚度T2就可以只由侧壁厚度T1决定。通常来说，要求T2>T1。
沉积导电材料，例如多晶硅414，填充氧化物408中的沟槽，如图4G所示。然后回刻多晶硅414，到厚氧化物408的顶面以下，例如约为1000埃至2000埃，形成缝隙416，如图4H所示。剩余的多晶硅414作为最终器件的屏蔽电极。可以制备绝缘物，例如多晶硅再氧化物418，填充缝隙416，如图4I所示。多晶硅再氧化物418的厚度约为2000埃至3000埃。由于顶部和顶面被氮化层406覆盖，因此在该区域不会发生氧化。
刻蚀可选的薄氧化物410，然后刻蚀掉裸露部分的氮化物406和氧化物404，如图4J所示。
然后，在沟槽的侧壁上和半导体衬底402的上方生长栅极氧化物420，如图4K所示。最后，沉积导电材料，例如掺杂多晶硅423，形成一个有源栅极，如图4L所示。沟槽401顶部侧壁上的栅极氧化物420的厚度，决定了多晶硅423形成的有源栅极顶部的宽度A’。通常来说，栅极氧化物420的厚度小于T1和T2，约为几十至几百埃。而且，多晶硅423的顶面可能在氧化层420下方凹陷。
然后，继续用标准工艺制备器件，注入本体区430和源极区432，在表面上方形成厚电介质层460，并通过电介质层460打开孔洞，沉积源极金属470，以便电连接到源极和本体区。该过程制成的器件400如图4M所示，器件400位于衬底402上，衬底402包括一个轻掺杂的外延层402-E覆盖着重掺杂的衬底层402-S。在图4M所示的实施例中，栅极沟槽401从外延层402-E的顶面开始延伸，穿过整个402-E层，到达衬底层402-S。还可选择，沟槽401的底部在外延层402-E中截止，不触及衬底层402-S（图中没有表示出）。沟槽401具有一个多晶硅栅极电极423，沉积在沟槽顶部，一个多晶硅屏蔽电极414沉积在沟槽底部，一个中间多晶硅电介质层418位于两者之间，使它们绝缘。为了优化屏蔽效果，底部屏蔽电极可以通过布局安排，电连接到源极金属层470，源极金属层470在实际应用中通常接地。薄栅极氧化层420使栅极电极与沟槽顶部的源极和本体区绝缘。为了使器件的栅漏电容最小，改善器件的开关速度和效率，要小心地控制本体区430的扩散到栅极电极423的底部，从而有效降低栅极423和沉积在本体区下方的漏极区之间的耦合。底部屏蔽（或源极）电极414沿沟槽的下边缘和底部，被厚电介质层424包围， 以便与漏极区绝缘。我们希望，电介质层424的厚度大于薄栅极氧化层420的厚度，沟槽底部上的可变厚度T2和沟槽侧壁上的厚度T1呈T1<T2的关系。如图4M所示，电介质层424还包括一个夹在氧化层404和408之间的氮化层406。
图5A至5F表示依据本发明的一个实施例，带有图2所示类型的可变厚度的栅极沟槽氧化物用于屏蔽多晶硅栅极的沟槽DMOS的另一种可选制备工艺。
如图5A所示，宽度为A的沟槽501形成在半导体衬底502中。薄绝缘层，例如氧化层504，生长或沉积在沟槽501的表面上以及半导体衬底502的顶面上。氧化物504的厚度约为450埃。然后，在氧化物504上方沉积一层材料，例如氮化物506，厚度约为50埃至500埃，然后在氮化物506上方沉积另一种氧化物，例如HTO（高温氧化物）氧化物508。氮化物506的厚度约为100埃，HTO氧化物508的厚度约为800埃。在本例中，氧化物504、氮化物506以及HTO氧化物508的总厚度决定了窄沟槽501的宽度A’。然后在沟槽501中沉积原位掺杂的多晶硅510，并回刻至例如500埃至2微米之间的预定义厚度，形成屏蔽电极。可以选择注入砷，至少到沟槽中剩余的多晶硅510的顶部中，以提高厚度氧化步骤中多晶硅的再氧化速率。
确切地说，如图5B所示，可以通过氧化多晶硅510的顶部，制备绝缘物，例如多晶硅再氧化层512。多晶硅再氧化物512的厚度约为3000埃。氮化层506确保仅在多晶硅510的上方形成氧化层512。然后，通过刻蚀工艺，刻蚀到氮化层506截止，除去HTO氧化物508，如图5C所示。这样可以保护下面的氧化物，不受除去较厚HTO氧化物508的刻蚀工艺的影响。除去氮化物506，留下宽度为A”的沟槽顶部，A”大于A’，如图5D所示。在本例中，顶部的宽度A”由沟槽侧壁上的薄氧化物504的厚度决定。利用热氧化物，改善整个晶圆上中间多晶硅氧化物512的厚度均匀性。这是因为与在沟槽中沉积和回刻多晶硅上的氧化物相反，热氧化工艺使沟槽中多晶硅的顶部氧化。
由于氮化物比氧化物的湿刻蚀选择性很高，因此在氮化物移除过程中，可以保留氧化物。
然后，在薄氧化物504上形成（例如通过生长或沉积）栅极氧化物514，如图5E所示。栅极氧化物514的厚度约为450埃。还可选择，在生长栅极氧化物514之前，首先除去薄氧化物504。最终，在栅极氧化物514上方的沟槽剩余部分中，沉积第二导电材料，例如掺杂的多晶硅516。回刻多晶硅516，形成屏蔽栅极结构，其中多晶硅516为栅极电极，多晶硅510为屏蔽电极。
本领域的技术人员应明确，在上述实施例中，在制备栅极沟槽、栅极沟槽氧化物、栅极多晶硅和屏蔽多晶硅的过程中，只需要一个单独的掩膜——一个初始掩膜，定义栅极沟槽。
图6A至6F表示依据本发明的一个实施例，带有可变厚度的沟槽栅极氧化物用于制备沟槽DMOS的制备工艺的剖面图。
如图6A所示，ONO（氧化物-氮化物-氧化物）硬掩膜601形成在半导体衬底602上方，半导体衬底602包括一个底部氧化层601-1、一个中间氮化层601-2以及一个顶部氧化层601-3。作为示例，但不作为局限，底部氧化层601-1约为200埃，氮化层601-2也3500埃，顶部氧化层601-3约为1400埃。在图6B中，利用沟槽掩膜（图中没有表示出），进行硬掩膜刻蚀和硅刻蚀，在半导体衬底602中形成沟槽606。在一个典型实施例中， 在深度B（包括硬掩膜601的厚度）和宽度A的比例下，即纵横比B/A>3时，进行沟槽刻蚀工艺。沟槽刻蚀工艺首先利用蚀刻剂，除去ONO硬掩膜601，使半导体衬底602的顶面裸露出来，然后利用第二次刻蚀工艺，形成沟槽606。沿沟槽606的侧壁和底面，生长一个薄栅极氧化层（或其他绝缘物608）。在一个典型实施例中，薄氧化物608的厚度范围约为100埃至600埃。
图6C表示在栅极氧化层608上方沉积一个多晶硅的薄层610的步骤，在沟槽606的侧壁和底面上，栅极氧化层608的厚度范围约为100至800埃。然后，在多晶硅层610上方，沉积一个氮化层612。在一个典型实施例中，氮化层612的厚度范围约为50至300埃。利用刻蚀工艺，例如氮化物干刻蚀工艺，除去沟槽底面上的氮化层612，沿沟槽606的侧壁形成氮化物垫片612。在图6D中，继续进行多晶硅再氧化工艺，进行制备，氧化裸露的底部多晶硅层610，构成底部多晶硅再氧化床层，与栅极氧化层608相结合，在沟槽606的底面上，构成厚底部氧化层611。
在图6E中，通过湿浸，除去沟槽602侧壁上的氮化物垫片612，然后用多晶硅层616等导电材料填充沟槽606，例如通过化学气相沉积（CVD）。除去多余的多晶硅层616，利用化学机械平整化（CMP）工艺，使硬掩膜601的表面平整。在图6F中，通过多晶硅回刻工艺，回刻多晶硅层612至半导体衬底602的表面，例如通过干刻蚀工艺，以便形成多晶硅凹陷，然后用氧化层618填充。多晶硅层616和硬掩膜601的顶部氧化层601-3上方多余的氧化层618，用CMP工艺平整至硬掩膜601的氮化层601-2的表面。通过标准工艺完成器件，制成具有厚底部氧化物（TBO）的沟槽MOSFET。
尽管本发明已经详细说明了现有的较佳实施例，但应理解这些说明不应作为本发明的局限。对于这些实施例，也有可能使用各种可选、修正和等效方案。因此，本发明的范围不应局限于以上说明，而应由所附的权利要求书及其全部等效内容决定。本方法中所述步骤的顺序并不用于局限进行相关步骤的特定顺序的要求。任何可选件（无论首选与否），都可与其他任何可选件（无论首选与否）组合。在以下权利要求中，除非特别声明，否则不定冠词“一个”或“一种”都指下文内容中的一个或多个项目的数量。除非在指定的权利要求中用“意思是”特别指出，否则所附的权利要求书应认为是包括意义及功能的限制。

Claims (10)

1.一种形成在半导体衬底中的半导体器件，其特征在于，该半导体器件包括：
一个在半导体衬底中打开的沟槽，其具有被第一底部绝缘层和底部多晶硅再氧化层覆盖的沟槽底面；
沟槽还具有被第一侧壁绝缘层覆盖的侧壁，以及覆盖第一侧壁绝缘层的第一多晶硅层；以及
其中，该沟槽采用第二多晶硅层填充，构成半导体器件的沟槽栅极。
2.如权利要求1所述的半导体器件，其特征在于： 
沟槽具有沟槽深度/沟槽宽度>3的纵横比。
3.如权利要求1所述的半导体器件，其特征在于： 
第一底部绝缘层包括第一底部氧化层，第一侧壁绝缘层包括第一侧壁氧化层；以及
第一底部绝缘层和第一侧壁绝缘层的层厚范围为50至150埃,
覆盖第一底部绝缘层的底部多晶硅再氧化层的层厚范围为200埃至500埃。
4.如权利要求1所述的半导体器件，其特征在于： 
覆盖第一底部绝缘层的底部多晶硅再氧化层的层厚大于侧壁绝缘层。
5.一种在半导体衬底中制备半导体器件的方法，其特征在于，该方法包括：
在半导体衬底中打开沟槽，形成一个第一绝缘层，覆盖沟槽侧壁和沟槽底面；
沉积一个第一多晶硅层，覆盖在沟槽底面和沟槽侧壁上的第一绝缘层上方；
沉积一个保护垫片层，覆盖在沟槽底面和沟槽侧壁上的第一多晶硅层上方，然后选择性地刻蚀保护垫片层，使沟槽底面上的第一多晶硅层裸露出来，同时覆盖沟槽侧壁上的第一多晶硅层；并且
进行多晶硅再氧化工艺，使沟槽底面上裸露的第一多晶硅层氧化，构成多晶硅再氧化层，然后从沟槽侧壁上除去保护垫片层，并用第二多晶硅层填充沟槽。
6.如权利要求5所述的方法，其特征在于： 
在半导体衬底中打开沟槽的步骤包括在半导体衬底上方制备一个氧化物-氮化物-氧化物硬掩膜，利用沟槽掩膜进行硬掩膜刻蚀和硅化物刻蚀，形成沟槽，氧化物-氮化物-氧化物硬掩膜包括一个底部氧化层、一个中间氮化层和一个顶部氧化层。
7.如权利要求5所述的方法，其特征在于： 
制备保护垫片层的步骤包括制备一个氮化硅层，层厚为100埃至300埃。
8.如权利要求5所述的方法，其特征在于： 
氧化裸露的第一多晶硅层制备多晶硅再氧化层的步骤，包括氧化沟槽底面上裸露的第一多晶硅层，形成多晶硅再氧化层，层厚大于侧壁绝缘层的厚度。
9.如权利要求6所述的方法，其特征在于，该方法还包括： 
利用化学机械平整化工艺，将第二多晶硅层平整至硬掩膜的顶面。
10. 如权利要求9所述的方法，其特征在于，该方法还包括： 
利用多晶硅回刻工艺，回刻第二多晶硅层，形成多晶硅凹陷，用第二多晶硅层上方的顶部氧化层填充多晶硅凹陷，然后利用化学机械平整化工艺，使顶部氧化层平整至硬掩膜中间氮化层的顶面。
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