CN114927575A - 一种屏蔽栅器件结构及其制作方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 41
- 238000000034 method Methods 0.000 claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 210000000746 body region Anatomy 0.000 claims description 21
- 239000000463 material Substances 0.000 claims description 11
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 4
- 230000008569 process Effects 0.000 abstract description 21
- 239000004065 semiconductor Substances 0.000 abstract description 3
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 230000009471 action Effects 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 238000004061 bleaching Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000001534 heteroepitaxy Methods 0.000 description 1
- 238000001657 homoepitaxy Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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Abstract
本申请提供了一种屏蔽栅器件结构及其制作方法，涉及半导体技术领域。该屏蔽栅器件结构包括第一掺杂类型的衬底，位于衬底一侧且为第一掺杂类型的外延层，位于外延层内的沟槽，位于沟槽内壁的第一介电层，位于沟槽内的栅电极与屏蔽电极，其中，屏蔽电极位于栅电极之下，位于屏蔽电极与第一介电层之间的第二介电层，以及位于栅电极与屏蔽电极之间的电介质层。本申请提供的屏蔽栅器件结构及其制作方法具有工艺更加简单、降低了生产成本的优点。
Description
技术领域
本申请涉及半导体技术领域，具体而言，涉及一种屏蔽栅器件结构及其制作方法。
背景技术
屏蔽栅深沟槽MOSFET(Metal-Oxide-Semiconductor Field-Effect Transisto，金属-氧化物半导体场效应晶体管)的性能优于常规MOSFET，主要体现在于屏蔽电极可在不牺牲晶体管导通电阻的情况减小栅漏电容(Qgd)并提高晶体管的击穿电压(BV)。
目前在制作屏蔽栅深沟槽MOSFET时，普遍采用三层屏蔽电介质，以产生高质量及厚度的电介层。然而，三层结构的工艺较为复杂，生产成本也较高。
综上，现有技术中存在屏蔽栅深沟槽MOSFET的工艺较为复杂，生产升本也较高的问题。
发明内容
本申请的目的在于提供一种屏蔽栅器件结构及其制作方法，以解决现有技术中存在的屏蔽栅深沟槽MOSFET的工艺较为复杂，生产升本也较高的问题。
为了实现上述目的，本申请实施例采用的技术方案如下：
一方面，本申请实施例提供了一种屏蔽栅器件结构，所述屏蔽栅器件结构包括：
第一掺杂类型的衬底；
位于所述衬底一侧且为第一掺杂类型的外延层；
位于所述外延层内的沟槽；
位于所述沟槽内壁的第一介电层；
位于所述沟槽内的栅电极与屏蔽电极，其中，所述屏蔽电极位于所述栅电极之下；
位于所述屏蔽电极与所述第一介电层之间的第二介电层；以及
位于所述栅电极与屏蔽电极之间的电介质层。
可选地，所述第二介电层的厚度大于所述第一介电层的厚度。
可选地，制作所述第一介电层的材料为High K材料。
可选地，所述第一介电层包括Al2O3层，所述第二介电层包括氧化层。
可选地，所述屏蔽栅器件结构还包括：
位于所述外延层内且为第二掺杂类型的体区，其中，所述体区与所述栅电极通过所述第一介电层隔离；
位于所述体区中且与所述沟槽相邻的源极区，其中，所述源极区为第一掺杂类型。
可选地，所述第一介电层的厚度为
可选地，所述第二介电层的厚度为
可选地，所述电介质层的厚度大于所述第一介电层的厚度。
另一方面，本申请实施例还提供了一种屏蔽栅器件结构制作方法，所述方法包括：
提供第一掺杂类型的衬底；
沿所述衬底的一侧生长第一掺杂类型的外延层；
沿所述外延层制作沟槽；
沿所述沟槽制作第一介电层；
沿所述第一介电层的表面制作第二介电层；
沿所述沟槽内沉积多晶并回刻，以在所述沟槽内保留目标厚度的多晶；
将高于所述多晶的第二介电层去除；
沿所述多晶的表面制作电介质层，以在所述沟槽底部形成屏蔽电极；
在所述沟槽内继续沉积多晶，以形成栅电极，其中，所述栅电极与所述第一介电层相连。
可选地，在所述沟槽内继续沉积多晶，以形成栅电极的步骤之后，所述方法还包括：
沿所述外延层制作第二掺杂类型的体区，其中，所述体区与所述栅电极通过所述第一介电层隔离；
在所述体区中与沟槽相邻的位置制作第一掺杂类型的源极区。
相对于现有技术，本申请具有以下有益效果：
本申请提供了一种屏蔽栅器件结构及其制作方法，该屏蔽栅器件结构包括第一掺杂类型的衬底，位于衬底一侧且为第一掺杂类型的外延层，位于外延层内的沟槽，位于沟槽内壁的第一介电层，位于沟槽内的栅电极与屏蔽电极，其中，屏蔽电极位于栅电极之下，位于屏蔽电极与第一介电层之间的第二介电层，以及位于栅电极与屏蔽电极之间的电介质层。由于本申请提供的屏蔽栅器件结构中仅包括第一介电层与第二介电层，相比于传统的三层结构的屏蔽电介质，本申请采用两层介电层的方式可以使工艺更加简单，进而降低了生产成本。
为使本申请的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它相关的附图。
图1为现有技术中屏蔽栅器件结构的剖面示意图。
图2为本申请实施例提供的屏蔽栅器件结构的剖面示意图。
图3为本申请实施例提供的屏蔽栅器件结构制作方法的示例性流程图。
图4为本申请实施例提供的S103对应的剖面示意图。
图5为本申请实施例提供的S104对应的剖面示意图。
图6为本申请实施例提供的S105对应的剖面示意图。
图7为本申请实施例提供的S106对应的第一种剖面示意图。
图8为本申请实施例提供的S106对应的第二种剖面示意图。
图9为本申请实施例提供的S107对应的剖面示意图。
图10为本申请实施例提供的S109对应的剖面示意图。
图中：1-衬底；2-外延层；4-体区；6-重掺杂区；8-源极区；10-沟槽；11-第一介电层；12-第二介电层；14-屏蔽电极；15-电介质层；16-栅电极；24-介电层；26-互连层。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本申请的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。
下面结合附图，对本申请的一些实施方式作详细说明。在不冲突的情况下，下述的实施例及实施例中的特征可以相互组合。
正如背景技术中所述，现有屏蔽栅深沟槽MOSFET普遍采用三层屏蔽电介质的结构，虽然可产生高质量及厚度的电介层，但三层结构的工艺较为复杂，生产升本也较高。
如图1所示，示出了现有技术中屏蔽栅深沟槽MOSFET的一种剖面示意图，其中，n型外延层生长于n+衬底上。外延层中形成P+型区域，N+源区和P+体区形成在P+型区域中，深沟槽穿过P+型区域并终止于漂移区，该漂移区在P+型区域及衬底区域之间的N+型外延层中。深沟槽区域包含屏蔽电极和栅电极，屏蔽电极位于栅电极下方，栅电极通过电介质氧化层与其相邻的硅区域绝缘。屏蔽电极通过屏蔽电介质氧化层、氮化硅层以及电介层与其相邻的硅区域绝缘。并且，栅电极与屏蔽电极之间由电介层绝缘，电介层必须有足够的厚度及质量以保证在器件使用中栅电极与屏蔽电极之间存在的电势差。
由图可知，现有的屏蔽栅深沟槽MOSFET中，屏蔽电介质包括三层，分别为电介质氧化层、氮化硅层以及电介层，三层结构导致工艺较为复杂，生产成本较高。同时，由于屏蔽电介质中包括氮化硅，且在制作过程中涉及CVD(Chemical Vapor Depositio，化学气相沉积)工艺，因此其结构趋向较低质量的电介质以及较高的电荷和缺陷陷阱，并且氮化硅层增加了芯片的应力，因此导致芯片的稳定性较差。
有鉴于此，本申请提供了一种屏蔽栅器件结构，通过改变屏蔽电介质的结构，达到降低工艺复杂度与成本的效果。
下面对本申请提供屏蔽栅器件结构进行示例性说明：
作为一种可选的实现方式，该屏蔽栅器件结构包括，第一掺杂类型的衬底，位于衬底一侧且为第一掺杂类型的外延层，位于外延层内的沟槽，位于沟槽内壁的第一介电层，位于沟槽内的栅电极与屏蔽电极，其中，屏蔽电极位于栅电极之下，位于屏蔽电极与第一介电层之间的第二介电层，以及位于栅电极与屏蔽电极之间的电介质层。
需要说明的是，本申请提供的外延层与衬底可以采用同质外延，也可以采用异质外延，在此不做限定，例如，衬底可以采用硅材料衬底，外延层也采用硅材料外延；或者，衬底可以采用蓝宝石衬底，外延层采用硅材料外延。
并且，本申请所述的第一掺杂类型与第二掺杂类型的为相反的掺杂类型，例如，当第一掺杂类型为N型掺杂时，第二掺杂类型为P型掺杂；而当第一掺杂类型为P型掺杂时，第二掺杂类型则为N型掺杂，以图2中示例为例，本申请中采用第一掺杂类型为N型掺杂，第二掺杂类型为P型掺杂为例进行说明。
本申请通过设置两层介电层的方式，简化了屏蔽栅器件结构的屏蔽介电层结构，使得其工艺更加简单，降低了生产成本。
在一种实现方式中，为了有效的避免上部沟槽侧壁和台面表面受氧化，并且降低器件的应力，本申请提供的第一介电层的材料为High K材料。例如，第一介电层包括Al2O3层，第二介电层包括氧化层。
并且，由于第一介电层将栅电极隔开，因此可以独立于第一介电层的厚度来选择电介质层的厚度。较厚的电介质层是优选的，因为它可以减少栅电极和屏蔽电极之间的电容耦合,并改善晶体管的开关性能。因此，本申请中，第二介电层的厚度大于第一介电层的厚度，电介质层的厚度也大于第一介电层的厚度。例如，第一介电层的厚度为
第二介电层的厚度为
此外的，Al2O3层的工艺温度70～400℃，可有效减少热效应；始终为非晶态，以减少泄露电流；有大的带隙和高的势垒高度，以降低隧穿电流；低缺陷态密度/固定电荷密度，以抑制器件表面迁移率退化；Al2O3层后续直接作为栅氧,少了nitride漂和重新长栅氧步骤，节省成本；Al2O3作为航空级材料，可靠性以及抗辐射性能都非常好，进而可以提升器件稳定性和性能。
当然地，如图2所示，该屏蔽栅器件结构还包括位于外延层内且为第二掺杂类型的体区，其中，体区与栅电极通过第一介电层隔离，位于体区中且与沟槽相邻的源极区，其中，源极区为第一掺杂类型，以及位于沟槽顶部的介电层及互连层，在此不做赘述。
综上，本申请提供的屏蔽栅器件结构包括延伸到外延层中深沟槽，屏蔽电极位于沟槽的下部，并且通过屏蔽电介质与外延层绝缘。屏蔽电介质包括第一介电层与第二介电层，第一介电层在第二介电层和外延层之间，第一介电层为在氧化工艺期间抑制氧化物沿着由第一介电层覆盖的外延层的表面生长的材料。电极间电介质层覆盖在屏蔽电极上，栅电介质在沟槽侧壁上方布线。栅电极位于电极间电介质上方沟槽的上部。
可选地，第一介电层为Al2O3层，第二介电层为氧化层。且第二介电层的厚度大于第一介电层的厚度。在一种实现方式中，当屏蔽电极被氧化以形成介电层时，Al2O3介电层用于保护沟槽侧壁的表面。通过热氧化至期望的厚度，可以有利地形成高质量的IPO层。在一种实现方式，Al2O3介电层用作栅极电介质，其为移动离子和水分提供了屏障，并且还增加了处理缺陷的坚固性。
基于上述屏蔽栅器件结构，本申请还提供了一种屏蔽栅器件结构制作方法，请参阅图3，该方法包括：
S101，提供第一掺杂类型的衬底。
S102，沿衬底的一侧生长第一掺杂类型的外延层。
S103，沿外延层制作沟槽。
S104，沿沟槽制作第一介电层。
S105，沿第一介电层的表面制作第二介电层。
S106，沿沟槽内沉积多晶并回刻，以在沟槽内保留目标厚度的多晶。
S107，将高于多晶的第二介电层去除。
S108，沿多晶的表面制作电介质层，以在沟槽底部形成屏蔽电极。
S109，在沟槽内继续沉积多晶，以形成栅电极，其中，栅电极与第一介电层相连。
需要说明的是，该屏蔽栅器件结构制作方法仅是示例性的,并且应当理解,本发明的范围不限于该特定示例。例如，在不脱离本发明的精神的情况下,可以改变诸如温度,压力,层厚度的处理条件。
请参阅图4，本申请中，先在第一掺杂类型的衬底(图未示)上生长外延层，并利用刻蚀工艺在外延层上刻蚀出沟槽。其中，沟槽刻蚀工艺为现有技术，在此不做赘述，例如，可以先在外延层的表面涂布掩膜层，然后进行图形化，并利用掩膜层制作沟槽。
在一种实现方式中，衬底可以采用高掺杂衬底，且沟槽位于外延层内。
其中，本申请以一个沟槽作为示例，但在实际应用中，也可能采用多个沟槽，例如设置有10个或20个沟槽。并且，本申请在本申请的附图中的各种尺寸不是按比例的,并且有时被放大或缩小以更清楚地指示出各种结构特征。
并且，请参阅图5，可以使用ALD工艺(原子层沉积)在沟槽侧壁与台面上形成第一介质层，其中，制作第一介电层的材料为High K材料，本申请中，第一介质层采用Al2O3层。
通过设置第一介质层，该第一介质层可以抑制氧化物沿沟槽侧壁以及台面表面上方生长。
请参阅图6，在生长第一介质层后，继续在第一介质层上生长第二介质层，第二介质层的材料与第一介质层不同，且第二介质层覆盖第一介电层。
在一种实现方式中，第二介电层可以使用例如CVD(化学气相沉积)形成的氧化物，例如，第二介质层可以为二氧化硅材料形成的介质层。
本申请中，第二介质层的厚度大于第一介质层的厚度，当然地，第二介质层可以基于器件性能要求来选择相应的厚度。
例如，在一种实现方式中，第一介质层可以是足够厚的Al2O3层，例如在
的范围内，以防止在随后工艺步骤中氧化物沿沟槽侧壁和上台面表面生长。
并且，第二介电层可以是足够厚的氧化层，例如在
的范围内，以承受高电压并使栅极到漏极的电容最小。当然，可以有其他变化，修改和替代，在此不做限定。
请参阅图7，在制作第二介质层后，继续沿沟槽内沉积多晶并回刻，以在沟槽内保留目标厚度的多晶。当然地，也可以使用其它的导电材料，本申请对此不做限定。此外，多晶可以为掺杂或非掺杂的多晶硅。
为了保证多晶填满整个沟槽，需要保证多晶的表面高于外延层的台面，进而使得填充后的多晶不仅位于沟槽内，同时还位于外延层的台面上。
接着，请参阅图8，对沟槽内的多晶进行回刻，以保证沟槽内的多晶的厚度为预设值。可以理解地，沟槽内剩余的多晶厚度可以根据器件实际需求设置。且沟槽内经过回刻后剩余的多晶将作为屏蔽电极。
请参阅图9，在回刻多晶后，继续将高于多晶的第二介电层去除。使用传统的刻蚀工艺，例如干法、湿法工艺等，将沟槽内高于多晶的第二介电层去除，当然地，也会同时去除外延层台面的第二介电层。
在此基础上，在刻蚀第二介电层时，第一介电层还可以作为刻蚀停止层，以避免刻蚀过程中将外延层损伤。因此，选用Al2O3层作为第一介质层，能够起到更好的刻蚀阻挡作用。
可以理解地，在去除部分第二介电层后，第一介电层的上部分(包括沟槽内的部分与台面)露出，且第二介质层的顶面低于屏蔽电极的顶面。
请参阅图10，继续沿多晶的表面制作电介质层，以在沟槽底部形成屏蔽电极，其中，电介质层用于隔离屏蔽电极与栅电极。
其中，电介质层由上沟槽内多晶的上层氧化而成，即电介质层为二氧化硅材质，因此，图10中，环绕于屏蔽电极四周的结构中，底层结构为第二介质层，顶层结构为电介质层，由于本申请中第二介质层与电介质层均可以为二氧化硅层，因此并未对二者进行划分。
需要说明的是，第一介电层用于防止硅沿上沟槽侧壁和台面表面氧化。该实施例中第一介电层允许电极间电介质层独立于栅极电介质而形成，并因此形成为任何期望的厚度。因此，在实际应用中，可以根据实际需求选择电介质层的厚度。
接着，在沟槽内继续沉积多晶，以形成栅电极，其中，栅电极与第一介电层相连，且栅电极与屏蔽电极之间通过电介质层隔离。
其中，栅电极可以采用掺杂的多晶硅填充沟槽制作而成，可以理解地，第一介电层沿着上沟槽侧壁形成栅氧层。
在上述实现方式的基础上，还需要完成后续的MOSFET工艺，作为一种实现方式，该屏蔽栅器件结构制作方法还包括：
S110，沿外延层制作第二掺杂类型的体区，其中，体区与栅电极通过第一介电层隔离。
S111，在体区中与沟槽相邻的位置制作第一掺杂类型的源极区。
结合图2所示，在制作栅电极后，可通过传统的注入及推进技术在n型外延层中形成p型重掺区域，同时体区也在外延层中使用传统的注入及推进技术形成，并继续在体区中与沟槽相邻的位置制作第一掺杂类型(n型)的源极区。
接着使用已知技术在栅电极上形成介电层24与顶部的互连层26(例如金属)，并且，在背面上形成例如包括金属的背面漏极互连(未示出)以接触重掺杂的n型衬底。
本申请提供的屏蔽电极的表面可以被氧化形成厚的电介质层，而Al2O3层保护上部沟槽侧壁和台面表面免受氧化。因此,可以独立于栅极电介质的厚度来选择电介质层的厚度。在此基础上，可以选择较厚的电介质层，进而可以减少栅电极和屏蔽电极之间的电容耦合，并改善晶体管的开关性能，因此可以使用申请提供的简单制造工艺来获得高性能晶体管。另外，由于保护了沟槽侧壁和台面表面不被氧化，因此电介质层热氧化既不影响沟槽的临界尺寸也不影响台面区域。此外，Al2O3层的工艺温度70～400℃，可有效减少热效应；始终为非晶态，以减少泄露电流；有大的带隙和高的势垒高度，以降低隧穿电流；低缺陷态密度/固定电荷密度，以抑制器件表面迁移率退化；Al2O3层后续直接作为栅氧层，少了nitride漂和重新长g栅氧层的步骤，节省成本。
综上所述，本申请提供了一种屏蔽栅器件结构及其制作方法，该屏蔽栅器件结构包括第一掺杂类型的衬底，位于衬底一侧且为第一掺杂类型的外延层，位于外延层内的沟槽，位于沟槽内壁的第一介电层，位于沟槽内的栅电极与屏蔽电极，其中，屏蔽电极位于栅电极之下，位于屏蔽电极与第一介电层之间的第二介电层，以及位于栅电极与屏蔽电极之间的电介质层。由于本申请提供的屏蔽栅器件结构中仅包括第一介电层与第二介电层，相比于传统的三层结构的屏蔽电介质，本申请采用两层介电层的方式可以使工艺更加简单，进而降低了生产成本。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
对于本领域技术人员而言，显然本申请不限于上述示范性实施例的细节，而且在不背离本申请的精神或基本特征的情况下，能够以其它的具体形式实现本申请。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本申请的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本申请内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
Claims (10)
1.一种屏蔽栅器件结构，其特征在于，所述屏蔽栅器件结构包括：
第一掺杂类型的衬底；
位于所述衬底一侧且为第一掺杂类型的外延层；
位于所述外延层内的沟槽；
位于所述沟槽内壁的第一介电层；
位于所述沟槽内的栅电极与屏蔽电极，其中，所述屏蔽电极位于所述栅电极之下；
位于所述屏蔽电极与所述第一介电层之间的第二介电层；以及
位于所述栅电极与屏蔽电极之间的电介质层。
2.如权利要求1所述的屏蔽栅器件结构，其特征在于，所述第二介电层的厚度大于所述第一介电层的厚度。
3.如权利要求1所述的屏蔽栅器件结构，其特征在于，制作所述第一介电层的材料为High K材料。
4.如权利要求1所述的屏蔽栅器件结构，其特征在于，所述第一介电层包括Al2O3层，所述第二介电层包括氧化层。
5.如权利要求1所述的屏蔽栅器件结构，其特征在于，所述屏蔽栅器件结构还包括：
位于所述外延层内且为第二掺杂类型的体区，其中，所述体区与所述栅电极通过所述第一介电层隔离；
位于所述体区中且与所述沟槽相邻的源极区，其中，所述源极区为第一掺杂类型。
6.如权利要求1所述的屏蔽栅器件结构，其特征在于，所述第一介电层的厚度为
7.如权利要求1所述的屏蔽栅器件结构，其特征在于，所述第二介电层的厚度为
8.如权利要求1所述的屏蔽栅器件结构，其特征在于，所述电介质层的厚度大于所述第一介电层的厚度。
9.一种屏蔽栅器件结构制作方法，其特征在于，所述方法包括：
提供第一掺杂类型的衬底；
沿所述衬底的一侧生长第一掺杂类型的外延层；
沿所述外延层制作沟槽；
沿所述沟槽制作第一介电层；
沿所述第一介电层的表面制作第二介电层；
沿所述沟槽内沉积多晶并回刻，以在所述沟槽内保留目标厚度的多晶；
将高于所述多晶的第二介电层去除；
沿所述多晶的表面制作电介质层，以在所述沟槽底部形成屏蔽电极；
在所述沟槽内继续沉积多晶，以形成栅电极，其中，所述栅电极与所述第一介电层相连。
10.如权利要求9所述的屏蔽栅器件结构制作方法，其特征在于，在所述沟槽内继续沉积多晶，以形成栅电极的步骤之后，所述方法还包括：
沿所述外延层制作第二掺杂类型的体区，其中，所述体区与所述栅电极通过所述第一介电层隔离；
在所述体区中与沟槽相邻的位置制作第一掺杂类型的源极区。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210617488.7A CN114927575A (zh) | 2022-06-01 | 2022-06-01 | 一种屏蔽栅器件结构及其制作方法 |
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|---|---|---|---|
| CN202210617488.7A CN114927575A (zh) | 2022-06-01 | 2022-06-01 | 一种屏蔽栅器件结构及其制作方法 |
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| Publication Number | Publication Date |
|---|---|
| CN114927575A true CN114927575A (zh) | 2022-08-19 |
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| CN202210617488.7A Pending CN114927575A (zh) | 2022-06-01 | 2022-06-01 | 一种屏蔽栅器件结构及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN114927575A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115763552A (zh) * | 2022-11-29 | 2023-03-07 | 上海功成半导体科技有限公司 | 屏蔽栅功率器件及其制备方法 |
-
2022
- 2022-06-01 CN CN202210617488.7A patent/CN114927575A/zh active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115763552A (zh) * | 2022-11-29 | 2023-03-07 | 上海功成半导体科技有限公司 | 屏蔽栅功率器件及其制备方法 |
| CN115763552B (zh) * | 2022-11-29 | 2023-08-29 | 上海功成半导体科技有限公司 | 屏蔽栅功率器件及其制备方法 |
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