CN107248494B - 一种适用于宽尺寸沟槽的多晶硅填充方法 - Google Patents

一种适用于宽尺寸沟槽的多晶硅填充方法 Download PDF

Info

Publication number
CN107248494B
CN107248494B CN201710564625.4A CN201710564625A CN107248494B CN 107248494 B CN107248494 B CN 107248494B CN 201710564625 A CN201710564625 A CN 201710564625A CN 107248494 B CN107248494 B CN 107248494B
Authority
CN
China
Prior art keywords
layer
wide
polysilicon
silicon dioxide
polycrystalline silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201710564625.4A
Other languages
English (en)
Other versions
CN107248494A (zh
Inventor
张欣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nanjing Lishui Hi Tech Venture Capital Management Co Ltd
Original Assignee
Nanjing Lishui Hi Tech Venture Capital Management Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanjing Lishui Hi Tech Venture Capital Management Co Ltd filed Critical Nanjing Lishui Hi Tech Venture Capital Management Co Ltd
Priority to CN201710564625.4A priority Critical patent/CN107248494B/zh
Publication of CN107248494A publication Critical patent/CN107248494A/zh
Application granted granted Critical
Publication of CN107248494B publication Critical patent/CN107248494B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/02373Group 14 semiconducting materials
    • H01L21/02381Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02247Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by nitridation, e.g. nitridation of the substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02524Group 14 semiconducting materials
    • H01L21/02532Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Element Separation (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

本发明提供了一种适用于宽尺寸沟槽的多晶硅填充方法。所述适用于宽尺寸沟槽的多晶硅填充方法包括:在宽尺寸沟槽进行第一次多晶硅填充,形成第一多晶硅层;对所述第一多晶硅层表面进行氧化处理,形成二氧化硅层;分别对所述二氧化硅层和所述第一多晶硅层进行回刻处理;将所述宽尺寸沟槽内部的二氧化硅层去除,其中所述宽尺寸沟槽内部填充的第一多晶硅层使得所述宽尺寸沟槽的有效宽度变窄;在所述宽尺寸沟槽进行第二次多晶硅填充,并形成所述第二多晶硅层;对所述第二多晶硅层进行回刻处理,以去除所述宽尺寸沟槽以外的第二多晶硅层。

Description

一种适用于宽尺寸沟槽的多晶硅填充方法
【技术领域】
本发明涉及半导体芯片制造技术领域,特别地,涉及一种适用于宽尺寸沟槽的多晶硅填充方法。
【背景技术】
在半导体芯片制造中,经常会出现需要对沟槽进行填充以及对填充物进行回刻。然而,在利用多晶硅作为填充物进行沟槽填充以及对填充物进行回刻的过程中,经常会出现以下现象:对于开口尺寸越大的沟槽,填充物的填充效果越差,且在对填充物进行回刻之后,填充物表面的形貌越差,比如出现很深的凹坑等。因此,对于宽尺寸沟槽的上述问题会给后续的工艺带来一系列困难。
有鉴于此,有必要提供一种适用于宽尺寸沟槽的多晶硅填充方法,以解决现有技术存在的上述问题。
【发明内容】
本发明的其中一个目的在于为解决上述问题而提供一种适用于宽尺寸沟槽的多晶硅填充方法。
本发明提供的适用于宽尺寸沟槽的多晶硅填充方法,包括:在宽尺寸沟槽进行第一次多晶硅填充,形成第一多晶硅层;对所述第一多晶硅层表面进行氧化处理,形成二氧化硅层;分别对所述二氧化硅层和所述第一多晶硅层进行回刻处理;将所述宽尺寸沟槽内部的二氧化硅层去除,其中所述宽尺寸沟槽内部填充的第一多晶硅层使得所述宽尺寸沟槽的有效宽度变窄;在所述宽尺寸沟槽进行第二次多晶硅填充,并形成所述第二多晶硅层;对所述第二多晶硅层进行回刻处理,以去除所述宽尺寸沟槽以外的第二多晶硅层。
作为在本发明提供的适用于宽尺寸沟槽的多晶硅填充方法的一种改进,在一种优选实施例中,还包括:在硅衬底形成氧化层和氮化层;在所述氧化层和氮化层形成刻蚀窗口,并基于所述刻蚀窗口对所述硅衬底进行刻蚀并形成所述宽尺寸沟槽。
作为在本发明提供的适用于宽尺寸沟槽的多晶硅填充方法的一种改进,在一种优选实施例中,所述氧化层的材料为二氧化硅,其是800℃~1300℃的生长条件下在所述硅衬底表面生长而成,且其厚度为0.05μm~3.00μm。
作为在本发明提供的适用于宽尺寸沟槽的多晶硅填充方法的一种改进,在一种优选实施例中,所述氮化层的材料为氮化硅,其是在500℃~1000℃的生长条件下在所述氧化层表面生长而成,且其厚度为0.05μm~1.00μm。
作为在本发明提供的适用于宽尺寸沟槽的多晶硅填充方法的一种改进,在一种优选实施例中,还包括:在对所述第二多晶硅层进行回刻处理之后,将所述硅衬底表面的氧化层和氮化层移除掉。
作为在本发明提供的适用于宽尺寸沟槽的多晶硅填充方法的一种改进,在一种优选实施例中,在所述第一次多晶硅填充之后,所述第一多晶硅层并未将所述宽尺寸沟槽填满。
作为在本发明提供的适用于宽尺寸沟槽的多晶硅填充方法的一种改进,在一种优选实施例中,所述第一多晶硅层在进行氧化处理并形成所述二氧化硅层之后,所述宽尺寸沟槽的整体空间被所述第一多晶硅层和所述二氧化硅层完全填充。
作为在本发明提供的适用于宽尺寸沟槽的多晶硅填充方法的一种改进,在一种优选实施例中,所述分别对所述二氧化硅层和所述第一多晶硅层进行回刻处理的步骤包括:对所述二氧化硅层进行回刻处理,以将所述第一多晶硅层水平表面的二氧化硅层去除掉;对所述第一多晶硅层进行回刻处理,以将所述宽尺寸沟槽水平表面的第一多晶硅层去除掉。
作为在本发明提供的适用于宽尺寸沟槽的多晶硅填充方法的一种改进,在一种优选实施例中,所述二氧化硅层的回刻处理之后,所述宽尺寸沟槽依旧存在有所述二氧化硅层。
作为在本发明提供的适用于宽尺寸沟槽的多晶硅填充方法的一种改进,在一种优选实施例中,所述第一多晶硅层的回刻处理之后,所述宽尺寸沟槽依旧被所述第一多晶硅层和所述二氧化硅层完全填充。
相较于现有技术,本发明提供的多晶硅填充方法采用至少两次多晶硅填充和回刻的方式来宽尺寸沟槽的填充,因此可以有效解决由于沟槽开口尺寸过大而导致填充效果较差的问题;并且,在进行多晶硅回刻的时候还可以保证多晶硅回刻之后的表面形态良好,更有利于后续其他工艺的正常开展。
【附图说明】
为了更清楚地说明本发明实施例中的技术方案,下面将对实施例描述中所使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其它的附图,其中:
图1为本发明提供的适用于宽尺寸沟槽的多晶硅填充方法一种实施例的流程示意图;
图2为图1所示的方法中在硅衬底形成氧化层和氮化层的剖面示意图;
图3为基于图2所示的氧化层和氮化层进行宽尺寸沟槽刻蚀的剖面示意图;
图4为在图3所示的宽尺寸沟槽进行第一多晶硅填充的剖面示意图;
图5为对图4所示的第一晶硅层进行氧化处理得到二氧化层硅的剖面结构示意图;
图6为对图5所示的二氧化硅层进行回刻的剖面示意图;
图7为在图6所示的二氧化硅层回刻之后进行第一多晶硅层进行回刻的剖面示意图;
图8为在图7所示的第一多晶硅层回刻之后进行二氧化硅层移除的剖面示意图;
图9为在图8所示的二氧化硅层移除之后形成第二多晶硅层的剖面示意图;
图10对图9所示的第二多晶硅层进行回刻的剖面示意图;
图11在图10所示的第二多晶硅层回刻之后将所述氧化层和氮化层进行移除的剖面示意图。
【具体实施方式】
下面将对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅是本发明的一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例,都属于本发明保护的范围。
为解决现有技术的在半导体芯片制造过程中离子注入能量难以监控的问题,本发明提供一种适用于宽尺寸沟槽的多晶硅填充方法,其主要通过在硅衬底依次形成多层相互绝缘的多晶硅层并对其进行离子注入,并通过电阻测试来检测离子注入能量,实现简单方便高效地监控离子注入能量。
请参阅图1,其为本发明提供的适用于宽尺寸沟槽的多晶硅填充方法一种实施例的流程示意图。所述适用于宽尺寸沟槽的多晶硅填充方法包括以下步骤:
步骤S1,在硅衬底形成氧化层和氮化层;
请参阅图2,在步骤S1中,首先提供一个硅衬底,并通过生长工艺在所述硅衬底的表面生长出氧化层和氮化层,所述氧化层可以具体为二氧化硅层,其可以是800℃~1300℃的生长条件下在所述硅衬底表面生长而成;所述氮化层可以具体为氮化硅层,其可以是在500℃~1000℃的生长条件下在所述氧化层表面生长而成。作为一种优选的实施例,所述氧化层的厚度可以为0.05μm~3.00μm,而所述氮化层的厚度可以为0.05μm~1.00μm。
步骤S2,在所述氧化层和氮化层形成刻蚀窗口,并基于所述刻蚀窗口对所述硅衬底进行刻蚀并形成宽尺寸沟槽。
请参阅图3,在步骤S2中,首先通过刻蚀工艺在所述氧化层和氮化层形成一个刻蚀窗口,所述刻蚀窗口主要用于刻蚀出宽尺寸沟槽,其具体位置与窗口大小与待形成的宽尺寸沟槽相对应。在所述刻蚀窗口形成之后,基于所述刻蚀窗口并利用干法蚀刻工艺在所述硅衬底刻蚀出宽尺寸沟槽。
步骤S3,在所述宽尺寸沟槽进行第一次多晶硅填充,形成第一多晶硅层。
请参阅图4,在所述宽尺寸沟槽刻蚀出来之后,利用多晶硅生长工艺在所述宽尺寸沟槽进行第一次多晶硅填充,以形成第一多晶硅层。所述第一多晶硅层可以是400℃~1000℃的生长条件下生长而成,且其厚度可以为0.01μm~3.00μm。应当理解,所述第一多晶硅层形成之后,其不仅填充在所述宽尺寸沟槽,还会覆盖在所述宽尺寸沟槽外部的氮化层表面,如图4所示。另外,需要说明的是,在步骤S3的第一次多晶硅填充过程中,所述第一多晶硅层并不会完全填充所述宽尺寸沟槽,即其并不会把整个宽尺寸沟槽填满,以避免现有技术一次性把宽尺寸沟槽填满可能产生的各种问题。
步骤S4,对所述第一多晶硅层的表面进行氧化处理以形成二氧化硅层;
具体而言,请参阅图5,在所述宽尺寸沟槽进行第一次填充并形成所述第一多晶硅层形成之后,通过对所述第一多晶硅表面进行氧化处理,可以在所述第一多晶硅层表面形成一个二氧化硅层。如上所述,在步骤S3中所述第一多晶硅层并不会将所述宽尺寸沟槽填满,而经过步骤S4的氧化处理之后,所述第一多晶硅层表面被氧化掉并形成二氧化硅层的厚度会增大,即所述第一多晶硅层和所述二氧化硅层的整体厚度增大,并且此时所述宽尺寸沟槽便可以被所述第一多晶硅层和所述二氧化硅层完全填充。
步骤S5,对所述二氧化硅层进行回刻处理,以将所述第一多晶硅层水平表面的二氧化硅层去除掉。
请参阅图6,在步骤S5中,通过干法刻蚀的方式对所述第一多晶硅表面的二氧化硅层进行回刻处理,目的是为了移除所述二氧化硅层位于所述第一多晶硅层水平表面的部分。由于所述二氧化硅层是对所述第一多晶硅层表面氧化生成的,因此其除了覆盖所述第一多晶硅层的水平表面以外,还会形成在所述宽尺寸沟槽内部的第一多晶硅层表面。在步骤S5中将所述第一多晶硅层的水平表面的二氧化硅层去除之后,在所述宽尺寸沟槽内部还是会存在二氧化硅层的。
步骤S6,通过对所述第一多晶硅层进行回刻处理来将所述宽尺寸沟槽水平表面的第一多晶硅层去除掉。
请参阅图7,在步骤S6中,通过干法刻蚀的方式对所述第一多晶硅进行回刻处理,目的是为了移除所述宽尺寸沟槽水平表面的第一多晶硅层(即所述氮化层表面的第一多晶硅层)。应当理解的是,在此步骤中仅是将所述宽尺寸沟槽的水平表面的第一多晶硅层去除,而并不去除所述宽尺寸沟槽内部的第一多晶硅层,因此所述宽尺寸沟槽依旧是被所述第一多晶硅层和所述二氧化硅层填满的。
步骤S7,将所述宽尺寸沟槽内部的二氧化硅层全部去除。
请参阅图8,在所述宽尺寸沟槽水平表面的第一多晶硅层去除之后,可以进一步通过刻蚀工艺将所述宽尺寸沟槽内部的二氧化硅层全部去除掉,此时所述宽尺寸沟槽内部便只剩下所述第一多晶硅层,由于所述第一多晶硅层的填充作用,实际上经过上述处理之后,所述宽尺寸沟槽的有效宽度是变窄了。
步骤S8,在所述宽尺寸沟槽内部形成第二多晶硅层。
请参阅图9,在所述二氧化硅层被完全移除之后,利用多晶硅生长工艺在覆盖有所述第一多晶硅层的宽尺寸沟槽进行第二次多晶硅填充,以形成第二多晶硅层。由于所述宽尺寸沟槽被所述第一多晶硅层填充之后其有效宽度变小,因此所述第二多晶硅层可以完全填充所述宽尺寸沟槽的剩余空间,并且所述第二多晶硅层不仅填充在所述宽尺寸沟槽内部,还会覆盖在所述宽尺寸沟槽外部的氮化层表面,如图9所示。在步骤S8的第二次多晶硅填充之后,所述宽尺寸沟槽便会被所述第一多晶硅层和所述第二多晶硅层填满。由于此时所述第二次多晶硅填充相当于填充在有效宽度的沟槽,因此可以有效避免现有技术填充宽尺寸沟槽存在的各种问题。
步骤S9,通过对所述第二多晶硅层进行回刻处理来将所述宽尺寸沟槽以外的第二多晶硅层去除掉。
请参阅图10,在步骤S9中,通过干法刻蚀工艺对所述第二多晶硅层进行回刻处理,目的是为了移除所述宽尺寸沟槽以外的第二多晶硅层。通过本步骤的回刻处理,覆盖在所述氮化硅表面的第二多晶硅层被完全去除掉,只保留所述宽尺寸沟槽内部的第二多晶硅层,也即是说,在步骤S9之后,所述第一多晶硅层和所述第二多晶硅层仅保留填充在所述宽尺寸沟槽内部的部分。
步骤S10,将所述硅衬底表面的氧化层和氮化层移除掉。
请参阅图11,在步骤S10,通过湿法腐蚀工艺,依次地将所述硅衬底表面的氮化层和氧化层移除掉,其中,所述氮化层可以用热的浓磷酸进行腐蚀,而所述氧化层可以用氢氟酸进行腐蚀。在所述氧化层和所述氮化层被移除之后,所述宽尺寸沟槽被所述宽尺寸沟槽被所述第一多晶硅层和所述第二多晶硅层完全填充,即所述宽尺寸沟槽完全填满多晶硅,且所述多晶硅表面不会出现明显的凹坑或者其他缺陷。
应当理解,上述实施例是以两次多晶硅填充并进行回刻方式来实现宽尺寸沟槽的填充,在其他替代实施例中,还可以扩展到三次或者其他多次多晶硅填充的方式来实现,其填充效果会更加,不过,相对应的制作成本会更高。
相较于现有技术,本发明提供的多晶硅填充方法采用至少两次多晶硅填充和回刻的方式来宽尺寸沟槽的填充,因此可以有效解决由于沟槽开口尺寸过大而导致填充效果较差的问题;并且,在进行多晶硅回刻的时候还可以保证多晶硅回刻之后的表面形态良好,更有利于后续其他工艺的正常开展。
以上所述的仅是本发明的实施方式,在此应当指出,对于本领域的普通技术人员来说,在不脱离本发明创造构思的前提下,还可以做出改进,但这些均属于本发明的保护范围。

Claims (5)

1.一种适用于宽尺寸沟槽的多晶硅填充方法,其特征在于,包括:
在宽尺寸沟槽进行第一次多晶硅填充,形成第一多晶硅层;
对所述第一多晶硅层表面进行氧化处理,形成二氧化硅层;
分别对所述二氧化硅层和所述第一多晶硅层进行回刻处理;
将所述宽尺寸沟槽内部的二氧化硅层去除,其中所述宽尺寸沟槽内部填充的第一多晶硅层使得所述宽尺寸沟槽的有效宽度变窄;
在所述宽尺寸沟槽进行第二次多晶硅填充,并形成第二多晶硅层;
对所述第二多晶硅层进行回刻处理,以去除所述宽尺寸沟槽以外的第二多晶硅层;
在硅衬底形成氧化层和氮化层;
在所述氧化层和氮化层形成刻蚀窗口,并基于所述刻蚀窗口对所述硅衬底进行刻蚀并形成所述宽尺寸沟槽;所述氧化层的材料为二氧化硅,其是800℃~1300℃的生长条件下在所述硅衬底表面生长而成,且其厚度为0.05μm~3.00μm;所述氮化层的材料为氮化硅,其是在500℃~1000℃的生长条件下在所述氧化层表面生长而成,且其厚度为0.05μm~1.00μm;
所述第一多晶硅层在进行氧化处理并形成所述二氧化硅层之后,所述宽尺寸沟槽的整体空间被所述第一多晶硅层和所述二氧化硅层完全填充;
对所述二氧化硅层进行回刻处理,以将所述第一多晶硅层水平表面的二氧化硅层去除掉;对所述第一多晶硅层进行回刻处理,以将所述宽尺寸沟槽水平表面的第一多晶硅层去除掉。
2.根据权利要求1所述的方法,其特征在于,还包括:在对所述第二多晶硅层进行回刻处理之后,将所述硅衬底表面的氧化层和氮化层移除掉。
3.根据权利要求1所述的方法,其特征在于,在所述第一次多晶硅填充之后,所述第一多晶硅层并未将所述宽尺寸沟槽填满。
4.根据权利要求1所述的方法,其特征在于,所述二氧化硅层的回刻处理之后,所述宽尺寸沟槽依旧存在有所述二氧化硅层。
5.根据权利要求4所述的方法,其特征在于,所述第一多晶硅层的回刻处理之后,所述宽尺寸沟槽依旧被所述第一多晶硅层和所述二氧化硅层完全填充。
CN201710564625.4A 2017-07-12 2017-07-12 一种适用于宽尺寸沟槽的多晶硅填充方法 Expired - Fee Related CN107248494B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710564625.4A CN107248494B (zh) 2017-07-12 2017-07-12 一种适用于宽尺寸沟槽的多晶硅填充方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710564625.4A CN107248494B (zh) 2017-07-12 2017-07-12 一种适用于宽尺寸沟槽的多晶硅填充方法

Publications (2)

Publication Number Publication Date
CN107248494A CN107248494A (zh) 2017-10-13
CN107248494B true CN107248494B (zh) 2020-09-01

Family

ID=60013823

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710564625.4A Expired - Fee Related CN107248494B (zh) 2017-07-12 2017-07-12 一种适用于宽尺寸沟槽的多晶硅填充方法

Country Status (1)

Country Link
CN (1) CN107248494B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108063086B (zh) * 2017-12-15 2020-09-01 南京溧水高新创业投资管理有限公司 多晶硅填充方法
CN108054092B (zh) * 2017-12-25 2020-06-02 宁夏海盛实业有限公司 一种多晶硅填充方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104465349A (zh) * 2014-11-19 2015-03-25 上海华虹宏力半导体制造有限公司 沟槽栅半导体器件的制造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170125531A9 (en) * 2009-08-31 2017-05-04 Yeeheng Lee Thicker bottom oxide for reduced miller capacitance in trench metal oxide semiconductor field effect transistor (mosfet)

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104465349A (zh) * 2014-11-19 2015-03-25 上海华虹宏力半导体制造有限公司 沟槽栅半导体器件的制造方法

Also Published As

Publication number Publication date
CN107248494A (zh) 2017-10-13

Similar Documents

Publication Publication Date Title
KR100640159B1 (ko) 채널길이를 증가시킨 반도체소자 및 그의 제조 방법
KR100275730B1 (ko) 트렌치 소자분리 방법
JP3955404B2 (ja) 半導体集積回路装置の製造方法
TW200428579A (en) Manufacturing method of semiconductor device
US20020048897A1 (en) Method of forming a self-aligned shallow trench isolation
CN107248494B (zh) 一种适用于宽尺寸沟槽的多晶硅填充方法
JP2009010040A (ja) 半導体装置の製造方法
JP3985537B2 (ja) 半導体装置の製造方法
JP5630090B2 (ja) 半導体装置の製造方法
JP2001044273A (ja) 半導体装置の製造方法
KR0165454B1 (ko) 트렌치 소자분리방법
CN108063086B (zh) 多晶硅填充方法
US7018927B2 (en) Method for forming isolation film for semiconductor devices
KR101035595B1 (ko) 반도체장치의 트렌치 갭필 방법
CN108054092B (zh) 一种多晶硅填充方法
JP2007266167A (ja) 半導体装置の製造方法
KR100671602B1 (ko) 반도체 소자의 제조방법
KR100353821B1 (ko) 트렌치 소자분리 공정을 이용한 반도체 소자 제조방법
GB2368460A (en) Reducing dishing related issues during the formation of shallow trench isolation structures
KR20060104829A (ko) 플래쉬 메모리 소자의 소자 분리막 형성 방법
CN109727984B (zh) 嵌入式闪存及其制造方法
KR100873358B1 (ko) 반도체소자의 소자분리막 제조방법
JP3844239B2 (ja) 半導体装置の製造方法
JP4549039B2 (ja) 半導体集積回路の製造方法
KR100277435B1 (ko) 반도체 장치의 트렌치 격리 형성 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right
TA01 Transfer of patent application right

Effective date of registration: 20200810

Address after: 210000 Kechuang building, Futian Road, Zhetang street, Lishui Economic Development Zone, Nanjing City, Jiangsu Province

Applicant after: Nanjing Lishui hi tech Venture Capital Management Co.,Ltd.

Address before: 410629, Zhenlong, Hunan County, Changsha province Ningxiang Tian Tian new housing group

Applicant before: Zhang Xin

GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20200901

Termination date: 20210712