CN116314299A - 一种增强型终端的屏蔽栅mosfet器件 - Google Patents

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Abstract

本发明提供一种增强型终端的屏蔽栅MOSFET器件，包括：一半导体基体，半导体基体的终端区设有至少一第一沟槽，半导体基体的有源区设有至少一第二沟槽；一氧化层，包括终端区厚场氧化层，形成于至少一第一沟槽的侧壁和底部以及半导体基体的上表面；有源区厚场氧化层，形成于至少一第二沟槽的侧壁和底部以及半导体基体的上表面；其中，终端区厚场氧化层的厚度大于有源区厚场氧化层的厚度。有益效果：本发明对器件终端区进行增强型设计，通过将终端区厚场氧化层的厚度设置为大于有源区厚场氧化层的厚度，无需增加沟槽数量，即可提高终端耐压，使得可靠性增强。

Description

一种增强型终端的屏蔽栅MOSFET器件
技术领域
本发明涉及半导体技术领域，尤其涉及一种增强型终端的屏蔽栅MOSFET器件。
背景技术
屏蔽栅MOSFET(Shield Gate MOSFET，SGT-MOSFET)功率器件是一种基于传统沟槽式MOSFET(U-MOSFET)的一种改进型的沟槽式功率MOSFET。分裂栅MOSFET采用的是电荷耦合结构，即分裂栅MOSFET的深沟槽具有两层多晶硅，上层多晶硅层为器件的栅极，下层多晶硅层作为场板氧化层和器件源极相连辅助耗尽漂移区，相比于传统沟槽式MOSFET功率器件，它的开关速度更快，开关损耗更低，具有更好的器件性能。
现有的SGT-MOSFET器件的终端结构通常采用多沟槽结构来改善芯片终端区域的局部电场集中效应，进而提升芯片的击穿电压及可靠性。但由于终端区深沟槽内的氧化层和有源区深沟槽内的厚度相同，其改善电场集中效应的作用有限。为了进一步提高耐压和可靠性，需要增加沟槽的数量来弥补，从而会导致芯片面积增加，单位面积的导通电阻也会增加。若不增加沟槽数量，当击穿电压达到一定值(如60V)以上时，会出现的明显的终端耐压较弱的现象，导致雪崩能力差，可靠性下降等问题，在PMOS器件中弱终端现象更加明显，表现为常规静态测试时源漏击穿电压降低，源漏极漏电大，甚至在168小时HTRB可靠性考核后就有明显的击穿电压降低(10％左右)，严重影响器件及整机的可靠性。
发明内容
为了解决以上技术问题，本发明提供了一种增强型终端的屏蔽栅MOSFET器件。
本发明所解决的技术问题可以采用以下技术方案实现：
一种增强型终端的屏蔽栅MOSFET器件，包括：
一半导体基体，所述半导体基体的终端区设有至少一第一沟槽，所述半导体基体的有源区设有至少一第二沟槽；
一氧化层，包括终端区厚场氧化层，形成于所述至少一第一沟槽的侧壁和底部以及所述半导体基体的上表面；有源区厚场氧化层，形成于所述至少一第二沟槽的侧壁和底部以及所述半导体基体的上表面；其中，所述终端区厚场氧化层的厚度大于所述有源区厚场氧化层的厚度。
优选地，还包括：
体区，形成于所述半导体基体内除所述至少一第一沟槽和所述至少一第二沟槽的区域；
源区，形成于体区内，且所述源区位于所述有源区内除所述至少一第二沟槽的区域；
介质层，形成于所述氧化层的上表面，所述介质层中刻蚀有对应的接触孔；
金属层，形成于所述介质层的上表面。
优选地，所述半导体基板包括具有第一导电类型的衬底以及位于所述衬底上方的具有第一导电类型的外延层。
优选地，每一所述第一沟槽具有一第一开口；
每一所述第二沟槽具有一第二开口；其中，所述第二开口的宽度小于所述第一开口的宽度。
优选地，所述第一开口的宽度范围为0.3-1.8μm。
优选地，所述第二开口的宽度范围为0.2-1.4μm。
优选地，所述第一沟槽的纵向深度为1～10μm。
优选地，所述第二沟槽的纵向深度为1～10μm。
优选地，所述第一沟槽内的所述终端区厚场氧化层之间填充有源极多晶硅层，所述源极多晶硅层与所述半导体基体的表面齐平。
优选地，所述第二沟槽内的所述有源区厚场氧化层之间填充有栅极多晶硅层，所述栅极多晶硅层与所述半导体基体的表面齐平；
所述第二沟槽内还包括：栅间隔离介质层和栅氧化层，所述栅间隔离介质层形成于填充的所述栅极多晶硅层之间，以将所述栅极多晶硅层分隔成上下两部分；所述栅氧化层形成于上部分的所述栅极多晶硅层的两侧。
本发明技术方案的优点或有益效果在于：
本发明以现有的SGT-MOSFET器件作为基础，对器件终端区进行增强型设计，通过将终端区厚场氧化层的厚度设置为大于有源区厚场氧化层的厚度，无需增加沟槽数量，即可提高终端耐压，使得可靠性增强。
附图说明
图1为本发明较佳实施例中，增强型终端的屏蔽栅MOSFET器件的纵向剖面示意图；
图2-5为本发明较佳实施例中，制备增强型终端的屏蔽栅MOSFET器件的各步骤的纵向剖面示意图。
附图标记：
1、衬底；2、外延层；3A、第一沟槽；3、第二沟槽；4、氧化层；41、终端区厚场氧化层；42、有源区厚场氧化层；5、光罩；6、源极多晶硅层；7、栅间隔离介质层；8、栅氧化层；9、栅极多晶硅层；10、体区；11、源区；12、介质层；13、接触孔；14、金属层。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。
参见图1，本发明的较佳的实施例中，基于现有技术中存在的上述问题，现提供一种增强型终端的屏蔽栅MOSFET器件，器件具体包括：
一半导体基体，半导体基体的终端区设有至少一第一沟槽3A，半导体基体的有源区设有至少一第二沟槽3；
一氧化层4，包括终端区厚场氧化层41，形成于至少一第一沟槽3A的侧壁和底部以及半导体基体的上表面；有源区厚场氧化层42，形成于至少一第二沟槽3的侧壁和底部以及半导体基体的上表面；其中，终端区厚场氧化层41的厚度大于有源区厚场氧化层42的厚度。
考虑到现有技术中由于终端区深沟槽内的氧化层和有源区深沟槽内的厚度相同，其改善电场集中效应的作用有限；若不增加沟槽数量会出现终端耐压较弱的现象，导致雪崩能力差，可靠性下降的问题。
在本实施例中，以现有的SGT-MOSFET器件为基础，终端区厚场氧化层41的厚度被配置为大于有源区厚场氧化层42的厚度，使得终端区厚场氧化层41的厚度与有源区厚场氧化层42的厚度不一致，与常规制造流程兼容且不需要增加额外的设备，也不需要增加额外的新制作的光刻版，即可改善因终端耐压较弱带来的可靠性问题。
进一步的，上述氧化层4作为场板氧化层，来提高器件的源漏耐压，当沟槽内的多晶硅施加电压时，器件阱曲面结附近的电子将会被耗尽，拓宽了耗尽区的尺寸，从而减小了平面结表面电场，提高了源漏电压；并且，由于沟槽型MOSFET器件在工作时，其沟槽底部存在尖峰电场，往往击穿更容易发生在沟槽底部，因此增加终端区的第一沟槽3A的厚场氧化层的厚度能够明显提升器件耐压及可靠性。
作为优选的实施方式，其中，还包括：
体区10，形成于半导体基体内除至少一第一沟槽3A和至少一第二沟槽3的区域；
源区11，形成于体区10内，且源区11位于有源区内除至少一第二沟槽3的区域；
介质层12，形成于氧化层4的上表面，介质层12中刻蚀有对应的接触孔13；
金属层14，形成于介质层12的上表面。
具体的，器件还包括：体区10、源区11、介质层12、接触孔13、金属层14，需要说明的是，上述体区10、源区11、介质层12、接触孔13、金属层14的结构设置位置、制备方法与现有的SGT-MOSFET器件相同，在此不再赘述。
作为优选的实施方式，其中，半导体基板包括具有第一导电类型的衬底1以及位于衬底1上方的具有第一导电类型的外延层2。
具体的，在本实施例中，衬底1和外延层2的导电类型相同。第一导电类型可以是N型，也可以是P型。
作为优选的实施方式，其中，每一第一沟槽3A具有一第一开口；
每一第二沟槽3具有一第二开口；其中，第二开口的宽度小于第一开口的宽度。
具体的，在本实施例中，通过光刻及刻蚀工艺在外延层2中形成一个或一个以上的第一沟槽3A以及一个或一个以上的第二沟槽3，终端区的第一沟槽3A的开口宽度大于有源区的第二沟槽3的开口宽度。
作为优选的实施方式，其中，第一开口的宽度范围为0.3-1.8μm。
作为优选的实施方式，其中，第二开口的宽度范围为0.2-1.4μm。
作为优选的实施方式，其中，第一沟槽3A的纵向深度为1～10μm。
作为优选的实施方式，其中，第二沟槽3的纵向深度为1～10μm。
具体的，在本实施例中，第一沟槽3A和第二沟槽3均为深沟槽结构，其纵向深度的范围均为1～10μm。在一个较佳的实施例中，第一沟槽3A和第二沟槽3的纵向深度可以相同。在另一个较佳的实施例中，第一沟槽3A和第二沟槽3的纵向深度也可以不相同。
进一步的，由于第一沟槽3A和第二沟槽3的开口宽度不同，第一沟槽3A的开口宽度较大，第二沟槽3的开口宽度较小，因此，在沟槽底部和侧壁的厚场氧化层的生成过程中，需要先在器件有源区和终端区的沟槽里生长较厚的临界极限尺寸的厚场氧化层，但该临界极限尺寸应当不至于使得有源区开口较小的第二沟槽3因氧化层过厚而封口。
进一步的，有源区和终端区厚场氧化层41生成后，还可通过SN光罩5/光刻胶遮挡住终端区后，选择性的通过刻蚀工艺对有源区第二沟槽3进行刻蚀处理，以将开口较小的第二沟槽3中的部分厚场氧化层刻蚀掉，使得第二开口变大，以便于后续多晶硅的淀积和填充。
作为优选的实施方式，其中，第一沟槽3A内的终端区厚场氧化层41之间填充有源极多晶硅层6，源极多晶硅层6与半导体基体的表面齐平。
作为优选的实施方式，其中，第二沟槽3内的有源区厚场氧化层42之间填充有栅极多晶硅层9，栅极多晶硅层9与半导体基体的表面齐平；
第二沟槽3内还包括：栅间隔离介质层7和栅氧化层8，栅间隔离介质层7形成于填充的栅极多晶硅层9之间，以将栅极多晶硅层9分隔成上下两部分；栅氧化层8形成于上部分的栅极多晶硅层9的两侧。
进一步的，上述增强型终端的屏蔽栅MOSFET器件具体采用如下步骤制备得到：
如图2所示，首先，提供一半导体基体，半导体基体包括衬底1和外延层2，在外延层2中进行终端区的第一沟槽3A和有源区的第二沟槽3的刻蚀，刻蚀深度为1～10μm，且第一沟槽3A的开口宽度要大于第二沟槽3的开口宽度。
如图3所示，通过热氧化的方法在终端区的第一沟槽3A和有源区的第二沟槽3侧壁和底部以及硅表面进行厚场氧化层的生长，第二沟槽3侧壁生长的有源区厚场氧化层42不连接在一起。
由于第一沟槽3A的开口宽度较大，第二沟槽3的开口宽度较小，因此，在厚场氧化层的生长过程中，需控制其生长厚度，使得有源区开口较小的第二沟槽3不至于因厚场氧化层过厚而封口。在一个较佳的实施例中，厚场氧化层的生长厚度为
Figure BDA0004149772150000082
如图4所示，通过SN光罩5的光刻胶遮盖住终端区厚场氧化层41。
如图5所示，以SN光罩5为遮挡，通过干法和湿法刻蚀工艺对有源区厚场氧化层42进行刻蚀。
通过刻蚀处理使得有源区厚场氧化层42的厚度小于终端区厚场氧化层41的厚度，使得终端耐压提高，可靠性增强；同时将开口较小的第二沟槽3中部分厚场氧化层刻蚀掉，使得第二开口变大，以便于后续多晶硅的淀积和填充。在一个较佳的实施例中，有源区厚场氧化层42的刻蚀厚度为在
Figure BDA0004149772150000081
如图1所示，采用现有的SGT-MOSFET的常规工艺进行源极多晶硅的刻蚀和回刻，为后续栅间隔离介质层7、栅氧化层8和栅极多晶硅层9的生长和填充留出空间；填充栅间隔离介质层7，并回刻后保留约
Figure BDA0004149772150000091
根据开启电压生长栅氧化层8，厚度约
Figure BDA0004149772150000092
进行栅极多晶硅层9的填充和回刻，回刻后，栅极多晶硅层9与半导体基材表面齐平；进行体区10、源区11的离子注入，然后进行退火；进行介质层12的淀积并于介质层12中刻蚀出对应栅极多晶硅层9和源极多晶硅层6的接触孔13；采用金属铝进行金属层14的淀积，金属层14包括源极金属层和栅极金属层，源极金属层通过接触孔13连接源极多晶硅层6，引出作为源电极；栅极金属层通过接触孔13连接栅极多晶硅层9，引出作为栅电极，最终得到如图1所示的增强型终端的屏蔽栅MOSFET器件。
于上述较佳的实施例中，本发明所提供的屏蔽栅MOSFET器件的增强型终端中，以现有的SGT-MOSFET器件的传统制备方法的工艺流程为基础，相比传统终端结构，本发明仅需在现有工艺流程的基础上通过延长氧化层4的热生长时间，即可增加氧化层4的厚度，然后通过刻蚀有源区厚场氧化层42，即可使得终端区厚场氧化层41的厚度大于有源区厚场氧化层42的厚度，提升了器件击穿电压，进而提升器件终端耐压及可靠性，从而实现增强型终端。
采用上述技术方案的优点或有益效果在于：本发明以现有的SGT-MOSFET器件作为基础，对器件终端区进行增强型设计，通过将终端区厚场氧化层的厚度设置为大于有源区厚场氧化层的厚度，无需增加沟槽数量，即可提高终端耐压，使得可靠性增强。
以上仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。

Claims (10)

1.一种增强型终端的屏蔽栅MOSFET器件，其特征在于，包括：
一半导体基体，所述半导体基体的终端区设有至少一第一沟槽，所述半导体基体的有源区设有至少一第二沟槽；
一氧化层，包括终端区厚场氧化层，形成于所述至少一第一沟槽的侧壁和底部以及所述半导体基体的上表面；有源区厚场氧化层，形成于所述至少一第二沟槽的侧壁和底部以及所述半导体基体的上表面；其中，所述终端区厚场氧化层的厚度大于所述有源区厚场氧化层的厚度。
2.根据权利要求1所述的增强型终端的屏蔽栅MOSFET器件，其特征在于，还包括：
体区，形成于所述半导体基体内除所述至少一第一沟槽和所述至少一第二沟槽的区域；
源区，形成于体区内，且所述源区位于所述有源区内除所述至少一第二沟槽的区域；
介质层，形成于所述氧化层的上表面，所述介质层中刻蚀有对应的接触孔；
金属层，形成于所述介质层的上表面。
3.根据权利要求1所述的增强型终端的屏蔽栅MOSFET器件，其特征在于，所述半导体基板包括具有第一导电类型的衬底以及位于所述衬底上方的具有第一导电类型的外延层。
4.根据权利要求1所述的增强型终端的屏蔽栅MOSFET器件，其特征在于，每一所述第一沟槽具有一第一开口；
每一所述第二沟槽具有一第二开口；其中，所述第二开口的宽度小于所述第一开口的宽度。
5.根据权利要求4所述的增强型终端的屏蔽栅MOSFET器件，其特征在于，所述第一开口的宽度范围为0.3-1.8μm。
6.根据权利要求4所述的增强型终端的屏蔽栅MOSFET器件，其特征在于，所述第二开口的宽度范围为0.2-1.4μm。
7.根据权利要求1所述的增强型终端的屏蔽栅MOSFET器件，其特征在于，所述第一沟槽的纵向深度为1～10μm。
8.根据权利要求1所述的增强型终端的屏蔽栅MOSFET器件，其特征在于，所述第二沟槽的纵向深度为1～10μm。
9.根据权利要求1所述的增强型终端的屏蔽栅MOSFET器件，其特征在于，所述第一沟槽内的所述终端区厚场氧化层之间填充有源极多晶硅层，所述源极多晶硅层与所述半导体基体的表面齐平。
10.根据权利要求1所述的增强型终端的屏蔽栅MOSFET器件，其特征在于，所述第二沟槽内的所述有源区厚场氧化层之间填充有栅极多晶硅层，所述栅极多晶硅层与所述半导体基体的表面齐平；
所述第二沟槽内还包括：栅间隔离介质层和栅氧化层，所述栅间隔离介质层形成于填充的所述栅极多晶硅层之间，以将所述栅极多晶硅层分隔成上下两部分；所述栅氧化层形成于上部分的所述栅极多晶硅层的两侧。
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